CN111081683B - 形成集成电路结构的方法以及集成电路结构 - Google Patents

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Abstract

根据本申请的实施例，提供了形成集成电路结构的方法，包括形成第一磁性层，在第一磁性层上方形成第一导线，以及在第一磁性层上涂覆光敏涂层。光敏涂层包括位于第一导线正上方的第一部分，以及从第一导线偏移的第二部分。第一部分连接至第二部分。该方法还包括对光敏涂层的第一部分实施第一曝光，对光敏涂层的第一部分和第二部分实施第二曝光，显影光敏涂层，以及在光敏涂层上方形成第二磁性层。本申请的实施例还提供了其他形成集成电路结构的方法以及集成电路结构。

Description

形成集成电路结构的方法以及集成电路结构
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及形成集成电路结构的方法以及集成电路结构。
背景技术
电感器是集成电路中的重要组件。然而，电感器不能很好地按比例缩放，并且集成电路中的电感器的按比例缩小通常会导致性能降级的损失。
发明内容
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：形成第一磁性层；在所述第一磁性层上方形成第一导线；在所述第一磁性层上涂覆光敏涂层，其中，所述光敏涂层包括：第一部分，位于所述第一导线正上方；以及第二部分，从所述第一导线偏移，其中，所述第一部分连接至所述第二部分；对所述光敏涂层的第一部分实施第一曝光；对所述光敏涂层的第一部分和第二部分实施第二曝光；显影所述光敏涂层；以及在所述光敏涂层上方形成第二磁性层。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：形成第一导线和第二导线；涂覆光敏涂层，所述光敏涂层包括：第一部分，位于所述第一导线和所述第二导线正上方；第二部分，位于所述第一导线和所述第二导线之间；第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述光敏涂层的第二部分；实施第一曝光以曝光所述光敏涂层的第一部分，其中，使用具有第一波长的第一光束实施所述第一曝光；实施第二曝光以曝光所述光敏涂层的第一部分和第三部分，其中，使用具有与所述第一波长不同的第二波长的第二光束实施所述第二曝光；以及显影所述光敏涂层。
根据本申请的实施例，提供了一种集成电路结构，包括：第一磁性层；第一导线和第二导线，位于所述第一磁性层上方并且彼此平行；以及介电层，包括：第一部分，位于所述第一导线正上方；第二部分，位于所述第一导线和所述第二导线之间；以及第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述介电层的第二部分，其中，所述第三部分的侧壁是倾斜的，倾斜角度小于40度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图7、图8A、图8B和图9至图14示出了根据一些实施例的电感器的形成中的中间阶段的截面图。
图15示出了根据一些实施例的电感器的另一截面图。
图16示出了根据一些实施例的示出金属凸块的封装组件的截面图。
图17示出了根据一些实施例的电感器的顶视图。
图18和图19示出了根据一些实施例的作为波长的函数的光敏材料的吸收。
图20示出了根据一些实施例的用于形成电感器的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例提供了位于管芯/晶圆中的电感器及其形成方法。根据一些实施例示出了电感器的形成的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和示例性实施例，相同的参考标号用于表示相同的元件。根据本发明的一些实施例，电感器包括将电感器中的磁性材料与导线分隔开的介电材料。介电材料包括负性光敏材料，其使用双曝光工艺以及随后的单个显影工艺图案化，并且介电材料的侧壁具有锥形轮廓。
图1至图7、图8A、图8B和图9至图14示出了根据本发明的一些实施例的在器件晶圆(和管芯)中形成电感器的中间阶段的截面图。相应的工艺也示意性地反映在图20所示的工艺流程200中。
图1示出了封装组件20的截面图。封装组件20中包括多个封装组件22。根据本发明的一些实施例，封装组件20是包括集成电路器件26的器件晶圆，集成电路器件26可以包括有源器件以及可能的无源器件。根据本发明的可选实施例，封装组件20是不包括有源器件的中介晶圆，并且可以包括或可以不包括无源器件。根据本发明的又一可选实施例，封装组件20是封装衬底带，其包括多个封装衬底。封装组件20也可以是其中包括多个封装件的重建晶圆。在随后的讨论中，将器件晶圆讨论为示例封装组件20，而本发明的实施例也可以应用于中介晶圆、封装衬底、封装件、重建晶圆等。
根据本发明的一些实施例，封装组件20包括半导体衬底24和形成在半导体衬底24的顶面处的部件。半导体衬底24可以由晶体硅、晶体锗、硅锗或III-V族化合物半导体(诸如GaN、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等)形成。半导体衬底24也可以是块状半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底24中的有源区域。虽然图1中未示出，但是通孔(有时称为硅通孔或半导体通孔)可以形成为延伸至半导体衬底24中，其中，通孔用于层间电连接封装组件20的相对侧上的部件。
根据本发明的一些实施例，封装组件20包括集成电路器件26，其可以包括形成在半导体衬底24的顶面上的一些部分。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。此处未示出集成电路器件26的细节。根据可选实施例，封装组件20用于形成中介层，并且衬底24可以是半导体衬底或介电衬底。
层间电介质(ILD)28形成在半导体衬底24上方并且填充集成电路器件26中的晶体管(未示出)的栅极堆叠件之间的间隔。根据一些实施例，ILD 28由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)氧化物等形成。根据本发明的一些实施例，使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、旋涂、可流动化学汽相沉积(FCVD)等的沉积方法形成ILD 28。
接触插塞(未示出)形成在ILD 28中，并且用于将集成电路器件26电连接至上面的金属线和通孔。根据本发明的一些实施例，接触插塞由导电材料形成，该导电材料选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层。接触插塞的形成可以包括在ILD 28中形成接触开口，在接触开口中填充导电材料，以及实施平坦化(诸如化学机械抛光(CMP)工艺或机械研磨工艺)以使接触插塞的顶面与ILD 28的顶面平齐。
ILD 28和接触插塞可以是互连结构32的一部分。互连结构32还包括形成在介电层38(也称为金属间电介质(IMD))中的金属线34和通孔36。下文将相同层级处的金属线统称为金属层。根据本发明的一些实施例，互连结构32包括多个金属层，该金属层包括通过通孔36互连的金属线34。金属线34和通孔36可以由铜或铜合金形成，并且它们也可以由其它金属形成。根据本发明的一些实施例，介电层38由低k介电材料形成。例如，低k介电材料的介电常数(k值)可以低于约3.0。介电层38可以包括含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本发明的一些实施例，介电层38的形成包括沉积含致孔剂的介电材料，并且然后实施固化工艺以驱除致孔剂，并且因此剩余的介电层38是多孔的。
金属线34和通孔36的形成可以包括单镶嵌和/或双镶嵌工艺。在单镶嵌工艺中，首先在介电层38的一个中形成沟槽，随后用导电材料填充沟槽。然后实施诸如CMP工艺的平坦化以去除导电材料的高于相应介电层38的顶面的过量部分，在沟槽中留下金属线。在双镶嵌工艺中，在介电层38的一个中形成沟槽和通孔开口，其中通孔开口位于沟槽下面并且连接至沟槽。然后在沟槽和通孔开口中填充导电材料以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和位于扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
互连结构32包括顶部导电(金属)部件，诸如介电层38的顶部介电层中的金属线、金属焊盘或通孔。根据一些实施例，顶部介电层由与下面的介电层38的材料类似的低k介电材料形成。根据其它实施例，顶部介电层由非低k介电材料形成，非低k介电材料可以包括氮化硅、非掺杂硅酸盐玻璃(USG)、氧化硅等。顶部介电层也可以具有多层结构，包括例如两个USG层和位于两个USG层之间的氮化硅层。顶部介电层有时称为钝化层。
在互连结构32上方形成钝化层44。钝化层44可以是单层或复合层，并且可以由无孔材料形成。根据本发明的一些实施例，钝化层44是复合层，该复合层包括氧化硅层和位于氧化硅层上方的氮化硅层。
图1也示出了介电层48的形成。根据本发明的一些实施例，介电层48由诸如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等的聚合物形成。因此，介电层48有时称为第一聚合物层(或聚合物-1)，而它也可以由其它材料形成。根据其它实施例，介电层48由诸如氧化硅、氮化硅、氮氧化硅等的无机介电材料形成。介电层48可以由光敏材料(诸如光刻胶)形成，光敏材料可以是负性光刻胶或正性光刻胶。介电层48的形成和图案化可以包括曝光工艺和显影工艺。
图1进一步示出了在介电层48上方形成堆叠层50、52、54和56。相应的工艺示出为图20所示的工艺流程中的工艺202。在介电层48上方形成粘合层50。根据一些实施例，粘合层50由钛形成，其对介电层48具有良好的粘合性。可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成粘合层50。在粘合层50上方形成介电层52。根据一些实施例，介电层52由氮化硅、氮氧化硅等形成。可以使用原子层沉积(ALD)、CVD、等离子体增强化学汽相沉积(PECVD)等形成介电层52。
在介电层52上方形成蚀刻停止层54。根据一些实施例，通过沉积诸如钴层的金属层，并且然后对金属层实施诸如等离子体氧化工艺、热氧化工艺等的氧化工艺，使得金属层转变为诸如氧化钴层的金属氧化物层来形成蚀刻停止层54。蚀刻停止层54也可以由氧化钽层或氧化钛层形成，该氧化钽层或氧化钛层可以通过沉积相应的金属层，并且然后氧化金属层来形成。
在蚀刻停止层54上方形成磁性层56。根据一些实施例，磁性层56包括磁性膜(层)56A、位于磁性膜56A上方的磁性膜(层)56B和位于磁性膜56B上方的磁性膜(层)56C，其中，磁性膜56A、56B和56C的材料由不同材料形成。磁性层56也可以包括诸如硼层的其它层和材料。根据本发明的一些实施例，存在单个复合层，该复合层包括一个层56A、一个层56B和一个层56C。根据本发明的其它实施例，存在多个复合层，每个复合层均包括层56A、层56B和层56C。因此，层56A、层56B和层56C交替形成。根据一些实施例，磁性层56的总厚度T1可以在2μm和10μm之间的范围内。可以将粘合层50、介电层52、蚀刻停止层54和磁性层56沉积为在整个封装组件20中扩展的毯式层。
参照图2，形成蚀刻掩模58。蚀刻掩模58可以是光刻胶层。蚀刻掩模58的顶视图可以具有细长的矩形形状。然后蚀刻包括粘合层50、介电层52、蚀刻停止层54和磁性层56的堆叠层，其中，蚀刻停止在介电层48上。相应的工艺示出为图20所示的工艺流程中的工艺204。磁性层56的蚀刻产生如图3所示的磁性层56’。根据本发明的一些实施例，使用反应离子束蚀刻(IBE)蚀刻磁性层56。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实施蚀刻。磁性层56’的侧壁可以是倾斜的，这通过调整蚀刻工艺的参数设置来实现。在磁性层56的蚀刻中，蚀刻停止层54用于停止蚀刻。
在磁性层56的蚀刻之后，蚀刻蚀刻停止层54，形成蚀刻停止层54’，随后是介电层52和粘合层50的蚀刻，以分别形成介电层52’和粘合层50’。根据一些实施例，包括磁性层56’以及可能的粘合层50’、介电层52’和蚀刻停止层54’的堆叠层的倾斜角α1在约40度和约60度之间的范围内。在蚀刻之后，去除蚀刻掩模58(图2)。在整个说明书中，粘合层50’、介电层52’、蚀刻停止层54’和磁性层56’的组合称为堆叠层57。
接下来，参照图4，形成介电层60。相应的工艺示出为图20所示的工艺流程中的工艺206。根据本发明的一些实施例，介电层60的形成包括毯式沉积工艺以及随后的图案化工艺。介电层60的剩余部分包括两个部分，其可以是彼此平行的细长带。介电层60的截面形状从正交于该带的纵向方向的平面获得。介电层60由介电材料形成，介电材料可以包括氮化硅、氧化硅、氮氧化硅等。
图5至图7示出了导电迹线的形成。相应的工艺示出为图20所示的工艺流程中的工艺208。图5示出了导电晶种层62的形成，该导电晶种层62沉积在图4所示的结构上。导电晶种层62可以是金属晶种层。根据一些实施例，导电晶种层62是包括多个层的复合层。例如，导电晶种层62可以包括下层和上层，其中，下层可以包括钛层，并且上层的材料可以包括铜或铜合金。根据可选实施例，导电晶种层62是单层，例如，其可以是铜层。可以使用物理汽相沉积(PVD)形成导电晶种层62，同时也可以使用其它适用的方法。
图5进一步示出了镀掩模64的形成。根据一些实施例，镀掩模64由光刻胶形成。图案化镀掩模64以形成开口66，通过开口66暴露导电晶种层62的一些部分。而且，介电层60的剩余部分具有位于开口66正下方的一些部分，以及横向扩展超过相应上面的开口66的边缘的一些其它部分。接下来，如图6所示，实施镀工艺以形成导电迹线68。导电迹线68可以由金属或金属合金(诸如铜或铜合金等)形成。
在镀工艺之后，在剥离工艺中去除镀掩模64。例如，当镀掩模64由光刻胶形成时，可以使用氧气对镀掩模64进行灰化。然后去除导电晶种层62的由镀掩模64覆盖的部分。接下来，通过蚀刻去除导电晶种层62的先前由镀掩模64覆盖的暴露部分，同时保留导电晶种层62的由导电迹线68覆盖的部分未被去除。产生的结构如图7所示。在整个说明书中，导电晶种层62的剩余部分被认为是导电迹线68的一部分。
图8A(或图8B)和图9示出了光敏涂层70的涂覆和双曝光工艺，光敏涂层70由光敏材料形成。参照图8A，例如通过旋涂来涂覆光敏涂层70。相应的工艺示出为图20所示的工艺流程中的工艺210。根据本发明的一些实施例，光敏涂层70是负性光刻胶。例如，光敏涂层70可以是负性聚酰亚胺。也可以使用在随后的固化工艺期间具有低收缩率的其它负性光刻胶(诸如光敏苯并环丁烯(BCB)或光敏聚苯并恶唑(PBO))。光敏涂层70有时称为第二聚合物层(或聚合物-2)。光敏涂层70的顶面高于导电迹线68的顶面。例如，根据一些实施例，光敏涂层70的位于导电迹线68正上方的部分的厚度T2可以在约4μm和约8μm之间的范围内。厚度T2选择为使得图14所示的最终结构中的厚度T3可以落入约3μm和约6μm之间的范围内，如在随后的段落中讨论的。
进一步参照图8A，将光刻掩模72放置在封装组件20上方。光刻掩模72包括用于阻挡光的不透明部分72A，以及允许光通过的透明部分72B。根据一些实施例，透明部分72B中的两个具有与导电迹线68的相应边缘齐平(或基本齐平)的边缘，其中，相应边缘的偏移(如果有的话)小于约1μm。该偏移(如果有的话)可以小于导电迹线68的宽度W1的约20％。不透明部分72A中的一个与光敏涂层70的位于导电迹线68之间的部分垂直对准。使用光束74实施曝光，从而曝光光敏涂层70的位于透明部分72B正下方的部分。相应的工艺示出为图20所示的工艺流程中的工艺212。因此，光敏涂层70的这些部分是交联的。
图8B示出了根据一些其它实施例的光敏涂层70的曝光。将光刻掩模72’放置在封装组件20上方。光刻掩模72’包括用于阻挡光的不透明部分72A’，以及允许光通过的透明部分72B’。根据一些实施例，透明部分72B’覆盖导电迹线68和光敏涂层70的位于导电迹线68之间的部分。透明部分72B’的相对边缘也与导电迹线68的相应边缘齐平(或基本齐平，使得偏移小于约1nm)。该偏移(如果有的话)也小于导电迹线68的宽度W1的约20％。使用光束74实施曝光，从而曝光光敏涂层70的位于导电迹线68正上方的部分以及光敏涂层70的位于导电迹线68之间的部分。因此，光敏涂层70的这些部分是交联的。
如图8A或图8B所示的曝光工艺被称为双曝光工艺的第一曝光工艺。图9示出了双曝光工艺的第二曝光工艺。相应的工艺示出为图20所示的工艺流程中的工艺214。应当理解，可以颠倒第一曝光工艺和第二曝光工艺的顺序。在第二曝光工艺中，将光刻掩模76放置在封装组件20上方。光刻掩模76包括不透明部分76A和透明部分76B。根据一些实施例，透明部分76B覆盖导电迹线68和光敏涂层的位于导电迹线68之间的部分。透明部分76B进一步横向延伸超出导电迹线68的相应外边缘横向距离D1。根据本发明的一些实施例，横向距离D1大于约10μm，并且可以在约10μm和约30μm之间的范围内。而且，横向距离D1等于或大于导电迹线68的顶面和磁性层56’的顶面之间的高度差ΔH。使用光束78实施曝光，从而曝光光敏涂层70的位于透明部分76B正下方的部分。因此，光敏涂层70的这些部分是交联的。
应当理解，光刻掩模72(图8A)、72’(图8B)和76(图9)的图案被设计为用于曝光负性光敏涂层70。根据其它实施例，可以使用正性光敏涂层，并且为了曝光正性光敏涂层，相对于相应的光刻掩模72、72’和76，可以颠倒相应光刻掩模的不透明部分和透明部分的图案。
通过使用双曝光工艺，光敏涂层70的连续部分是交联的。交联部分如图10所示，未交联部分和交联不足部分未在图10中示出。下面参照图18和图19简要讨论交联部分的轮廓的形成。
图18示出了作为用于曝光的光束的波长的函数的光敏涂层70中的光能的归一化吸收率。用于宽带UV光刻的最可能的波长在300nm和450nm之间的范围内，其包括436nm(g线)、405nm(h线)和365nm(i线)的高压汞灯的特征波长。如图18所示，i线具有最高的吸收率，并且随着波长的增加，吸收率总体降低。此外，根据比尔-朗伯定律，材料内部的电磁波强度从表面至材料内呈指数下降。
图19示出了作为波长的函数的总吸收能量，其表示当使用具有不同波长的光束时光能的吸收效率。吸收的能量的量也表示在曝光的光敏涂层中产生的交联量，并且吸收的能量越多，产生的交联越多，反之亦然。而且，图19表明光束的穿透能力随波长的增加而增加，并随波长的减小而减小。因此，为了确保光敏涂层70的位于导电迹线68正上方的部分良好地交联(使得这些部分在随后的显影工艺中不被去除)，第一曝光工艺(图8A或图8B)使用波长在约350nm和约450nm之间的光束74，并且光可以包括i线、g线和h线波长(图18)中的任何一个、两个或全部。如果波长长于450nm，则光敏涂层70的位于导电迹线68正上方的交联部分将太薄。如果波长短于350nm，则光敏涂层70的位于导电迹线68正上方的交联部分将太厚。第一曝光主要用于限定光敏涂层70的交联部分的厚度。
第二曝光(图9)主要用于限定光敏涂层70的交联部分的轮廓，从而可以产生如图10所示的锥形边缘。第二曝光工艺使用波长在约390nm和约450nm之间的光束78(图9)，并且光可以具有主要包括g线和h线波长但不包括i线的光谱。如果波长长于450nm，则倾斜边缘将过于锥形。如果波长短于390nm，则倾斜边缘将太垂直。
第一光束74和第二光束78中的每个均可以是具有单一波长的激光束，该单一波长落入上述范围内。第一光束74和第二光束78中的每个均可以包括跨越在上述范围内的一定范围的波长。因此，相应的光束74或78可以包括上述范围内的多个波长。
在如图8A(或图8B)和图9所示的第一和第二曝光工艺之后，显影曝光的光敏涂层70。相应的工艺示出为图20所示的工艺流程中的工艺216。去除未交联部分和交联不足部分，并且保留适当交联部分。产生的光敏涂层70在图10中示出。图10示出为光敏涂层70的位于导电迹线68的外侧上的外部部分具有倾斜侧壁70’。倾斜侧壁70’的倾斜角α2小于约45度，并且可以在约20度和约50度之间的范围内。光敏涂层70的顶面具有位于导电迹线68正上方的两个基本平坦的部分，以及位于两个基本平坦的部分之间的凹槽部分。
图11示出了实施固化工艺之后的光敏涂层70。相应的工艺示出为图20所示的工艺流程中的工艺218。根据一些实施例，固化工艺包括热固化工艺，其在约180℃和约350℃的范围内的温度下实施。固化持续时间可以在约20分钟和约240分钟之间的范围内。由于固化工艺，光敏涂层70完全固化并收缩。此外，光敏涂层70的位于导电迹线68正上方的部分可以由于更好的交联而收缩得更少，并且光敏涂层的远离导电迹线68的外部部分由于更差的交联而收缩得更多。因此，倾斜侧壁70’的倾斜角α3减小至小于角度α2(图10)。根据本发明的一些实施例，倾斜角α3小于40度，并且可以在约10度和约40度之间的范围内。
在倾斜角α3小于约40度的情况下，与其它垂直侧壁相比，形成在倾斜侧壁70’上的随后沉积的磁性层将具有更好的覆盖率。否则，如果倾斜角α3大于40度，则随后形成的磁性层可能不具有可接受的一致性。而且，小的倾斜角α3使得固化的光敏涂层70产生较小的应力。另一方面，倾斜角α3不能太小，例如，小于约35度。否则，侧壁70’可能不利地延伸至导电迹线68的侧壁(而不是其上方)。根据一些实施例，为了使倾斜角α3落入期望的范围，可以调整光束74和78(图8A、图8B和图9)的光谱、曝光能量以及光刻掩模72、72’和76的图案。
图12示出了堆叠层82的沉积。相应的工艺示出为图20所示的工艺流程中的工艺220。根据本发明的一些实施例，堆叠层82包括粘合层82A、介电层82B、位于介电层82B上方的蚀刻停止层(未示出)和位于蚀刻停止层上方的磁性层82C。用于形成粘合层82A、介电层82B、蚀刻停止层和磁性层82C的候选材料和形成方法可以分别与粘合层50、介电层52、蚀刻停止层54和磁性层56(图1)的候选材料和形成方法基本相同。因此，此处不再重复细节。由于光敏涂层70的良好可控的倾斜边缘，改进了堆叠层82的覆盖率和一致性。
图13示出了通过蚀刻实现的堆叠层82的图案化，因此形成堆叠层82’，堆叠层82’包括粘合层82A’、介电层82B’、蚀刻停止层和磁性层82C’。相应的工艺示出为图20所示的工艺流程中的工艺222。磁性层82C’通过介电层82B’磁性耦合至磁性层56’，并且磁性层82’和磁性层56’的组合形成壳，这可以改进产生的电感器的电感。
接下来，如图14所示，形成介电层84。相应的工艺示出为图20所示的工艺流程中的工艺224。根据本发明的一些实施例，介电层84由诸如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等的聚合物形成。因此，介电层84有时称为第三聚合物层(或聚合物-3)。导电迹线68和由磁性层56’和82’形成的磁壳的组合形成电感器86。由于导电迹线68和磁壳56’/82’的相互作用，改进了电感器86的电感。在随后的工艺中，可以形成电连接件(诸如图16中的焊料区域94和凸块下金属92)，并且可以将封装组件20分割成单个管芯22。
再次参照图14，光敏涂层70的位于导电迹线68正上方的部分具有厚度T3。厚度T3不能太大。否则，电感器86的最终电感太小。厚度T3也不能太小。否则，电感器86的最终电感太大并且电感器86的可靠性降低。根据本发明的一些实施例，厚度T3在约3μm和约6μm之间的范围内。
图15示出了如图14所示的参考平面15-15的截面。图15示出了导电迹线68的纵向方向。图14和图15的组合示出了由磁性层56’和82’形成的壳的形状。
图16示出了封装组件22的其中没有形成电感器的区域。因此，图14和图16的组合揭示了电感器86相对于诸如焊料区域、金属焊盘和介电层的其它部件在封装组件22中所在的位置。图16示出了金属焊盘88，其可以是铝焊盘，该金属焊盘88形成在钝化层44中和介电层48(聚合物-1)下方。导电迹线90(也称为后钝化互连件(PPI))延伸至介电层48中。导电迹线90的部分形成在介电层48上方。介电层84形成在介电层48上方。电感器86在图14中示出的另一区域中介于介电层48和84之间。UBM92形成为延伸至介电层84中。电连接件96形成在UBM 92上。电连接件96可以是焊料区域、金属柱、金属柱加上面的焊料层等。
图17示出了电感器86的顶视图，其中，图14示出了图17中的参考平面14-14的截面，并且图15示出了图17中的参考平面15-15的截面。根据一些实施例，电流I1可以流入第一导电迹线68，路由至下面的层中，并作为电流I1’流入第二导电迹线68。磁壳82’/56’增强了电感器86的电感。
本发明的实施例具有一些有利特征。Co-Zr-Ta膜表现出较小的电阻损耗和较低的磁导率，同时保持较高的饱和磁化强度。本发明揭示了一种方法和包括磁壳的相应电感器，该磁壳可以由Co-Zr-Ta膜形成。通过双曝光工艺以及随后的单个显影工艺来图案化电感器中的介电层的轮廓，使得介电层的侧壁的倾斜角处于期望的范围内。这改进了介电层上方的磁性层的覆盖率和一致性。而且，利用介电层的锥形侧壁，减小了产生的结构中的应力。实验结果表明，如果采用双涂层、双曝光和双显影工艺形成的双子层介电层，产生的双子层介电层的轮廓无法实现小倾斜角度α3。而且，包括双层介电层的器件管芯的应力将更大，并且相应的晶圆将具有更大的翘曲，其可以为约600μm。通过使用本发明的实施例，将晶圆翘曲减小至约400μm。
根据本发明的一些实施例，形成集成电路结构的方法包括形成第一磁性层；在第一磁性层上方形成第一导线；在第一磁性层上涂覆光敏涂层，其中，光敏涂层包括位于第一导线正上方的第一部分；以及从第一导线偏移的第二部分，其中，第一部分连接至第二部分；对光敏涂层的第一部分实施第一曝光；对光敏涂层的第一部分和第二部分实施第二曝光；显影光敏涂层；以及在光敏涂层上方形成第二磁性层。在实施例中，使用第一光刻掩模实施第一曝光；并且使用与第一光刻掩模不同的第二光刻掩模实施第二曝光。在实施例中，使用第一波长实施第一曝光，并且使用与第一波长不同的第二波长实施第二曝光。在实施例中，第一波长短于第二波长。在实施例中，该方法还包括在第一磁性层上方形成第二导线，其中，第一导线和第二导线彼此平行，并且其中，第二导线涂覆在光敏涂层中。在实施例中，在第一曝光和第二曝光中，第一导线和第二导线之间的光敏涂层的中间部分是曝光的。在实施例中，在第一曝光中，第一导线和第二导线之间的光敏涂层的中间部分是未曝光的，而在第二曝光中，光敏涂层的中间部分是曝光的。在实施例中，第一磁性层、第一导线和第二磁性层形成电感器的一部分。在实施例中，涂覆光敏涂层包括涂覆负性光刻胶。在实施例中，形成第一磁性层包括沉积钴层；在钴层上方沉积锆层；并且在锆层上方沉积钽层。
根据本发明的一些实施例，形成集成电路结构的方法包括形成第一导线和第二导线；涂覆光敏涂层，其包括位于第一导线和第二导线正上方的第一部分；位于第一导线和第二导线之间的第二部分；位于组合区域的相对侧上的第三部分，其中，组合区域包括第一导线、第二导线和光敏涂层的第二部分；实施第一曝光以曝光光敏涂层的第一部分，其中，使用具有第一波长的第一光束实施第一曝光；实施第二曝光以曝光光敏涂层的第一部分和第三部分，其中，使用具有与第一波长不同的第二波长的第二光束实施第二曝光；以及显影光敏涂层。在实施例中，该方法还包括沉积第一磁性层，其中，第一导线和第二导线与所述第一磁性层重叠；在光敏涂层和第一磁性层上方形成第二磁性层。在实施例中，第一导线和第二导线是电感器的一部分。在实施例中，涂覆光敏涂层包括涂覆负性光刻胶。在实施例中，第一波长在约350nm和约450nm之间的范围内，并且第二波长在约390nm和约450nm之间的范围内。
根据本发明的一些实施例，集成电路结构包括第一磁性层；第一导线和第二导线，位于第一磁性层上方并且彼此平行；以及介电层，包括位于第一导线正上方的第一部分；位于第一导线和第二导线之间的第二部分；以及位于组合区域的相对侧上的第三部分，其中，组合区域包括第一导线、第二导线和介电层的第二部分，其中，第三部分的侧壁是倾斜的，倾斜角度小于约40度。在实施例中，介电层由负性光刻胶形成。在实施例中，介电层的第一部分的厚度在约3μm和约6μm之间的范围内。在实施例中，第一磁性层由钴、锆和钽形成。在实施例中，介电层由均质材料形成，在介电层内没有可区分的界面。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：形成第一磁性层；在所述第一磁性层上方形成第一导线；在所述第一磁性层上涂覆光敏涂层，其中，所述光敏涂层包括：第一部分，位于所述第一导线正上方；以及第二部分，从所述第一导线偏移，其中，所述第一部分连接至所述第二部分；对所述光敏涂层的第一部分实施第一曝光；对所述光敏涂层的第一部分和第二部分实施第二曝光；显影所述光敏涂层；以及在所述光敏涂层上方形成第二磁性层。
根据本申请的实施例，其中：使用第一光刻掩模实施所述第一曝光；以及使用与所述第一光刻掩模不同的第二光刻掩模实施所述第二曝光。
根据本申请的实施例，其中，使用第一波长实施所述第一曝光，并且使用与所述第一波长不同的第二波长实施所述第二曝光。
根据本申请的实施例，其中，所述第一波长短于所述第二波长。
根据本申请的实施例，还包括：在所述第一磁性层上方形成第二导线，其中，所述第一导线和所述第二导线彼此平行，并且其中，所述第二导线涂覆在所述光敏涂层中。
根据本申请的实施例，其中，在所述第一曝光和所述第二曝光中，所述光敏涂层的位于所述第一导线和所述第二导线之间的中间部分是曝光的。
根据本申请的实施例，其中，在所述第一曝光中，所述光敏涂层的位于所述第一导线和所述第二导线之间的中间部分是未曝光的，而在所述第二曝光中，所述光敏涂层的中间部分是曝光的。
根据本申请的实施例，其中，所述第一磁性层、所述第一导线和所述第二磁性层形成电感器的一部分。
根据本申请的实施例，其中，涂覆所述光敏涂层包括涂覆负性光刻胶。
根据本申请的实施例，其中，形成所述第一磁性层包括：沉积第一磁性膜；在所述第一磁性膜上方沉积第二磁性膜；以及在所述第二磁性膜上方沉积第三磁性膜，其中，所述第一磁性膜、所述第二磁性膜和所述第三磁性膜由不同的材料形成。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：形成第一导线和第二导线；涂覆光敏涂层，所述光敏涂层包括：第一部分，位于所述第一导线和所述第二导线正上方；第二部分，位于所述第一导线和所述第二导线之间；第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述光敏涂层的第二部分；实施第一曝光以曝光所述光敏涂层的第一部分，其中，使用具有第一波长的第一光束实施所述第一曝光；实施第二曝光以曝光所述光敏涂层的第一部分和第三部分，其中，使用具有与所述第一波长不同的第二波长的第二光束实施所述第二曝光；以及显影所述光敏涂层。
根据本申请的实施例，还包括：沉积第一磁性层，其中，第一导线和第二导线与所述第一磁性层重叠；以及在所述光敏涂层和所述第一磁性层上方形成第二磁性层。
根据本申请的实施例，其中，所述第一导线和所述第二导线是电感器的一部分。
根据本申请的实施例，其中，涂覆所述光敏涂层包括涂覆负性光刻胶。
根据本申请的实施例，其中，所述第一波长在约350nm和约450nm之间的范围内，并且所述第二波长在约390nm和约450nm之间的范围内。
根据本申请的实施例，提供了一种集成电路结构，包括：第一磁性层；第一导线和第二导线，位于所述第一磁性层上方并且彼此平行；以及介电层，包括：第一部分，位于所述第一导线正上方；第二部分，位于所述第一导线和所述第二导线之间；以及第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述介电层的第二部分，其中，所述第三部分的侧壁是倾斜的，倾斜角度小于40度。
根据本申请的实施例，其中，所述介电层由负性光刻胶形成。
根据本申请的实施例，其中，所述介电层的第一部分的厚度在约3μm和约6μm之间的范围内。
根据本申请的实施例，其中，所述第一磁性层由钴、锆和钽形成。
根据本申请的实施例，其中，所述介电层由均质材料形成，在所述介电层内没有可区分的界面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成集成电路结构的方法，所述方法包括：
形成第一磁性层；
在所述第一磁性层上方形成第一导线；
在所述第一磁性层上涂覆光敏涂层，其中，所述光敏涂层包括：
第一部分，位于所述第一导线正上方；以及
第二部分，从所述第一导线偏移，其中，所述第一部分连接至所述第二部分；
对所述光敏涂层的第一部分实施第一曝光；
对所述光敏涂层的第一部分和第二部分实施第二曝光；
显影所述光敏涂层；以及
在所述光敏涂层上方形成第二磁性层。
2.根据权利要求1所述的方法，其中：
使用第一光刻掩模实施所述第一曝光；以及
使用与所述第一光刻掩模不同的第二光刻掩模实施所述第二曝光。
3.根据权利要求1所述的方法，其中，使用第一波长实施所述第一曝光，并且使用与所述第一波长不同的第二波长实施所述第二曝光。
4.根据权利要求3所述的方法，其中，所述第一波长短于所述第二波长。
5.根据权利要求1所述的方法，还包括：
在所述第一磁性层上方形成第二导线，其中，所述第一导线和所述第二导线彼此平行，并且其中，所述第二导线涂覆在所述光敏涂层中。
6.根据权利要求5所述的方法，其中，在所述第一曝光和所述第二曝光中，所述光敏涂层的位于所述第一导线和所述第二导线之间的中间部分是曝光的。
7.根据权利要求5所述的方法，其中，在所述第一曝光中，所述光敏涂层的位于所述第一导线和所述第二导线之间的中间部分是未曝光的，而在所述第二曝光中，所述光敏涂层的中间部分是曝光的。
8.根据权利要求1所述的方法，其中，所述第一磁性层、所述第一导线和所述第二磁性层形成电感器的一部分。
9.根据权利要求1所述的方法，其中，涂覆所述光敏涂层包括涂覆负性光刻胶。
10.根据权利要求1所述的方法，其中，形成所述第一磁性层包括：
沉积第一磁性膜；
在所述第一磁性膜上方沉积第二磁性膜；以及
在所述第二磁性膜上方沉积第三磁性膜，其中，所述第一磁性膜、所述第二磁性膜和所述第三磁性膜由不同的材料形成。
11.一种形成集成电路结构的方法，所述方法包括：
形成第一导线和第二导线；
涂覆光敏涂层，所述光敏涂层包括：
第一部分，位于所述第一导线和所述第二导线正上方；
第二部分，位于所述第一导线和所述第二导线之间；
第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述光敏涂层的第二部分；
实施第一曝光以曝光所述光敏涂层的第一部分，其中，使用具有第一波长的第一光束实施所述第一曝光；
实施第二曝光以曝光所述光敏涂层的第一部分和第三部分，其中，使用具有与所述第一波长不同的第二波长的第二光束实施所述第二曝光；以及
显影所述光敏涂层。
12.根据权利要求11所述的方法，还包括：
沉积第一磁性层，其中，第一导线和第二导线与所述第一磁性层重叠；以及
在所述光敏涂层和所述第一磁性层上方形成第二磁性层。
13.根据权利要求12所述的方法，其中，所述第一导线和所述第二导线是电感器的一部分。
14.根据权利要求11所述的方法，其中，涂覆所述光敏涂层包括涂覆负性光刻胶。
15.根据权利要求11所述的方法，其中，所述第一波长在350nm和450nm之间的范围内，并且所述第二波长在390nm和450nm之间的范围内。
16.一种集成电路结构，包括：
第一磁性层；
第一导线和第二导线，位于所述第一磁性层上方并且彼此平行；以及
介电层，包括：
第一部分，位于所述第一导线正上方；
第二部分，位于所述第一导线和所述第二导线之间；以及
第三部分，位于组合区域的相对侧上，其中，所述组合区域包括所述第一导线、所述第二导线和所述介电层的第二部分，其中，所述第三部分的侧壁是倾斜的，倾斜角度小于40度。
17.根据权利要求16所述的集成电路结构，其中，所述介电层由负性光刻胶形成。
18.根据权利要求16所述的集成电路结构，其中，所述介电层的第一部分的厚度在3μm和6μm之间的范围内。
19.根据权利要求16所述的集成电路结构，其中，所述第一磁性层由钴、锆和钽形成。
20.根据权利要求16所述的集成电路结构，其中，所述介电层由均质材料形成，在所述介电层内没有可区分的界面。
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