CN117832188A - 半导体结构及其形成方法 - Google Patents

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CN117832188A CN202311705064.7A CN202311705064A CN117832188A CN 117832188 A CN117832188 A CN 117832188A CN 202311705064 A CN202311705064 A CN 202311705064A CN 117832188 A CN117832188 A CN 117832188A
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Abstract

方法包括：在衬底上方形成导电焊盘；在导电焊盘上形成多层钝化结构；图案化多层钝化结构的顶部部分以形成第一开口；在多层钝化结构的图案化顶部部分的侧壁表面上形成掩模膜；在形成掩模膜之后，实施第一蚀刻工艺以去除多层钝化结构的位于第一开口正下方的部分，以形成第二开口；在实施第一蚀刻工艺之后，选择性去除掩模膜；实施第二蚀刻工艺以去除多层钝化结构的位于第二开口正下方的部分；从而形成暴露导电焊盘的第三开口；以及在第三开口中形成接合结构，其中，第二蚀刻工艺的蚀刻剂与第一蚀刻工艺的蚀刻剂不同。本申请的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的一些实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
例如，集成电路的封装件变得越来越复杂，更多的器件管芯封装在相同封装件中以实现更多的功能。集成芯片上系统(SoIC)已经发展到在相同封装件中包括多个器件管芯，诸如处理器和存储器多维数据集。SoIC可以包括使用不同技术形成的器件管芯，并且具有接合至相同器件管芯的不同功能，从而形成系统。这可以节省制造成本并且优化器件性能。在器件管芯中形成导电焊盘和接合结构(例如，接合焊盘通孔(BPV)和接合焊盘金属线(BPM))，从而使得SoIC能够实现令人满意的电功能。虽然用于形成接合结构的现有方法通常是足够的，但是它们并非在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在导电焊盘上方形成第一介电结构；在所述第一介电结构上沉积第一蚀刻停止层；在所述第一蚀刻停止层上形成第二介电结构；在所述第二介电结构上沉积第二蚀刻停止层；在所述第二蚀刻停止层上形成第三介电结构；实施第一蚀刻工艺以形成延伸穿过所述第三介电结构并且暴露所述第二蚀刻停止层的第一开口；形成沿所述第三介电结构的由所述第一开口暴露的侧壁延伸的掩模膜；实施第二蚀刻工艺以垂直延伸所述第一开口以暴露所述第一蚀刻停止层；选择性去除所述掩模膜；实施第三蚀刻工艺以进一步垂直延伸所述第一开口以暴露所述导电焊盘；以及在进一步垂直延伸的第一开口中形成导电接合结构。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：提供包括形成在衬底上方的导电焊盘的工件；在所述导电焊盘上形成多层钝化结构；图案化所述多层钝化结构的顶部部分以形成第一开口；在所述多层钝化结构的图案化顶部部分的侧壁表面上形成掩模膜；在形成所述掩模膜之后，实施第一蚀刻工艺以去除所述多层钝化结构的位于所述第一开口正下方的部分，以形成第二开口；在实施所述第一蚀刻工艺之后，选择性去除所述掩模膜；实施第二蚀刻工艺以去除所述多层钝化结构的位于所述第二开口正下方的部分，从而形成暴露所述导电焊盘的第三开口，其中，所述第二蚀刻工艺的蚀刻剂与所述第一蚀刻工艺的蚀刻剂不同；以及在所述第三开口中形成导电接合结构。
本申请的又一些实施例提供了一种半导体结构，包括：导电焊盘，形成在衬底上方；多层钝化结构，位于所述导电焊盘上方，其中，所述多层钝化结构包括介电膜，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间；以及接合结构，延伸穿过所述多层钝化结构并且电耦合至所述导电焊盘，其中，在截面图中，所述接合结构的形状包括漏斗形状。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本公开的一些实施例的用于形成半导体结构的方法的流程图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19和图20示出了根据本公开的各个方面的根据图1的方法的制造工艺期间的半导体结构的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本公开。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有出现的变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以包括从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。
本公开的实施例提供了集成芯片上系统(SoIC)封装件及其形成方法的各个实施例。特别地，提供了漏斗形接合结构。在示例性方法中，漏斗形接合结构的形成包括形成延伸穿过多层介电结构以暴露导电焊盘的漏斗形沟槽。形成漏斗形沟槽包括实施多个蚀刻工艺，并且多个蚀刻工艺中的每个蚀刻工艺配置为具有不同的参数(例如，蚀刻剂)以蚀刻多层介电结构的不同介电层。通过实施多个蚀刻工艺，可以不过蚀刻导电焊盘。在实施例中，多层介电结构包括夹置在两个介电层之间的富氧化物衬垫层，以改进粘合，并且因此减少裂缝、剥离和/或翘曲。讨论了一些实施例的一些变型。根据一些实施例示出了形成SoIC封装件的中间阶段。应该理解，虽然SoIC封装件的形成用作实例来解释本公开的实施例的概念，但是本公开的实施例容易适用于其它接合方法和结构。
现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开的实施例形成半导体结构的方法100的流程图。下面结合图2至图20描述方法100，图2至图20是根据方法100的实施例的工件200在制造的不同阶段的局部截面图。方法100仅仅是实例，并不旨在将本公开限制于其中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于该方法的额外实施例，可以替换、消除或四处移动所描述的一些步骤。为了简单的原因，不是所有的步骤都在本文中详细描述。因为在制造工艺结束时，工件200将制造成半导体结构或SoIC封装件，所以根据上下文需要，工件200可以称为半导体结构200或SoIC封装件200。贯穿本公开，相同的参考标号表示相同的部件，除非另有说明。
参考图1和图2，方法100包括框102，其中接收工件200。在各个实施例中，工件200可以称为半导体结构200。工件200包括IC衬底202。在一些实施例中，IC衬底202包括半导体衬底，诸如硅衬底。IC衬底202也可以包括各种器件，诸如场效应晶体管(FET)、存储器单元、成像传感器、无源器件、其它器件或它们的组合。在一些实施例中，IC衬底202包括具有各种IC器件的平坦有源区域，诸如平面场效应晶体管(FET)。在一些其它实施例中，IC衬底202包括其上形成有各种IC器件的鳍形(例如，垂直突出)有源区域。作为非限制性实例，电路204显示为形成在图1中的IC衬底202中。电路204可以包括平面型晶体管或FinFET型晶体管，并且可以分割以形成独立的器件结构。例如，器件结构可以是专用集成电路(ASIC)芯片、模拟芯片、传感器芯片、无线和射频芯片、电压调节器芯片或存储器芯片。在实施例中，器件结构可以包括静态随机存取存储器(SRAM)管芯。
工件200也包括形成在IC衬底202上方的互连结构206。互连结构206包括各个导电组件，诸如金属线(例如，金属线210)、接触件和通孔，以提供水平和垂直电布线。诸如金属线210的金属线分布在多个金属层中，诸如第一金属层(例如，M1层)、第二金属层(例如，M2层)、...和顶部金属层。此外，互连结构206的导电组件可以向电路204提供电连接。互连结构206也包括介电材料208，以在各个导电组件之间提供电绝缘，从而防止电短路。介电材料208可以包括多个介电层，并且可以由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)等形成，并且可以使用旋涂、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等来形成。在一些实施例中，介电材料208可以由具有低于约3.0的k值的低k介电材料形成。介电材料208也可以由具有小于2.5的k值的超低k(ELK)介电材料形成。在一些实施例中，介电材料208可以由含氧和/或含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等或它们的组合形成。在一些实施例中，介电材料208的一些或所有介电层由非低k介电材料形成，诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。在一些实施例中，在介电材料208的介电层之间形成可以由碳化硅、氮化硅等形成的蚀刻停止层(未显示)。在一些实施例中，介电材料208的介电层由多孔材料形成，诸如SiOCN、SiCN、SiOC、SiOCH等。在一些实施例中，互连结构206可以包括一个或多个其它类型的层，诸如扩散阻挡层(未显示)。在一些实施例中，互连结构206的导电组件(例如，金属线210)可以由选自例如钨、铝、铜、钛、钽、氮化钛、氮化钽或它们的合金的一种或多种导电材料形成。
在一些实施例中，互连结构206可以使用单重镶嵌工艺和/或双重镶嵌工艺、先通孔工艺或先金属工艺来形成。在实施例中，形成绝缘层(未单独标记)，并且使用可接受的光刻和蚀刻技术在其中形成开口(未显示)。扩散阻挡层(未显示)可以形成在开口中，并且可以包括诸如TaN、Ta、TiN、Ti、CoW等材料，并且可以使用诸如CVD、原子层沉积(ALD)等的沉积工艺形成在开口中。导电材料可以由铜、铝、镍、钨、钴、银、它们的组合等形成在开口中，并且可以使用电化学镀工艺、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等或它们的组合形成在开口中的扩散阻挡层上方。在形成导电材料之后，可以使用例如诸如化学机械抛光(CMP)的平坦化工艺去除过量的导电材料，从而在相应绝缘层的开口中留下导电部件(例如金属线210)。然后可以重复工艺以在其中形成额外的绝缘层和导电部件。
工件200也包括形成在互连结构206上方的一个或多个导电焊盘212。为了便于描述，图2中仅明确显示了一个导电焊盘212，但是应该理解，工件200可以包括任何合适数量的导电焊盘212。导电焊盘212可以延伸至介电材料208中，以制成与互连结构206的一个或多个导电组件(例如，金属线210)的电连接。例如，导电焊盘212可以形成为与金属线210中的一个电接触和物理接触。导电焊盘212也可以用于提供至互连结构206的电连接，并且进而提供至管芯的其余器件或组件(诸如电路204)的电连接。在一些实施例中，导电焊盘212由诸如铝(Al)、铝铜(AlCu)的导电材料形成，并且可以通过例如化学气相沉积(CVD)、物理气相沉积(PVD)或其它合适的沉积工艺来形成。导电焊盘212可以称为铝(Al)焊盘。在示例性工艺中，可以形成暴露互连结构206的导电部件(例如，金属线210中的一个)的开口。导电焊盘212可以通过首先沉积诸如铝的导电材料的毯式层来形成。例如，可以使用CVD、PVD等来在互连结构206、开口和导电部件(例如，金属线210)上方沉积铝层。然后可以在铝层上方形成光刻胶层(未单独示出)，并且可以蚀刻铝层以形成导电焊盘212。在一些实施例中，导电材料可以使用镀工艺来形成，诸如使用电镀或化学镀工艺等。在其它实施例中，导电焊盘212可以使用其它技术来形成，并且所有这样的技术都认为在本公开的范围内。在一些实施例中，导电焊盘212的导电材料可以与金属线210的导电材料不同。例如，导电焊盘212可以由铝形成，并且金属线210可以由铜形成，但是可以使用其它导电材料。
参考图1和图3至图6，方法100包括框104，其中在工件200上方形成第一介电结构214。第一介电结构214是多层结构，并且包括具有各种功能的多个介电层。更具体地，参照图3，第一介电结构214包括形成在导电焊盘212的顶面上而没有形成在导电焊盘212的侧壁表面和互连结构206的顶面上的介电层214a。介电层214a配置为增加光刻和/或蚀刻的分辨率。介电层214a可以称为抗反射层。在实施例中，介电层214a包括氮氧化硅(SiON)。介电层214a的厚度可以在约和约/>之间，以基本上避免欠曝光和过曝光，以提供令人满意的器件性能。在形成介电层214a之后，参照图4，形成第一介电结构214进行至在工件200上方形成介电层214b。介电层214b用作接合膜。在实施例中，介电层214b包括未掺杂的硅酸盐玻璃(USG)。介电层214b的厚度可以在约/>和约/>之间，从而使得介电层214b能够提供令人满意的粘合，以减少潜在的裂缝和弯曲。介电层214b可以共形形成在工件200上。也就是说，介电层214b包括与介电层214a直接接触并且位于介电层214a上方的第一部分以及沿导电焊盘212的侧壁表面和互连结构206的顶面延伸的第二部分。
在形成介电层214b之后，参照图5，形成第一介电结构214进行至在介电层214b上形成蚀刻停止层214c。蚀刻停止层214c配置为指示随后蚀刻工艺(例如，参考图14描述的蚀刻工艺240)的蚀刻终点。在实施例中，蚀刻停止层214c包括氮化硅(SiN)。蚀刻停止层214c的厚度可以在约 和约/>之间，以减少欠蚀刻和过蚀刻。蚀刻停止层214c可以共形形成在工件200上。
参照图6，在形成蚀刻停止层214c之后，形成第一介电结构214进行至在蚀刻停止层214c上形成介电层214d。在一些实施例中，介电层214d具有在约和约/>之间的厚度，并且可以包括未掺杂的硅酸盐玻璃(USG)。层214a-214d可以统称为第一介电结构214。
参考图1和图7，方法100包括框106，其中在第一介电结构214上形成氧化物衬垫216。氧化物衬垫216配置为将第二介电结构220(参考图8至图9描述)与第一介电结构214接合。在实施例中，氧化物衬垫216包括通过高密度等离子体(HDP)沉积工艺218(例如，HDP-CVD)形成的氧化硅，并且该沉积工艺的前体包括硅烷(SiH4)和氧(O2)。氧化物衬垫216也可以称为HDP衬垫216。在本实施例中，为了减少由随后蚀刻工艺以及第一介电结构214和第二介电结构220之间的不令人满意的粘合所引起的裂缝、剥离和/或翘曲，高密度等离子体(HDP)沉积工艺218在约400W和约600W之间的射频(RF)偏置功率下实施，并且氧(O2)的流速与硅烷的流速的比率在约1.5和2之间。通过在这些沉积条件下形成氧化物衬垫216，氧化物衬垫216中硅的原子百分比与氧的原子百分比的比率小于0.5(富氧化物)。例如，比率可以在约0.3和约0.5之间，并且因此氧化物衬垫216可以在氧化物衬垫216和第二介电结构220之间的界面处以及在氧化物衬垫和第一介电结构214之间的界面处具有更多的Si-O-Si键。因此，可以有利地改进第二介电结构220和第一介电结构214之间的粘合，并且可以减少裂缝/剥离/翘曲。氧化物衬垫216可以称为富氧化物衬垫216。在一些实施例中，HDP沉积工艺218可以在约300℃和约500℃之间的温度下实施，以扩大接合结构248(图19中所示)的回拉窗口，接合结构248将电耦合至导电焊盘212并且与导电焊盘212物理接触，以减少器件泄漏。在一些实施例中，为了形成富氧化物衬垫216，硅烷(SiH4)的流速可以小于100sccm，并且氧(O2)的流速可以在约100sccm和200sccm之间。
参考图1和图8至图9，方法100包括框108，其中在工件200上方形成第二介电结构220。第二介电结构220也是多层结构，并且包括配置为实现各种功能的多个介电层。更具体地，参照图8，第二介电结构220的形成包括在氧化物衬垫216上形成介电层220a。介电层220a可以用作抛光膜，并且介电层220a的厚度可以在约和约/>之间，以减少过抛光和欠抛光，从而提供令人满意的均匀性。在本实施例中，为了在介电层220a和氧化物衬垫216之间提供更好的粘合，介电层220a的下部部分220a2以第一沉积速率沉积，并且介电层220a的上部部分220a1以第二沉积速率沉积，第一沉积速率小于第二沉积速率。通过以较低沉积速率形成介电层220a的下部部分220a2，可以有利地改进膜质量，并且因此在介电层220a和氧化物衬垫216之间提供更好的粘合。此外，以较高速率沉积介电层220a的上部部分220a1将补偿在介电层220a的下部部分220a2的形成上花费的较长时间，因此，在介电层220a的形成上花费的总时间将不会受到显著影响。在实施例中，为了在介电层220a的下部部分220a2和氧化物衬垫216之间提供令人满意的粘合，介电层220a的下部部分220a2在类似于氧化物衬垫216的沉积温度的温度下并且在大于氧化物衬垫216的RF偏置功率下沉积。在实施例中，介电层220a的下部部分220a2在约300℃和约500℃之间的温度下以及约6.5kW和约9kW之间的RF偏置功率下沉积。由于沉积条件，介电层220a的下部部分220a2可以提供在约-100达因/cm2和0之间的压缩应力。
在形成介电层220a之后，参照图9，形成第二介电结构220进行至在介电层220a上形成蚀刻停止层220b。蚀刻停止层220b配置为指示随后蚀刻工艺(例如，参考图13描述的蚀刻工艺236)的蚀刻终点。在实施例中，蚀刻停止层220b包括氮化硅。蚀刻停止层220b的厚度大于蚀刻停止层214c的厚度。在实施例中，为了减少欠蚀刻和过蚀刻，蚀刻停止层220b的厚度可以在约和约/>之间。蚀刻停止层220b可以共形形成在工件200上。仍然参考图9，在形成蚀刻停止层220b之后，在蚀刻停止层220b上形成介电膜220c。在实施例中，介电膜220c包括正硅酸乙酯(TEOS)，并且介电膜220c的厚度可以在约/>和约/>之间。层220a-220c可以统称为第二介电结构220。
仍然参考图1和图9，方法100包括框110，其中在工件200上方形成第三介电结构222。第三介电结构222也是多层结构，并且包括配置为实现各种功能的多个介电层。更具体地，参照图9，第三介电结构222的形成包括在第二介电结构220的介电膜220c上形成蚀刻停止层222a。蚀刻停止层222a配置为指示随后蚀刻工艺(例如，参考图10描述的蚀刻工艺224)的蚀刻终点。在实施例中，蚀刻停止层222a包括氮化硅。为了减少欠蚀刻和过蚀刻，蚀刻停止层222a的厚度可以在约和约/>之间。在实施例中，蚀刻停止层222a的厚度可以基本上等于蚀刻停止层214c的厚度。仍然参考图9，在形成蚀刻停止层222a之后，在蚀刻停止层222a上形成介电膜222b。在实施例中，介电膜222b包括正硅酸乙酯(TEOS)，并且介电膜222b的厚度可以在约/>和约/>之间。然后在介电膜222b上形成接合膜222c。在实施例中，接合膜222c包括USG。为了在介电膜222b和介电层222d之间提供令人满意的粘合，接合膜222c可以具有在约/>和约/>之间的厚度。仍然参考图9，第三介电结构222也包括形成在接合膜222c上的介电层222d。介电层222d配置为增加将在随后制造工艺中实施的光刻和/或蚀刻的分辨率。在实施例中，介电层222d包括氮氧化硅(SiON)。为了基本上避免欠曝光和过曝光以提供令人满意的器件性能，介电层222d的厚度可以在约/>和约/>之间。层222a-222d可以统称为第三介电结构222。在本实施例中，为了减少由在IC衬底202上方形成那些介电结构引起的潜在缺陷，第三介电结构222在低于第一介电结构214和第二介电结构220的那些的温度下形成。例如，蚀刻停止层222a可以在低于蚀刻停止层220b的温度和蚀刻停止层214c的温度的温度下形成。
参考图1和图10，方法100包括框112，其中实施第一蚀刻工艺224以在第三介电结构222中形成第一开口226。在一些实施方式中，实施光刻和蚀刻工艺的组合来限定图10中所示的第一开口226。例如，形成第一开口226包括实施光刻工艺以在介电层222d上形成图案化抗蚀剂层以及实施第一蚀刻工艺224以将图案化抗蚀剂层中限定的图案转移至第三介电结构222。光刻工艺可以包括：在介电层222d上形成抗蚀剂层(未显示)(例如，通过旋涂)；实施预曝光烘烤工艺；使用掩模实施曝光工艺；实施曝光后烘烤工艺；以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外(UV)光、深UV(DUV)光或极UV(EUV)光)，其中掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)阻挡、透射和/或反射辐射至抗蚀剂层，从而使得图像投影至与掩模图案对应的抗蚀剂层上。因为抗蚀剂层对辐射能量敏感，所以根据抗蚀剂层的特性和显影工艺中使用的显影液的特性，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺期间溶解。在显影之后，图案化抗蚀剂层包括与掩模对应的抗蚀剂图案。第一蚀刻工艺224使用图案化抗蚀剂层作为蚀刻掩模来去除第三介电结构222的部分，以形成第一开口226。
在实施例中，第一蚀刻工艺224包括干蚀刻工艺，并且一旦部分蚀刻蚀刻停止层222a，第一蚀刻工艺224停止。在实施例中，第一蚀刻工艺224在约10毫托和50毫托之间的压力下以及在约500W和约800W之间的RF偏置功率下实施。第一蚀刻工艺224的蚀刻剂包括C4F6和C4F8的气体混合物，并且C4F6含量大于C4F8含量。在实施例中，蚀刻剂包含约70％至约80％体积的C4F6和约20％至约30％体积的C4F8。如图10中所描绘，第一开口226由部分蚀刻的第三介电结构222的侧壁表面228s和部分蚀刻的蚀刻停止层222a的顶面228t限定。也就是说，第一开口226部分延伸至蚀刻停止层222a中。换句话说，层222d、222c、222b的侧壁表面和蚀刻停止层222a的侧壁表面的部分暴露在第一开口226中。在实施第一蚀刻工艺224之后，例如通过抗蚀剂剥离工艺从工件200去除图案化抗蚀剂层。
参考图1和图11，方法100包括框114，其中沿第三介电结构222的顶面和第三介电结构222的暴露在第一开口226中的侧壁表面228s形成图案化掩模膜230。可以通过任何合适的工艺在工件200上方形成图案化掩模膜230。在一些实施方式中，实施光刻和蚀刻工艺的组合来形成图案化掩模膜230。例如，通过例如旋涂在工件200上形成光刻胶层(未显示)。然后使用掩模实施曝光工艺。在曝光工艺期间，光刻胶层的直接形成在部分蚀刻的蚀刻停止层222a上的部分暴露于辐射能量(诸如紫外(UV)光、深UV(DUV)光或极UV(EUV)光)，而光刻胶层的直接形成在介电层222d的顶面上并且沿侧壁表面228s延伸的部分未暴露。然后可以实施显影工艺以去除光刻胶层的暴露部分，从而形成图案化掩模膜230。图案化掩模膜230覆盖部分蚀刻的蚀刻停止层222a的顶面228t的部分，并且暴露部分蚀刻的蚀刻停止层222a的顶面228t的部分。
参考图1和图12，方法100包括框116，其中实施第二蚀刻工艺232以将第一开口226垂直延伸至第二介电结构220的介电膜220c中，从而形成延伸的第一开口234。延伸的第一开口234可以称为第二开口234。第二蚀刻工艺232使用图案化掩模膜230作为蚀刻掩模，以去除蚀刻停止层222a的暴露在第一开口226中的部分和其下面的第二介电结构220的部分。在该实施例中，与其蚀刻终点由蚀刻停止层222a提供的第一蚀刻工艺224不同，使第二介电结构220凹进的程度由第二蚀刻工艺232的持续时间控制。在实施例中，第二蚀刻工艺232的持续时间小于约50秒，并且在实施第二蚀刻工艺232之后，部分蚀刻第二介电结构220的介电膜220c。
在实施例中，第二蚀刻工艺232包括在约10毫托和50毫托之间的压力下以及在约500W和约800W之间的RF偏置功率下实施的干蚀刻工艺。第二蚀刻工艺232的蚀刻剂由C4F6形成或者是包括C4F6和C4F8的气体混合物，并且C4F6含量大于C4F8含量。在实施例中，蚀刻剂包含约90％至约100％体积的C4F6和约0％至约10％体积的C4F8。也就是说，第一蚀刻工艺224和第二蚀刻工艺232可以实施相同的蚀刻剂，并且第二蚀刻工艺232的蚀刻剂的C4F6含量大于第一蚀刻工艺224的蚀刻剂的C4F6含量。
参考图1和图13，方法100包括框118，其中实施第三蚀刻工艺236以垂直延伸第二开口234，同时使用图案化掩模膜230作为蚀刻掩模，从而形成延伸的第二开口238。垂直延伸的第二开口238可以称为第三开口238。在本实施例中，第三蚀刻工艺236类似于第一蚀刻工艺224。例如，第三蚀刻工艺236包括干蚀刻工艺，并且一旦蚀刻停止层222b暴露，第三蚀刻工艺236停止。也可以部分蚀刻蚀刻停止层222b。第三蚀刻工艺236也可以在与第一蚀刻工艺224的那些相同的条件下实施。例如，第三蚀刻工艺236也可以在相同的压力和相同的RF偏置功率下实施，并且包括与第一蚀刻工艺224的那些相同的蚀刻剂。在实施例中，第三蚀刻工艺236的蚀刻剂包含约70％至约80％体积的C4F6和约20％至约30％体积的C4F8。
参考图1和图14，方法100包括框120，其中实施第四蚀刻工艺240以垂直延伸第三开口238，同时使用图案化掩模膜230作为蚀刻掩模，从而形成延伸的第三开口242。垂直延伸的第三开口242可以称为第四开口242。在本实施例中，第四蚀刻工艺240类似于第二蚀刻工艺232。例如，第四蚀刻工艺240包括干蚀刻工艺，并且可以在与第二蚀刻工艺232的那些相同的条件下实施。例如，第四蚀刻工艺240也可以在相同的压力和相同的RF偏置功率下实施，并且包括与第二蚀刻工艺232的那些相同的蚀刻剂。在实施例中，第四蚀刻工艺240的蚀刻剂包含约90％至约100％体积的C4F6和约0％至约10％体积的C4F8。第四蚀刻工艺240和第二蚀刻工艺232之间的差异包括，代替控制蚀刻持续时间，一旦蚀刻停止层214c暴露，则第四蚀刻工艺240停止。也可以部分蚀刻蚀刻停止层214c。
参考图1和图15，方法100包括框122，其中选择性去除图案化掩模膜230。在形成第四开口242之后，选择性去除图案化掩模膜230。在一些实施例中，选择性去除图案化掩模膜230可以包括实施一个或多个灰化工艺。在实施例中，选择性去除图案化掩模膜230可以包括实施包括第一灰化工艺和第二灰化工艺的两阶段灰化。因为蚀刻工艺232、236和240使用图案化掩模膜230作为蚀刻掩模，所以在去除图案化掩模膜230之后，第四开口242的形状在截面图中包括漏斗形状。
参考图1和图16，方法100包括框124，其中实施第五蚀刻工艺244以垂直延伸第四开口242，以暴露导电焊盘212的顶面，产生垂直延伸的第四开口246。垂直延伸的第四开口246也可以称为第五开口246。在本实施例中，第五蚀刻工艺244包括干蚀刻工艺。第五蚀刻工艺244在小于约50毫托的压力下以及小于与第一蚀刻工艺224相关的RF偏置功率的RF偏置功率下实施。在实施例中，与第五蚀刻工艺244相关的RF偏置功率在约70W和约450W之间。第五蚀刻工艺244的蚀刻剂与第一蚀刻工艺224/第二蚀刻工艺232/第三蚀刻工艺236/第四蚀刻工艺240的蚀刻剂不同。在实施例中，第五蚀刻工艺244的蚀刻剂包括CF4和C4F8的气体混合物，并且CF4含量大于C4F8含量。CF4的体积与C4F8的体积的比率大于2。在实施例中，蚀刻剂包含约70％至约80％体积的CF4和约20％至约30％体积的C4F8。使第一介电结构214和导电焊盘212凹进的程度由第五蚀刻工艺244的持续时间控制。在实施例中，第五蚀刻工艺244的持续时间小于约50秒，并且在实施第五蚀刻工艺244之后，在不过蚀刻的情况下部分蚀刻导电焊盘212。在一些实施例中，第五蚀刻工艺244也轻微蚀刻第二介电结构220和第三介电结构222。例如，蚀刻停止层222a和介电膜220c的暴露在第五开口246中的拐角可以通过第五蚀刻工艺244来圆化。
参考图1和图17至图18，方法100包括框126，其中实施清洁工艺以清洁第五开口246。在本实施例中，在实施第一蚀刻工艺至第五蚀刻工艺之后，可能有氟离子残留在第五开口246中和/或介电层的暴露在第五开口246中的表面上。参照图17，在第五开口246的底面和侧壁表面的下部部分上沉积配置为捕获氟离子的聚合物层249。参照图18，然后可以选择性将聚合物层249与捕获的氟离子一起去除。因此，可以清洁第五开口246，并且可以改进将形成在第五开口246中的接合结构248和相邻部件(例如，导电焊盘212、第一介电结构214、第二介电结构220和第三介电结构222的介电层)之间的粘合。
如图18所示的截面图中所描绘，第五开口246具有漏斗形状。第五开口246包括延伸穿过第三介电结构222的上部部分246U以及延伸穿过第一介电结构214和第二介电结构220并且延伸至导电焊盘212中的下部部分246L。虚线指示第五开口246的上部部分246U和下部部分246L之间的虚拟边界/界面246i。第五开口246的上部部分246U和下部部分246L的每个也具有相应的漏斗形状。限定第五开口246的上部部分246U的边界的侧壁表面246US1和246US2相对平滑，并且限定第五开口246的下部部分246L的边界的侧壁表面246LS1和246LS2不如侧壁表面246US1和246US2平滑，并且由于引入了图案化掩模膜230和实施第五蚀刻工艺244而在界面246i附近包括纽结247(图16至图17和图19中所示)。在实施例中，侧壁表面246US1和侧壁表面246LS1的最顶部部分之间的角度A1在约130°和约170°之间，并且侧壁表面246US2和侧壁表面246LS2的最顶部部分之间的角度A2在约130°和约170°之间。角度A1可以等于角度A2或与角度A2不同。在一些实施例中，角度A1和角度A2之间的角度差在约-20°和20°之间。更具体地，由于存在纽结247(图16至图17和图19中所示)，侧壁表面246US1和Z轴之间的角度B1小于侧壁表面246LS1的最顶部部分和Z轴之间的角度B2。在本实施例中，角度B1和角度B2都是锐角。导电焊盘212的顶面暴露在第五开口246中的部分和X轴也形成两个角度A3和A4。角度A3可以在约10°和40°之间，角度A4可以在约10°和40°之间，并且角度A3和角度A4之间的角度差可以在约-15°和15°之间。角度A1、A2、A3和A4的范围是实施上面描述的第一蚀刻工艺224、第二蚀刻工艺232、第三蚀刻工艺236、第四蚀刻工艺240和第五蚀刻工艺244以及形成和去除图案化掩模膜230的结果。
第五开口246的上部部分246U沿X方向跨越宽度W1。在一些实施例中，宽度W1可以在约2000nm和约2500nm之间。界面246i沿X方向跨越宽度W2。宽度W1大于W2，并且宽度W1与宽度W2的比率在约1.1和1.5之间。在一些实施例中，宽度W2在约1600nm和2100nm之间。导电焊盘212的顶面暴露在第五开口246中的部分沿X方向跨越宽度W3。宽度W2大于W3，并且宽度W2与宽度W3的比率在约1.1和1.5之间。在一些实施例中，宽度W3在约1000nm和约1500nm之间。第五开口246的上部部分246U的深度D1小于第五开口246的下部部分246L的深度D2。在一些实施例中，第五开口246的上部部分246U的深度D1可以在约700nm和约900nm之间，并且第五开口246的下部部分246L的深度D2可以在约2100nm和约2800nm之间。
在一些实施例中，电连接至互连结构206的导电焊盘212可以在实施额外的处理步骤之前用作测试焊盘。例如，导电焊盘212可以作为晶圆允收测试(WAT)、电路测试、已知良好管芯(KGD)测试等的一部分来探测。可以实施探测以验证IC衬底202的有源或无源器件的功能或IC衬底202或互连结构206内的相应电连接。探测可以通过将探针接触导电焊盘212来实施。因此，导电焊盘212也可以称为探针焊盘212。探针可以是包括多个探针的探针卡的一部分，该探针例如可以连接至测试设备。通过对第一介电结构214、第二介电结构220和第三介电结构222应用第一蚀刻工艺224、第二蚀刻工艺232、第三蚀刻工艺236、第四蚀刻工艺240和第五蚀刻工艺244，形成在第五开口246正下方的导电焊盘212可以在不欠蚀刻或过蚀刻的情况下暴露。因此，可以有利地减少可能对导电焊盘212造成的损坏，并且也可以有利地减少可能形成在接合结构248(将形成在第五开口246中，图19中所示)中的空隙，并且可以减少由WAT测试的接触电阻Rc。此外，在第一介电结构214和第二介电结构220之间形成富氧化物的氧化物衬垫216有利地改进了界面附接并且增强了膜强度，并且因此减少或基本上避免了第一介电结构214和第二介电结构220中的介电层的裂缝、剥离和/或翘曲，这进一步减小了接触电阻Rc。
参考图1和图19，方法100包括框128，其中在第五开口246中形成接合结构248。接合结构248的形成可以包括在工件200上方和第五开口246中沉积导电材料。在一些实施例中，导电材料可以包括双层结构。例如，为了沉积导电材料，首先使用合适的沉积技术，诸如ALD、PVD或CVD，在第三介电结构222上方和第五开口246中共形沉积阻挡层(未单独标记)，并且然后使用ALD、PVD、CVD、化学镀或电镀在阻挡层上方沉积金属填充层(未单独标记)。阻挡层可以包括氮化钛(TiN)、氮化钽(TaN)或另一金属氮化物。金属填充层可以由任何合适的材料形成，诸如铜(Cu)。在一些实施例中，导电材料可以包括单层结构，并且由例如铜(Cu)形成。在沉积导电材料之后，然后可以实施平坦化工艺(例如，CMP)，从而使得导电材料具有平坦的顶面。平坦化的导电材料的顶面位于介电层222d的顶面之上。导电材料的形成在第五开口246的下部部分246L中的部分可以称为接合焊盘通孔(BPV)248V，并且导电材料的形成在第五开口246的上部部分246U中的部分可以称为第一接合焊盘金属线(BPM)248M1。接合焊盘通孔248V遵循第五开口246的下部部分246L的形状，并且第一接合焊盘金属线248M1遵循第五开口246的上部部分246U的形状，并且因此为了简化的原因，省略了相关尺寸的重复描述。应该指出，虚线仅指示第一接合焊盘金属线(BPM)248M1和接合焊盘通孔248V之间的虚拟边界/界面246i，在第一接合焊盘金属线(BPM)248M1和接合焊盘通孔248V之间不存在物理界面。
在实施平坦化工艺之后，对平坦化的导电材料应用蚀刻工艺，以最终确定接合结构248的轮廓。在实施例中，在平坦化的导电材料上形成覆盖导电材料的形成在第五开口246正上方的部分的图案化掩模膜(例如，图案化光刻胶层)。在使用图案化掩模膜作为蚀刻掩模的同时，然后实施蚀刻工艺以蚀刻导电材料的位于第三介电结构222的顶面上方的部分，以形成第二接合焊盘金属线(BPM)248M2。在实施例中，第二接合焊盘金属线(BPM)248M2是指导电材料的形成在第三介电结构222上和上方的部分。虚线248i显示为指示第二接合焊盘金属线(BPM)248M2和第一接合焊盘金属线(BPM)248M1之间的虚拟边界。
配置为促进第二BPM 248M2的形成的蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。可以用各个蚀刻参数来调整蚀刻工艺，诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其它合适的参数。在蚀刻工艺之后，如图19中所描绘，在截面图中，第二BPM 248M2包括梯形形状。第二BPM 248M2的侧壁表面248S和第三介电结构222的顶面形成角度A5，角度A5是锐角。在本实施例中，第二接合焊盘金属线(BPM)248M2的底面的部分与第三介电结构222的顶面直接接触并且共面。第二BPM 248M2的顶面沿X方向跨越宽度W4，并且大于宽度W1(如图18中所示)。在一些实施例中，宽度W4与宽度W1的比率在约1.1和1.6之间。在图19所示的截面图中，第二BPM 248M2的底面沿X方向跨越宽度W5，并且大于宽度W4。
应该指出，第二接合焊盘金属线(BPM)248M2、第一接合焊盘金属线(BPM)248M1和接合焊盘通孔248V由相同的导电材料形成，并且因此具有相同的成分。还应该理解，第二接合焊盘金属线(BPM)248M2、第一接合焊盘金属线(BPM)248M1和接合焊盘通孔248V是整体接合结构248的部分。换句话说，整体接合结构248包括形成在第三介电结构222上的上部部分(即，第二BPM 248M2)、形成在第五开口246的上部部分中的中间部分(即，第一BPM 248M1)以及形成在第五开口246的下部部分中的下部部分(即，接合焊盘通孔248V)，并且在第二接合焊盘金属线(BPM)248M2、第一接合焊盘金属线(BPM)248M1和接合焊盘通孔248V之间不存在物理界面。整体接合结构248的截面图的轮廓也类似于漏斗形状。
在图19中所示的实施例中，仅明确显示了一个接合结构248。但是，应该理解，工件200可以包括任何合适数量的接合结构248。除了用于接合至器件管芯的功能接合结构或用于接合的通孔之外，工件200也可以包括伪接合结构。伪接合结构与互连结构206电隔离。
参考图1和图20，方法100包括框130，其中实施进一步工艺。这种进一步工艺可以包括在工件200上方沉积介电层309以及在介电层309中形成额外的接合焊盘。介电层309可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，介电层309由氧化硅、氮氧化硅、碳氧化硅等形成，并且使用诸如CVD、PECVD、PVD、ALD等的沉积工艺来沉积。额外的接合焊盘可以包括电浮置在介电层309中的伪接合焊盘。
这种进一步工艺可以包括沿工件200的划线(未显示)实施分割工艺，以将电路204中的相邻器件结构分隔开，以形成独立的半导体管芯200’。在分割工艺之前，衬底202的背侧通过粘合层304附接至载体衬底302。载体衬底302可以由半导体材料(例如，硅)形成，或者可以是玻璃衬底、陶瓷衬底等。粘合层304可以包括管芯附接膜(DAF)，诸如环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填充物或它们的组合，并且使用层压技术来施加。分割工艺可以包括等离子体切割工艺、激光切割工艺、锯切工艺或它们的组合。在一些实施例中，形成围绕半导体管芯200’的介电区域306(也称为“间隙填充介电”区域)。介电区域306可以由氧化硅、PSG、BSG、BPSG、FSG、氮化硅等或它们的组合的一层或多层形成。介电区域306的介电材料可以使用沉积工艺来形成，诸如CVD、PECVD、PVD等或它们的组合。独立的半导体管芯200’在随后的工艺步骤中用于与另一半导体管芯300接合(见图20)。在一些实施例中，半导体管芯200’是存储器管芯，诸如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、闪存管芯，或者可以是另一类型的管芯。在一些实施例中，半导体管芯300包括逻辑管芯，其可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入-输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。
这种进一步工艺也可以包括，在将半导体管芯200’与半导体管芯300接合之前，通过粘合层312将半导体管芯300附接至载体衬底310。载体衬底310可以是硅衬底(例如，硅晶圆)、玻璃衬底、有机衬底(例如，面板)等。粘合层312可以基本上类似于上面讨论的粘合层304。在一些实施例中，形成围绕半导体管芯300的介电区域314。介电区域314可以由氧化硅、PSG、BSG、BPSG、FSG、氮化硅等或它们的组合的一层或多层形成。介电区域314的介电材料可以使用沉积工艺来形成，诸如CVD、PECVD、PVD等或它们的组合。在所示实施例中，半导体管芯200’小于半导体管芯300的总区。在一些实施例中，一个或多个半导体管芯(例如，半导体管芯308a、308b)可以布置为与半导体管芯200’相邻，并且接合至半导体管芯300。在一些实施例中，半导体管芯308a和308b通过介电区域306的介电材料与半导体管芯200’电绝缘，并且因此半导体管芯308a和308b可以称为伪管芯。在一些实施例中，伪管芯308a和308b的部件的半导体材料和导电材料为传导由半导体管芯200’和300生成的热量提供了额外的路径。然后，半导体管芯200’(和伪管芯308a-308b)可以接合至半导体管芯300。接合操作可以通过拾取和放置程序来实施。在接合操作之后，虽然没有明确显示，但是半导体管芯200’的接合结构248可以直接接触并且电耦合至半导体管芯300的导电部件(例如，半导体通孔(TSV)、类似于接合结构248的接合结构或金属线)。接合的半导体管芯200’和300统称为结构400。将半导体管芯200’接合至半导体管芯300可以通过混合接合来实现。
这种进一步工艺也可以包括在结构400中形成凸块下金属(UBM)。在一些实施例中，UBM的每个包括阻挡层(未显示)和阻挡层上方的晶种层(未显示)。阻挡层可以是钛层、氮化钛层、钽层、氮化钽层或由钛合金或钽合金形成的层。晶种层的材料可以包括铜或铜合金。诸如银、金、铝、钯、镍、镍合金、钨合金、铬、铬合金和它们的组合的其它金属也可包括在UBM中。这种进一步工艺也可以包括将结构400接合至衬底，衬底可以是印刷电路板(PCB)、另一半导体管芯的衬底、中介层管芯或其它合适器件的衬底。
虽然不旨在进行限制，本公开的一个或多个实施例为半导体结构及其形成提供了许多益处。例如，本公开的实施例提供了漏斗形接合结构。在本实施例中，实施五个蚀刻工艺的组合来形成用于在其中形成接合结构的沟槽。通过实施这些蚀刻工艺，基本上不损坏暴露在沟槽中的导电焊盘(例如，Al焊盘)。此外，在导电焊盘上方形成多层介电结构，并且富氧化物衬垫由将暴露在沟槽中的两个介电结构夹置在中间。提供富氧化物衬垫可以有利地改进两个介电结构之间的粘合，并且减少与两个介电结构相关的剥离、裂缝和/或翘曲。
本公开提供了许多不同的实施例。本文公开了半导体结构及其制造方法。在一个示例性方面，本公开的实施例涉及方法。方法包括：在导电焊盘上方形成第一介电结构；在第一介电结构上沉积第一蚀刻停止层；在第一蚀刻停止层上形成第二介电结构；在第二介电结构上沉积第二蚀刻停止层；在第二蚀刻停止层上形成第三介电结构；实施第一蚀刻工艺以形成延伸穿过第三介电结构并且暴露第二蚀刻停止层的第一开口；形成沿第三介电结构的由第一开口暴露的侧壁延伸的掩模膜；实施第二蚀刻工艺以垂直延伸第一开口以暴露第一蚀刻停止层；选择性去除掩模膜；实施第三蚀刻工艺以进一步垂直延伸第一开口以暴露导电焊盘；以及在进一步延伸的第一开口中形成导电接合结构。
在一些实施例中，形成第一介电结构包括：在导电焊盘的顶面上形成抗反射层；以及在抗反射层上方共形沉积氧化物层，其中，氧化物层的部分与导电焊盘的侧壁表面直接接触。在一些实施方式中，第三蚀刻工艺的蚀刻剂包括CF4和C4F8的混合物。在一些实施方式中，CF4的体积与C4F8的体积的比率大于2。在一些实例中，第一蚀刻工艺的蚀刻剂与第三蚀刻工艺的蚀刻剂不同。在一些实施例中，形成掩模膜在实施第二蚀刻工艺之前实施，并且选择性去除掩模膜在实施第三蚀刻工艺之前实施。在一些实施例中，形成第二介电结构包括：形成夹置在第一氧化物层和第二氧化物层之间的氧化物衬垫；在氧化物衬垫上方和第二氧化物层上形成第三蚀刻停止层；以及在第三蚀刻停止层上形成第三氧化物层。在一些实施例中，氧化物衬垫包括氧化硅，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间。在一些实施例中，形成氧化物衬垫在约400W和约600W之间的射频偏置功率下进行。在一些实例中，第二氧化物层包括在第一沉积速率下沉积的下部部分以及在大于第一沉积速率的第二沉积速率下沉积的上部部分。在一些实例中，在截面图中，接合结构的形状包括漏斗形状。
在另一示例性方面，本公开的实施例涉及方法。方法包括：提供包括形成在衬底上方的导电焊盘的工件；在导电焊盘上形成多层钝化结构；图案化多层钝化结构的顶部部分以形成第一开口；在多层钝化结构的图案化顶部部分的侧壁表面上形成掩模膜；在形成掩模膜之后，实施第一蚀刻工艺以去除多层钝化结构的位于第一开口正下方的部分，以形成第二开口；在实施第一蚀刻工艺之后，选择性去除掩模膜；实施第二蚀刻工艺以去除多层钝化结构的位于第二开口正下方的部分，从而形成暴露导电焊盘的第三开口，其中，第二蚀刻工艺的蚀刻剂与第一蚀刻工艺的蚀刻剂不同；以及在第三开口中形成导电接合结构。
在一些实施例中，第二蚀刻工艺的蚀刻剂包括CF4和C4F8的混合物。在一些实施方式中，第一蚀刻工艺的蚀刻剂包括C4F6和C4F8的混合物。在一些实施例中，第一蚀刻工艺在第一压力下实施，第二蚀刻工艺在小于第一压力的第二压力下实施。在一些实施方式中，第一蚀刻工艺在第一偏置功率下实施，并且第二蚀刻工艺在小于第一偏置功率的第二偏置功率下实施。在一些实例中，实施第一蚀刻工艺包括实施配置为蚀刻多层钝化结构中的不同层的多个蚀刻工艺。在一些实施例中，方法还包括：在实施第二蚀刻工艺之后，通过在第三开口的底面上施加聚合物层以及然后选择性去除聚合物层来清洁第三开口。
在又一示例性方面，本公开的实施例涉及半导体结构。半导体结构包括：导电焊盘，形成在衬底上方；多层钝化结构，位于导电焊盘上方，其中，多层钝化结构包括介电膜，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间；以及接合结构，延伸穿过多层钝化结构并且电耦合至导电焊盘。在截面图中，接合结构的形状包括漏斗形状。
在一些实施例中，导电焊盘包括铝，并且接合结构包括铜。
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在导电焊盘上方形成第一介电结构；在所述第一介电结构上沉积第一蚀刻停止层；在所述第一蚀刻停止层上形成第二介电结构；在所述第二介电结构上沉积第二蚀刻停止层；在所述第二蚀刻停止层上形成第三介电结构；实施第一蚀刻工艺以形成延伸穿过所述第三介电结构并且暴露所述第二蚀刻停止层的第一开口；形成沿所述第三介电结构的由所述第一开口暴露的侧壁延伸的掩模膜；实施第二蚀刻工艺以垂直延伸所述第一开口以暴露所述第一蚀刻停止层；选择性去除所述掩模膜；实施第三蚀刻工艺以进一步垂直延伸所述第一开口以暴露所述导电焊盘；以及在进一步垂直延伸的第一开口中形成导电接合结构。在一些实施例中，形成所述第一介电结构包括：在所述导电焊盘的顶面上形成抗反射层；以及在所述抗反射层上方共形沉积氧化物层，其中，所述氧化物层的部分与所述导电焊盘的侧壁表面直接接触。在一些实施例中，所述第三蚀刻工艺的蚀刻剂包括CF4和C4F8的混合物。在一些实施例中，CF4的体积与C4F8的体积的比率大于2。在一些实施例中，所述第一蚀刻工艺的蚀刻剂与所述第三蚀刻工艺的蚀刻剂不同。在一些实施例中，形成所述掩模膜在实施所述第二蚀刻工艺之前实施，并且选择性去除所述掩模膜在实施所述第三蚀刻工艺之前实施。在一些实施例中，形成所述第二介电结构包括：形成夹置在第一氧化物层和第二氧化物层之间的氧化物衬垫；在所述氧化物衬垫上方和所述第二氧化物层上形成第三蚀刻停止层；以及在所述第三蚀刻停止层上形成第三氧化物层。在一些实施例中，所述氧化物衬垫包括氧化硅，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间。在一些实施例中，形成所述氧化物衬垫在约400W和约600W之间的射频偏置功率下进行。在一些实施例中，所述第二氧化物层包括在第一沉积速率下沉积的下部部分以及在大于所述第一沉积速率的第二沉积速率下沉积的上部部分。在一些实施例中，在截面图中，所述接合结构的形状包括漏斗形状。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：提供包括形成在衬底上方的导电焊盘的工件；在所述导电焊盘上形成多层钝化结构；图案化所述多层钝化结构的顶部部分以形成第一开口；在所述多层钝化结构的图案化顶部部分的侧壁表面上形成掩模膜；在形成所述掩模膜之后，实施第一蚀刻工艺以去除所述多层钝化结构的位于所述第一开口正下方的部分，以形成第二开口；在实施所述第一蚀刻工艺之后，选择性去除所述掩模膜；实施第二蚀刻工艺以去除所述多层钝化结构的位于所述第二开口正下方的部分，从而形成暴露所述导电焊盘的第三开口，其中，所述第二蚀刻工艺的蚀刻剂与所述第一蚀刻工艺的蚀刻剂不同；以及在所述第三开口中形成导电接合结构。在一些实施例中，所述第二蚀刻工艺的蚀刻剂包括CF4和C4F8的混合物。在一些实施例中，所述第一蚀刻工艺的蚀刻剂包括C4F6和C4F8的混合物。在一些实施例中，所述第一蚀刻工艺在第一压力下实施，所述第二蚀刻工艺在小于所述第一压力的第二压力下实施。在一些实施例中，所述第一蚀刻工艺在第一偏置功率下实施，所述第二蚀刻工艺在小于所述第一偏置功率的第二偏置功率下实施。在一些实施例中，实施所述第一蚀刻工艺包括实施配置为蚀刻所述多层钝化结构中的不同层的多个蚀刻工艺。在一些实施例中，该方法还包括：在实施所述第二蚀刻工艺之后，通过在所述第三开口的底面上施加聚合物层以及然后选择性去除所述聚合物层来清洁所述第三开口。
本申请的又一些实施例提供了一种半导体结构，包括：导电焊盘，形成在衬底上方；多层钝化结构，位于所述导电焊盘上方，其中，所述多层钝化结构包括介电膜，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间；以及接合结构，延伸穿过所述多层钝化结构并且电耦合至所述导电焊盘，其中，在截面图中，所述接合结构的形状包括漏斗形状。在一些实施例中，所述导电焊盘包括铝，并且所述接合结构包括铜。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在导电焊盘上方形成第一介电结构；
在所述第一介电结构上沉积第一蚀刻停止层；
在所述第一蚀刻停止层上形成第二介电结构；
在所述第二介电结构上沉积第二蚀刻停止层；
在所述第二蚀刻停止层上形成第三介电结构；
实施第一蚀刻工艺以形成延伸穿过所述第三介电结构并且暴露所述第二蚀刻停止层的第一开口；
形成沿所述第三介电结构的由所述第一开口暴露的侧壁延伸的掩模膜；
实施第二蚀刻工艺以垂直延伸所述第一开口以暴露所述第一蚀刻停止层；
选择性去除所述掩模膜；
实施第三蚀刻工艺以进一步垂直延伸所述第一开口以暴露所述导电焊盘；以及
在进一步垂直延伸的第一开口中形成导电接合结构。
2.根据权利要求1所述的方法，其中，形成所述第一介电结构包括：
在所述导电焊盘的顶面上形成抗反射层；以及
在所述抗反射层上方共形沉积氧化物层，其中，所述氧化物层的部分与所述导电焊盘的侧壁表面直接接触。
3.根据权利要求1所述的方法，其中，所述第三蚀刻工艺的蚀刻剂包括CF4和C4F8的混合物。
4.根据权利要求3所述的方法，其中，CF4的体积与C4F8的体积的比率大于2。
5.根据权利要求3所述的方法，其中，所述第一蚀刻工艺的蚀刻剂与所述第三蚀刻工艺的蚀刻剂不同。
6.根据权利要求1所述的方法，其中，形成所述掩模膜在实施所述第二蚀刻工艺之前实施，并且选择性去除所述掩模膜在实施所述第三蚀刻工艺之前实施。
7.根据权利要求1所述的方法，其中，形成所述第二介电结构包括：
形成夹置在第一氧化物层和第二氧化物层之间的氧化物衬垫；
在所述氧化物衬垫上方和所述第二氧化物层上形成第三蚀刻停止层；以及
在所述第三蚀刻停止层上形成第三氧化物层。
8.根据权利要求7所述的方法，其中，所述氧化物衬垫包括氧化硅，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间。
9.一种形成半导体结构的方法，包括：
提供包括形成在衬底上方的导电焊盘的工件；
在所述导电焊盘上形成多层钝化结构；
图案化所述多层钝化结构的顶部部分以形成第一开口；
在所述多层钝化结构的图案化顶部部分的侧壁表面上形成掩模膜；
在形成所述掩模膜之后，实施第一蚀刻工艺以去除所述多层钝化结构的位于所述第一开口正下方的部分，以形成第二开口；
在实施所述第一蚀刻工艺之后，选择性去除所述掩模膜；
实施第二蚀刻工艺以去除所述多层钝化结构的位于所述第二开口正下方的部分，从而形成暴露所述导电焊盘的第三开口，其中，所述第二蚀刻工艺的蚀刻剂与所述第一蚀刻工艺的蚀刻剂不同；以及
在所述第三开口中形成导电接合结构。
10.一种半导体结构，包括：
导电焊盘，形成在衬底上方；
多层钝化结构，位于所述导电焊盘上方，其中，所述多层钝化结构包括介电膜，并且硅的原子百分比与氧的原子百分比的比率在约0.3和约0.5之间；以及
接合结构，延伸穿过所述多层钝化结构并且电耦合至所述导电焊盘，
其中，在截面图中，所述接合结构的形状包括漏斗形状。
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