TWI749889B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括基板、多個導電物、畫素驅動電路、第一接墊及第二接墊。基板具有第一表面、第二表面及多個貫孔，其中第一表面與第二表面相對，且多個貫孔由第一表面延伸至第二表面。多個導電物分別設置於多個貫孔中。畫素驅動電路設置於基板的第一表面上。第一接墊及第二接墊設置於基板的第二表面上。多個導電物包括第一導電物、第二導電物及第一虛設導電物。第一導電物電性連接畫素驅動電路及第一接墊。第二導電物電性連接畫素驅動電路及第二接墊。第一虛設導電物重疊且電性隔離於畫素驅動電路。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
發光二極體顯示面板包括主動元件基板及被轉置於主動元件基板上的多個發光二極體元件。繼承發光二極體的特性，發光二極體顯示面板具有省電、高效率、高亮度及反應時間快等優點。此外，相較於有機發光二極體顯示面板，發光二極體顯示面板還具有色彩易調校、發光壽命長、無影像烙印等優勢。因此，發光二極體顯示面板被視為下一世代的顯示技術。
然而，發光二極體顯示面板的同一面上需設置畫素驅動電路及發光二極體元件，而易產生佈局面積不足的問題。此外，為實現窄邊框、甚至無邊框的發光二極體顯示面板，發光二極體顯示面板之基板的側壁上設有導電物；當使用多個發光二極體顯示面板拼接成窄接縫、甚至無接縫的拼接顯示裝置時，相鄰之發光二極體顯示面板之側壁上的導電物容易相接觸，而造成短路。
本發明提供一種畫素陣列基板，性能佳。
本發明的畫素陣列基板包括基板、多個導電物、畫素驅動電路、第一接墊及第二接墊。基板具有第一表面、第二表面及多個貫孔，其中第一表面與第二表面相對，且多個貫孔由第一表面延伸至第二表面。多個導電物分別設置於多個貫孔中。畫素驅動電路設置於基板的第一表面上。第一接墊及第二接墊設置於基板的第二表面上。多個導電物包括至少一第一導電物、第二導電物及第一虛設導電物。至少一第一導電物電性連接畫素驅動電路及第一接墊。第二導電物電性連接畫素驅動電路及第二接墊。第一虛設導電物重疊且電性隔離於畫素驅動電路。
在本發明的一實施例中，上述的畫素驅動電路包括薄膜電晶體，且第一虛設導電物重疊於薄膜電晶體的通道。
在本發明的一實施例中，上述的畫素陣列基板更包括第一介電層，設置於薄膜電晶體與基板的第一表面之間，其中第一介電層具有重疊於至少一第一導電物的一接觸窗，薄膜電晶體的一第一端透過接觸窗電性連接到至少一第一導電物，且第一介電層的實體部設置於薄膜電晶體的通道與第一虛設導電物之間。
在本發明的一實施例中，上述的畫素驅動電路包括薄膜電晶體，且第一虛設導電物重疊於薄膜電晶體的控制端。
在本發明的一實施例中，上述的畫素陣列基板更包括第一介電層，設置於薄膜電晶體與基板的第一表面之間，其中第一介電層具有重疊於至少一第一導電物的接觸窗，薄膜電晶體的第一端透過接觸窗電性連接至至少一第一導電物，且第一介電層的實體部設置於薄膜電晶體的控制端與第一虛設導電物之間。
在本發明的一實施例中，上述的畫素陣列基板更包括發光二極體元件，設置於基板的第二表面上，其中發光二極體元件的第一電極及第二電極分別電性連接至第一接墊及第二接墊，發光二極體元件具有位於第一電極與第二電極之間的一區域。多個導電物更包括第二虛設導電物，重疊於發光二極體元件的區域，且電性隔離於畫素驅動電路及發光二極體元件。
在本發明的一實施例中，上述的畫素陣列基板更包括發光二極體元件及共用線。發光二極體元件設置於基板的第二表面上，其中發光二極體元件的第一電極及第二電極分別電性連接至第一接墊及第二接墊。共用線包括第一部及第二部，其中第一部設置於基板的第一表面上，畫素驅動電路包括共用線的第一部，第二部設置於基板的第二表面上且電性連接至第二接墊。第二導電物電性連接至共用線的第一部及第二部。多個導電物更包括第三虛設導電物，重疊且電性隔離於共用線的第一部及第二部。
在本發明的一實施例中，上述的共用線之第二部的膜厚大於共用線之第一部的膜厚。
在本發明的一實施例中，上述的畫素驅動電路包括薄膜電晶體。畫素陣列基板更包括訊號線。訊號線包括第一部及第二部，其中第一部設置於基板的第一表面上且電性連接至薄膜電晶體的第二端，畫素驅動電路包括訊號線的第一部，且第二部設置於基板的第二表面上。多個導電物更包括第三導電物及第四虛設導電物，其中第三導電物電性連接至訊號線的第一部及第二部，第四虛設導電物重疊且電性隔離於訊號線的第一部及第二部。
在本發明的一實施例中，上述的訊號線之第二部的膜厚大於訊號線之第一部的膜厚。
在本發明的一實施例中，上述的訊號線之第二部的線寬大於訊號線之第一部的線寬。
在本發明的一實施例中，上述的畫素驅動電路包括薄膜電晶體。畫素陣列基板更包括第一介電層及第一導電圖案。第一介電層設置於基板的第一表面上，且位於薄膜電晶體與基板的第一表面之間。第一導電圖案設置於基板的第一表面上，且位於第一介電層與基板的第一表面之間。薄膜電晶體的第一端電性連接至第一導電圖案，至少一第一導電物為多個第一導電物，且第一導電圖案電性連接至多個第一導電物。
在本發明的一實施例中，上述的畫素陣列基板更包括散熱圖案，設置於基板的第二表面上且連接至第一虛設導電物。
在本發明的一實施例中，上述的基板具有主動區及主動區外的周邊區，畫素驅動電路設置於基板的主動區，多個導電物包括位於主動區的多個主動區導電物及位於周邊區的多個周邊區導電物，多個主動區導電物包括至少一第一導電物、第二導電物及第一虛設導電物，一參考面與基板的第一表面共平面，一主動區導電物於參考面上之一垂直投影的形狀與一周邊區導電物於參考面上之一垂直投影的形狀不同。
在本發明的一實施例中，上述的基板具有主動區及主動區外的周邊區，畫素驅動電路設置於基板的主動區，多個導電物包括位於主動區的多個主動區導電物及位於周邊區的多個周邊區導電物，多個主動區導電物包括至少一第一導電物、第二導電物及第一虛設導電物，一參考面與基板的第一表面共平面，多個主動區導電物在一方向上以第一間距排列，多個周邊區導電物在所述方向上以第二間距排列，且第一間距與第二間距不同。
在本發明的一實施例中，上述的基板具有主動區及主動區外的周邊區，畫素驅動電路設置於基板的主動區，多個貫孔包括位於主動區的多個主動區貫孔及位於周邊區的多個周邊區貫孔，主動區貫孔為封閉式開口，且周邊區貫孔為開放式開口。
在本發明的一實施例中，上述的基板具有主動區及主動區外的周邊區，畫素驅動電路設置於基板的主動區，多個貫孔包括位於主動區的多個主動區貫孔及位於周邊區的多個周邊區貫孔，多個導電物包括分別位於多個主動區貫孔及多個周邊區貫孔中的多個主動區導電物及多個周邊區導電物，多個主動區導電物包括至少一第一導電物、第二導電物及第一虛設導電物，且一周邊區導電物內縮於對應的一周邊區貫孔中。
在本發明的一實施例中，上述的基板具有主動區及主動區外的周邊區，多個貫孔包括位於主動區的多個主動區貫孔及位於周邊區的多個周邊區貫孔，多個導電物包括分別位於多個主動區貫孔及多個周邊區貫孔中的多個主動區導電物及多個周邊區導電物，多個主動區導電物包括至少一第一導電物、第二導電物及第一虛設導電物；基板具有多個凹面及多個外側壁，多個凹面分別定義基板的多個周邊區貫孔，每一外側壁連接於多個凹面的相鄰兩者之間，且基板的多個凹面及多個外側壁共同定義基板的邊緣。一周邊區導電物具有一表面，所述表面背向對應之基板的一凹面，且周邊區導電物的所述表面與基板的一外側壁之間存在一距離。
在本發明的一實施例中，上述的周邊導電物的表面實質上為一平面。
在本發明的一實施例中，上述的周邊導電物的表面為一凹面。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1示出本發明一實施例之畫素陣列基板10的基板110及基板110之第一表面112上的區域R1。
圖2示出本發明一實施例之畫素陣列基板10的基板110及基板110之第二表面上的區域R2，其中第二表面是圖2之紙面的背面。
圖3為圖1之一區域R1的放大示意圖。區域R1可視為畫素陣列基板10的一畫素區。
圖4為圖2之區域R2的放大示意圖。區域R2與區域R1重合。
圖5為本發明一實施例之畫素陣列基板10的剖面示意圖。圖5對應圖3的剖線A-A’及圖4的剖線a-a’。
圖6為本發明一實施例之畫素陣列基板10的剖面示意圖。圖6對應圖3的剖線B-B’及圖4的剖線b-b’。
圖7為本發明一實施例之畫素陣列基板10的剖面示意圖。圖7對應圖3的剖線C-C’及圖4的剖線c-c’。
請參照圖1至圖5，畫素陣列基板10包括基板110。基板110具有第一表面112、第二表面114及多個貫孔116，其中第一表面112與第二表面114相對，且多個貫孔116由第一表面112延伸至第二表面114。畫素陣列基板10還包括多個導電物130，分別設置於多個貫孔116中。
請參照圖3及圖4，在本實施例中，分別設置於多個貫孔116中的多個導電物130可排列一陣列。舉例而言，在本實施例中，多個導電物130在方向x上可呈等間距排列，且多個導電物130在方向y上也可呈等間距排列，其中方向x與方向y交錯（例如但不限於：互相垂直）。在本實施例中，相鄰兩導電物130在方向x上的間距為D1 x，相鄰兩導電物130在方向y上的間距為D1 y，D1 x與D1 y可相同或相異。在本實施例中，1μm ≤ D1 x≤400μm，且1μm ≤ D1 y≤400μm，但本發明不以此為限。
在本實施例中，基板110的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料（例如但不限於：晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。
在本實施例中，基於導電性的考量，導電物130一般是使用金屬或多種金屬的堆疊層。然而，本發明不限於此，根據其他實施例，導電物130也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖3及圖5，畫素陣列基板10還包括畫素驅動電路SPC，設置於基板110的第一表面112上。在本實施例中，畫素驅動電路SPC包括一薄膜電晶體T，薄膜電晶體T具有第一端Ta、第二端Tb、控制端Tc及半導體圖案Td，半導體圖案Td具有第一區Td-1、第二區Td-2及通道Td-3，半導體圖案Td的第一區Td-1及第二區Td-2分別與薄膜電晶體T的第一端Ta及第二端Tb重疊，而通道Td-3設置於半導體圖案Td的第一區Td-1與第二區Td-2之間。
舉例而言，在本實施例中，薄膜電晶體T的控制端Tc可選擇性地設置於半導體圖案Td上，而薄膜電晶體T是頂閘極（top gate）型電晶體。然而，本發明不限於此，在其它實施例中，薄膜電晶體T也可以是底閘極（bottom gate）型或其它型式的電晶體。
在本實施例中，畫素驅動電路SPC還可包括訊號線SL1及訊號線SL2的第一部SL2-1，其中訊號線SL1電性連接至薄膜電晶體T的控制端Tc，訊號線SL2的第一部SL2-1與訊號線SL1交錯，且訊號線SL2的第一部SL2-1電性連接至薄膜電晶體T的第二端Tb。此外，在本實施例中，畫素驅動電路SPC還可包括設置於第一表面112上之共用線CL的第一部CL-1。
請參照圖1及圖3，基板110具有主動區110a及主動區110a外的周邊區110b，其中畫素驅動電路SPC設置於基板110的主動區110a。在本實施例中，基板110的第一表面112上可選擇性地設有驅動元件200，驅動元件200可電性連接至訊號線SL1、訊號線SL2的第一部SL2-1、共用線CL的第一部CL-1或上述至少兩者的組合。在本實施例中，驅動元件200可包括積體電路（integrated circuit；IC）、整合型閘極驅動電路（gate driver-on-array；GOA）或其組合。
請參照圖4及圖5，畫素陣列基板10還包括第一接墊P1及第二接墊P2，設置於基板110的第二表面114上。第一接墊P1及第二接墊P2分別用以與發光二極體元件LED的第一電極E1及第二電極E2電性連接。
請參照圖3、圖4及圖5，設置於基板110之多個貫孔116中的多個導電物130包括第一導電物131。第一導電物131電性連接位於第一表面112上的畫素驅動電路SPC及位於第二表面114上的第一接墊P1。具體而言，在本實施例中，第一導電物131電性連接位於第一表面112上之薄膜電晶體T的第一端Ta與位於第二表面114上的第一接墊P1。
請參照圖3、圖4及圖6，設置於基板110之多個貫孔116中的多個導電物130還包括第二導電物132。第二導電物132電性連接畫素驅動電路SPC及第二接墊P2。具體而言，在本實施例中，共用線CL除了包括設置於第一表面112上的第一部CL-1外還包括設置於第二表面114上的第二部CL-2，共用線CL的第一部CL-1與共用線CL的第二部CL-2重疊，共用線CL的第二部CL-2電性連接至第二接墊P2（如圖4所示），第二導電物132電性連接共用線CL的第一部CL-1及共用線CL的第二部CL-2；藉此，位於第一表面112之畫素驅動電路SPC之共用線CL的第一部CL-1便可電性連接至位於第二表面114的第二接墊P2。
請參照圖3、圖4及圖5，值得注意的是，設置於基板110之多個貫孔116中的多個導電物130還包括多個虛設導電物134，電性隔離於位於第一表面112上的導電構件（例如但不限於：畫素驅動電路SPC）及位於第二表面114上的導電構件（例如但不限於：第一接墊P1）。
多個虛設導電物134包括第一虛設導電物134-1，重疊且電性隔離於畫素驅動電路SPC。舉例而言，在本實施例中，第一虛設導電物134-1可重疊於薄膜電晶體T的通道Td-3。在本實施例中，第一虛設導電物134-1還可重疊於薄膜電晶體T的控制端Tc，但本發明不以此為限。
在本實施例中，畫素陣列基板10還包括第一介電層120（繪於圖5），設置於薄膜電晶體T與基板110的第一表面112之間；第一介電層120具有重疊於第一導電物131的接觸窗121，薄膜電晶體T的第一端Ta透過接觸窗121電性連接至位於基板110之貫孔116中的第一導電物131。在本實施例中，第一介電層120具有一實體部120s1，實體部120s1設置於薄膜電晶體T的通道Td-3與第一虛設導電物134-1之間，實體部120s1設置於薄膜電晶體T的控制端Tc與第一虛設導電物134-1之間，以使第一虛設導電物134-1與設置第一表面112上的畫素驅動電路SPC電性隔離。
在本實施例中，畫素陣列基板10還包括第二介電層150（繪於圖5），設置於基板110的第二表面114上；第二介電層150具有重疊於第一導電物131的接觸窗151，第一接墊P1透過接觸窗151電性連接至位於基板110之貫孔116中的第一導電物131。在本實施例中，第二介電層150具有一實體部150s1，實體部150s1設置於第一接墊P1與第一虛設導電物134-1之間，以使第一虛設導電物134-1與設置第二表面114上的第一接墊P1電性隔離。
請參照圖3、圖4及圖5，在本實施例中，畫素陣列基板10還包括發光二極體元件LED，設置於基板110的第二表面114上，其中發光二極體元件LED的第一電極E1及第二電極E2分別電性連接至第一接墊P1及第二接墊P2，發光二極體元件LED具有位於第一電極E1與第二電極E2之間的區域R LED；多個虛設導電物134更包括第二虛設導電物134-2，重疊於發光二極體元件LED的區域R LED且電性隔離於畫素驅動電路SPC及發光二極體元件LED。具體而言，在本實施例中，第一介電層120（繪於圖5）的一實體部（未繪示）設置於第二虛設導電物134-2之靠近第一表面112的一端上，以使第二虛設導電物134-2電性隔離於畫素驅動電路SPC；第二介電層150（繪於圖5）的一實體部（未繪示）設置於第二虛設導電物134-2之靠近第二表面114的一端上，以使第二虛設導電物134-2電性隔離於發光二極體元件LED。
請參照圖3、圖4及圖6，在本實施例中，多個虛設導電物134還包括第三虛設導電物134-3，重疊且電性隔離於共用線CL的第一部CL-1及第二部CL-2。具體而言，在本實施例中，第一介電層120的一實體部120s2設置於第三虛設導電物134-3之靠近第一表面112的一端上，以使第三虛設導電物134-3電性隔離於共用線CL的第一部CL-1；第二介電層150的一實體部150s2設置於第三虛設導電物134-3之靠近第二表面114的一端上，以使第三虛設導電物134-3電性隔離於共用線CL的第二部CL-2。
此外，在本實施例中，共用線CL之第二部CL-2的膜厚T CL-2可選擇性地大於共用線CL之第一部CL-1的膜厚T CL-1。藉此，能降低共用線CL的阻值，提升畫素陣列基板10的性能。
請參照圖3、圖4及圖7，在本實施例中，訊號線SL2除了包括設置於第一表面112上的第一部SL2-1外還包括設置於第二表面114上的第二部SL2-2，其中訊號線SL2的第一部SL2-1與訊號線SL2的第二部SL2-2重疊。在本實施例中，設置於基板110之多個貫孔116的多個導電物130還包括第三導電物133，電性連接至訊號線SL2的第一部SL2-1及第二部SL2-2。多個虛設導電物134還包括第四虛設導電物134-4，重疊且電性隔離於訊號線SL2的第一部SL2-1及第二部SL2-2。具體而言，在本實施例中，第一介電層120的一實體部120s3設置於第四虛設導電物134-4之靠近第一表面112的一端上，以使第四虛設導電物134-4電性隔離於訊號線SL2的第一部SL2-1；第二介電層150的一實體部150s3設置於第四虛設導電物134-4之靠近第二表面114的一端上，以使第四虛設導電物134-4電性隔離於訊號線SL2的第二部SL2-2。
此外，在本實施例中，訊號線SL2之第二部SL2-2的膜厚T SL2-2可選擇性地大於訊號線SL2之第一部SL2-1的膜厚T SL2-1；訊號線SL2之第二部SL2-2的線寬W SL2-2可選擇性地大於訊號線SL2之第一部SL2-1的線寬W SL2-1。藉此，能降低訊號線SL2的阻值，提升畫素陣列基板10的性能。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖8示出本發明一實施例之畫素陣列基板10A之導電物130、基板110及基板110之第一表面112上的構件。
圖8的畫素陣列基板10A與圖1的畫素陣列基板10類似，兩者的差異在於：兩者的導電物130不完全相同。
請參照圖8，具體而言，在本實施例中，多個導電物130包括位於主動區110a的多個主動區導電物130A以及位於周邊區110b的多個周邊區導電物130B，多個主動區導電物130A包括第一導電物131（可參照圖3及圖4）、第二導電物132（可參照圖3及圖4）及第一虛設導電物134-1（可參照圖3及圖4），一參考面（例如圖8的紙面）與基板110的第一表面112共平面，多個主動區導電物130A在方向x上以間距D1 x排列，多個周邊區導電物130B在方向x上以間距D2 x排列，且間距D1 x與間距D2 x不同。
在本實施例中，設有多個周邊區導電物130B的周邊區110b可包括接合區，具有不同之間距D2 x的多個周邊區導電物130B有助於驅動元件200與畫素陣列基板10接合。
圖9示出本發明一實施例之畫素陣列基板10B之導電物130、基板110及基板110之第一表面112上的構件。
圖9的畫素陣列基板10B與圖1的畫素陣列基板10類似，兩者的差異在於：兩者之導電物130不完全相同。
請參照圖9，具體而言，在本實施例中，多個導電物130包括位於主動區110a的多個主動區導電物130A以及位於周邊區110b的多個周邊區導電物130B，多個主動區導電物130A包括第一導電物131（可參照圖3及圖4）、一參考面（例如圖9的紙面）與基板110的第一表面112共平面，一主動區導電物130A於參考面上之一垂直投影的形狀與一周邊區導電物130B於參考面上之一垂直投影的形狀不同。舉例而言，在本實施例中，主動區導電物130A於參考面上之垂直投影的形狀可選擇性地為圓形，周邊區導電物130B於參考面上之垂直投影的形狀可選擇性地為橢圓形，但本發明不以此為限。
在本實施例中，設有多個周邊區導電物130B的周邊區110b可包括接合區，具有不同之垂直投影形狀的周邊區導電物130B有助於驅動元件200與畫素陣列基板10接合。
圖10為本發明一實施例之畫素陣列基板10C的剖面示意圖。
圖10的畫素陣列基板10C與圖5的畫素陣列基板10類似，兩者的差異在於：圖10的畫素陣列基板10C還包括第一導電圖案170。請參照圖10，第一導電圖案170設置於基板110的第一表面112上，且位於第一介電層120與基板110的第一表面112之間。薄膜電晶體T的第一端Ta電性連接至第一導電圖案170，第一導電圖案170電性連接多個第一導電物131。利用第一導電圖案170連接多個第一導電物131，可使薄膜電晶體T之第一端Ta與第一接墊P1之間的連接線路的阻值降低，不受設計規則（design rule）限制。
圖11為本發明一實施例之畫素陣列基板10D的剖面示意圖。
圖11的畫素陣列基板10D與圖10的畫素陣列基板10C類似，兩者的差異在於：圖11的畫素陣列基板10D還包括散熱圖案180，設置於基板110的第二表面114上且連接至第一虛設導電物134-1。散熱圖案180有助於薄膜電晶體T及/或發光二極體元件LED的散熱。
圖12為本發明一實施例之畫素陣列基板10E的剖面示意圖。
圖12的畫素陣列基板10E與前述的畫素陣列基板10類似，兩者的差異在於：位於周邊區110b之貫孔116的型態不同。
請參照圖12，具體而言，在本實施例中，基板110的多個貫孔116包括位於主動區110a的多個主動區貫孔116A及位於周邊區110b的多個周邊區貫孔116B，主動區貫孔116A為封閉式開口；特別是，周邊區貫孔116B為開放式開口。
此外，在本實施例中，多個導電物130包括分別位於主動區貫孔116A及周邊區貫孔116B的多個主動區導電物130A及多個周邊區導電物130B；特別是，周邊區導電物130B內縮於對應的周邊區貫孔116B。
基板110具有定義多個周邊區貫孔116B的多個凹面110c及多個外側壁110d，基板110的多個凹面110c及多個外側壁110d共同定義基板110的一邊緣110e-1，且每一外側壁110d連接於相鄰兩凹面110c之間。周邊區導電物130B具有一表面130s，表面130s背向對應之基板110的一凹面110c，且周邊區導電物130B之表面130s與基板110的一外側壁110d之間存在一距離g。
藉此，有助於畫素陣列基板10E與其它畫素陣列基板（未繪示）拼接時，不易與其它畫素陣列基板發生短路。
舉例而言，在本實施例中，主動區貫孔116A具有直徑R，周邊區導電物130B之表面130s與凹面110c的底部具有距離La，La＞(R/2)，基板110之外側壁110d與凹面110c的底部具有距離Lb，Lb＞(2R/3)，但本發明不以此為限。
圖13為本發明一實施例之拼接顯示裝置1的上視示意圖。
請參照圖13，拼接顯示裝置1由上述具有內縮之周邊區導電物130B的多個畫素陣列基板10E拼接而成。在本實施例中，相鄰之多個畫素陣列基板10E的中心軸X實質上可在同一直線上，且相鄰之多個畫素陣列基板10E的周邊區貫孔116B及內縮於周邊區貫孔116B中的周邊區導電物130B可選擇性地彼此錯開。藉此，相鄰的多個畫素陣列基板10E更不易短路。
圖14為本發明一實施例之拼接顯示裝置1A的上視示意圖。
請參照圖14，拼接顯示裝置1A由上述具有內縮之周邊區導電物130B的多個畫素陣列基板10E拼接而成。在本實施例中，相鄰之多個畫素陣列基板10E的中心軸X可不在同一直線上，以使相鄰之多個畫素陣列基板10E的周邊區貫孔116B及內縮於周邊區貫孔116B中的周邊區導電物130B彼此錯開。藉此，相鄰的多個畫素陣列基板10E更不易短路。
圖15為本發明一實施例之拼接顯示裝置1B的上視示意圖。
請參照圖15，拼接顯示裝置1B由具有內縮之周邊區導電物130B的多個畫素陣列基板10E’拼接而成。圖15之畫素陣列基板10E’與圖11的畫素陣列基板10E類似，兩者的差異在於：在圖11的實施例中，周邊導電物130B的表面130s實質上為一平面；但在圖15的實施例中，周邊導電物130B可共形地設置在基板110的凹面110c上，而周邊導電物130B的表面130s可為一凹面。
此外，在本實施例中，基板110之定義周邊區貫孔130B的凹面110c具有與周邊導電物130B接觸的一接觸面積，所述接觸面積可被平行於第一表面112的一平面（即圖15的紙面）剖出一截線L4，截線L4具有長度d4，周邊區貫孔130B在平行於第一表面112的一方向k上具有最大寬度d1，且d4＞d1。藉此，可避免周邊導電物130B自周邊區貫孔130B中剝離，但本發明不以此為限。
圖16為本發明一實施例之拼接顯示裝置1C的上視示意圖。
圖16之拼接顯示裝置1C與圖15的拼接顯示裝置1B類似，兩者的差異在於：在圖15的實施例中，周邊區貫孔130B被平行於第一表面112的一平面（即圖15的紙面）剖出一截線M，截線M可以是圓形的一部分；在圖16的實施例中，周邊區貫孔130B被平行於第一表面112的一平面（即圖16的紙面）剖出一截線M，截線M可以是橢圓形的一部分。
圖17為本發明一實施例之拼接顯示裝置1D的上視示意圖。
圖17之拼接顯示裝置1D與圖15的拼接顯示裝置1B類似，兩者的差異在於：在圖15的實施例中，周邊區貫孔130B被平行於第一表面112的一平面（即圖15的紙面）剖出一截線M，所述截線M可以是圓形的一部分，且所述截線M的長度接近所述圓形之周長的一半；在圖17的實施例中，周邊區貫孔130B被平行於第一表面112的一平面（即圖17的紙面）剖出一截線M，所述截線M可以是圓形的一部分，且所述截線M的長度明顯大於所述圓形之周長的一半。
圖18為本發明一實施例之拼接顯示裝置1E的上視示意圖。
圖19為本發明一實施例之拼接顯示裝置1E的剖面示意圖。圖19對應圖18的剖線D-D’。
圖18及圖19的拼接顯示裝置1E與圖13的拼接顯示裝置1類似，兩者的差異在於：兩者的周邊區導電物130B不同。
具體而言，在圖18及圖19的實施例中，周邊區導電物130B除了包括設置在周邊區貫孔116B的主要部130B-0外，周邊區導電物130B還包括分別設置在基板110之第一表面112及第二表面114上的第一連接部130B-1及第二連接部130B-2，第一連接部130B-1用以與設置在第一表面112上的導電構件191（例如但不限於：金屬接墊）電性連接，第二連接部130B-2用以與設置在第二表面114上的導電構件192（例如但不限於：金屬接墊）電性連接。此外，圖18及圖19的實施例中，每一周邊區導電物130B內縮於對應的一周邊區貫孔116B中，且相鄰兩畫素陣列基板10E的多個周邊區貫孔116B可對應設置。
圖20為本發明一實施例之拼接顯示裝置1F的上視示意圖。
圖21為本發明一實施例之拼接顯示裝置1F的剖面示意圖。圖21對應圖20的剖線E-E’。
圖20及圖21的拼接顯示裝置1F與圖18及圖19的拼接顯示裝置1E類似，兩者的差異在於：兩者的拼接方式不同。
具體而言，在圖18及圖19的實施例中，一畫素陣列基板10E的多個周邊區貫孔116B可對應另一畫素陣列基板10E的多個周邊區貫孔116B；在圖20及圖21的實施例中，每一畫素陣列基板10E的多個周邊區貫孔116B可對應另一畫素陣列基板10E之未設有周邊區貫孔116B的邊緣110e-4。
圖22為本發明一實施例之拼接顯示裝置1G的剖面示意圖。
圖22的拼接顯示裝置1G與圖20的拼接顯示裝置1F類似，兩者的差異在於：在圖20的實施例中，周邊區導電物130B設置於基板110之相對兩邊緣110e-1、110e-2上；在圖22的實施例中，周邊區導電物130B設置於基板110之相鄰兩邊緣110e-1、110e-3上。
圖23為本發明一實施例之拼接顯示裝置1H的剖面示意圖。
圖23的拼接顯示裝置1H與圖18的拼接顯示裝置1E類似，兩者的差異在於：用以拼接成圖23之拼接顯示裝置1H的畫素陣列基板10E形狀（例如但不限於：長方形）與用以拼接成圖18之顯示裝置1的畫素陣列基板10E形狀（例如但不限於：正方形）不同。
圖24為本發明一實施例之拼接顯示裝置1I的剖面示意圖。
圖24的拼接顯示裝置1G與圖18的拼接顯示裝置1E類似，兩者的差異在於：在圖18的實施例中，周邊區導電物130B設置於基板110之相對兩邊緣110e-1、110e-2上；在圖24的實施例中，周邊區導電物130B設置於基板110之單一邊緣110e-1上。
1、1A、1B、1C、1D、1E、1F、1G1、1H、1I:拼接顯示裝置 10、10A、10B、10C、10D、10E、10E’:畫素陣列基板 110:基板 110a:主動區 110b:周邊區 110c:凹面 110d:外側壁 110e-1、110e-2、110e-3、110e-4:邊緣 112:第一表面 114:第二表面 116:貫孔 120:第一介電層 120s1、120s2、120s3、150s1、150s2、150s3:實體部 121、151:接觸窗 130:導電物 130:導電物 130A:主動區導電物 130B:周邊區導電物 130B-0:主要部 130B-1:第一連接部 130B-2:第二連接部 130s:表面 131:第一導電物 132:第二導電物 133:第三導電物 134:虛設導電物 134-1:第一虛設導電物 134-2:第二虛設導電物 134-3:第三虛設導電物 134-4:第四虛設導電物 150:第二介電層 170:第一導電圖案 180:散熱圖案 191、192:導電構件 200:驅動元件 A-A’、a-a’、B-B’、b-b’、C-C’、c-c’、D-D’、E-E’:剖線 CL:共用線 D1 x、D1 y、D2 x:間距 d4:長度 d1:最大寬度 E1:第一電極 E2:第二電極 g、La、Lb:距離 LED:發光二極體元件 L4、M:截線 P1:第一接墊 P2:第二接墊 R:直徑 R1、R2:區域 R LED:區域 SL1、SL2:訊號線 SL2-1、CL-1:第一部 SL2-2、CL-2:第二部 SPC:畫素驅動電路 T CL-1、T CL-2、T SL2-1、T SL2-2:膜厚 T:薄膜電晶體 Ta:第一端 Tb:第二端 Tc:控制端 Td:半導體圖案 Td-1:第一區 Td-2:第二區 Td-3:通道 W SL2-1、W SL2-2:線寬 X:中心軸 x、y、k:方向
圖1示出本發明一實施例之畫素陣列基板10的基板110及基板110之第一表面112上的區域R1。 圖2示出本發明一實施例之畫素陣列基板10的基板110及基板110之第二表面上的區域R2。 圖3為圖1之一區域R1的放大示意圖。 圖4為圖2之區域R2的放大示意圖。 圖5為本發明一實施例之畫素陣列基板10的剖面示意圖。 圖6為本發明一實施例之畫素陣列基板10的剖面示意圖。 圖7為本發明一實施例之畫素陣列基板10的剖面示意圖。 圖8示出本發明一實施例之畫素陣列基板10A之導電物130、基板110及基板110之第一表面112上的構件。 圖9示出本發明一實施例之畫素陣列基板10B之導電物130、基板110及基板110之第一表面112上的構件。 圖10為本發明一實施例之畫素陣列基板10C的剖面示意圖。 圖11為本發明一實施例之畫素陣列基板10D的剖面示意圖。 圖12為本發明一實施例之畫素陣列基板10E的剖面示意圖。 圖13為本發明一實施例之拼接顯示裝置1的上視示意圖。 圖14為本發明一實施例之拼接顯示裝置1A的上視示意圖。 圖15為本發明一實施例之拼接顯示裝置1B的上視示意圖。 圖16為本發明一實施例之拼接顯示裝置1C的上視示意圖。 圖17為本發明一實施例之拼接顯示裝置1D的上視示意圖。 圖18為本發明一實施例之拼接顯示裝置1E的上視示意圖。 圖19為本發明一實施例之拼接顯示裝置1E的剖面示意圖。 圖20為本發明一實施例之拼接顯示裝置1F的上視示意圖。 圖21為本發明一實施例之拼接顯示裝置1F的剖面示意圖。 圖22為本發明一實施例之拼接顯示裝置1G的剖面示意圖。 圖23為本發明一實施例之拼接顯示裝置1H的剖面示意圖。 圖24為本發明一實施例之拼接顯示裝置1I的剖面示意圖。
130:導電物
131:第一導電物
132:第二導電物
133:第三導電物
134:虛設導電物
134-1:第一虛設導電物
134-2:第二虛設導電物
134-3:第三虛設導電物
134-4:第四虛設導電物
A-A’、B-B’、C-C’:剖線
R1:區域
SL1:訊號線
SL2-1、CL-1:第一部
SPC:畫素驅動電路
T:薄膜電晶體
Ta:第一端
Tb:第二端
Tc:控制端
Td:半導體圖案
WSL2-1:線寬
x、y:方向

Claims (20)

  1. 一種畫素陣列基板，包括： 一基板，具有一第一表面、一第二表面及多個貫孔，其中該第一表面與該第二表面相對，且該些貫孔由該第一表面延伸至該第二表面； 多個導電物，分別設置於該些貫孔中； 一畫素驅動電路，設置於該基板的該第一表面上； 一第一接墊及一第二接墊，設置於該基板的該第二表面上； 其中，該些導電物包括： 至少一第一導電物，電性連接該畫素驅動電路及該第一接墊； 一第二導電物，電性連接該畫素驅動電路及該第二接墊；以及 一第一虛設導電物，重疊且電性隔離於該畫素驅動電路。
  2. 如請求項1所述的畫素陣列基板，其中該畫素驅動電路包括一薄膜電晶體，且該第一虛設導電物重疊於該薄膜電晶體的一通道。
  3. 如請求項2所述的畫素陣列基板，更包括： 一第一介電層，設置於該薄膜電晶體與該基板的該第一表面之間，其中該第一介電層具有重疊於該至少一第一導電物的一接觸窗，該薄膜電晶體的一第一端透過該接觸窗電性連接至該至少一第一導電物，且該第一介電層的一實體部設置於該薄膜電晶體的該通道與該第一虛設導電物之間。
  4. 如請求項1所述的畫素陣列基板，其中該畫素驅動電路包括一薄膜電晶體，且該第一虛設導電物重疊於該薄膜電晶體的一控制端。
  5. 如請求項4所述的畫素陣列基板，更包括： 一第一介電層，設置於該薄膜電晶體與該基板的該第一表面之間，其中該第一介電層具有重疊於該至少一第一導電物的一接觸窗，該薄膜電晶體的一第一端透過該接觸窗電性連接至該至少一第一導電物，且該第一介電層的一實體部設置於該薄膜電晶體的該控制端與該第一虛設導電物之間。
  6. 如請求項1所述的畫素陣列基板，更包括： 一發光二極體元件，設置於該基板的該第二表面上，其中該發光二極體元件的一第一電極及一第二電極分別電性連接至該第一接墊及該第二接墊，該發光二極體元件具有位於該第一電極與該第二電極之間的一區域； 該些導電物更包括一第二虛設導電物，重疊於該發光二極體元件的該區域，且電性隔離於該畫素驅動電路及該發光二極體元件。
  7. 如請求項1所述的畫素陣列基板，更包括： 一發光二極體元件，設置於該基板的該第二表面上，其中該發光二極體元件的一第一電極及一第二電極分別電性連接至該第一接墊及該第二接墊；以及 一共用線，包括： 一第一部，設置於該基板的該第一表面上；以及 一第二部，設置於該基板的該第二表面上，且電性連接至該第二接墊； 其中，該畫素驅動電路包括該共用線的該第一部，該第二導電物電性連接至該共用線的該第一部及該第二部； 該些導電物更包括一第三虛設導電物，重疊且電性隔離於該共用線的該第一部及該第二部。
  8. 如請求項7所述的畫素陣列基板，其中該共用線之該第二部的一膜厚大於該共用線之該第一部的一膜厚。
  9. 如請求項1所述的畫素陣列基板，其中該畫素驅動電路包括一薄膜電晶體，該畫素陣列基板更包括： 一訊號線，包括： 一第一部，設置於該基板的該第一表面上，且電性連接至該薄膜電晶體的一第二端，其中該畫素驅動電路包括該訊號線的該第一部；以及 一第二部，設置於該基板的該第二表面上； 其中，該些導電物更包括： 一第三導電物，電性連接至該訊號線的該第一部及該第二部；以及 一第四虛設導電物，重疊且電性隔離於該訊號線的該第一部及該第二部。
  10. 如請求項9所述的畫素陣列基板，其中該訊號線之該第二部的一膜厚大於該訊號線之該第一部的一膜厚。
  11. 如請求項9所述的畫素陣列基板，其中該訊號線之該第二部的一線寬大於該訊號線之該第一部的一線寬。
  12. 如請求項1所述的畫素陣列基板，其中該畫素驅動電路包括一薄膜電晶體，該畫素陣列基板更包括： 一第一介電層，設置於該基板的該第一表面上，且位於該薄膜電晶體與該基板的該第一表面之間；以及 一第一導電圖案，設置於該基板的該第一表面上，且位於該第一介電層與該基板的該第一表面之間； 其中，該薄膜電晶體的一第一端電性連接至該第一導電圖案，該至少一第一導電物為多個第一導電物，且該第一導電圖案電性連接至該些第一導電物。
  13. 如請求項1所述的畫素陣列基板，更包括： 一散熱圖案，設置於該基板的該第二表面上，且連接至該第一虛設導電物。
  14. 如請求項1所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該畫素驅動電路設置於該基板的該主動區，該些導電物包括位於該主動區的多個主動區導電物及位於該周邊區的多個周邊區導電物，該些主動區導電物包括該至少一第一導電物、該第二導電物及該第一虛設導電物，一參考面與該基板的該第一表面共平面，一該主動區導電物於該參考面上之一垂直投影的形狀與一該周邊區導電物於該參考面上之一垂直投影的形狀不同。
  15. 如請求項1所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該畫素驅動電路設置於該基板的該主動區，該些導電物包括位於該主動區的多個主動區導電物以及位於該周邊區的多個周邊區導電物，該些主動區導電物包括該至少一第一導電物、該第二導電物及該第一虛設導電物，一參考面與該基板的該第一表面共平面，該些主動區導電物在一方向上以一第一間距排列，該些周邊區導電物在該方向上以一第二間距排列，且該第一間距與該第二間距不同。
  16. 如請求項1所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該畫素驅動電路設置於該基板的該主動區，該些貫孔包括位於該主動區的多個主動區貫孔及位於該周邊區的多個周邊區貫孔，一該主動區貫孔為一封閉式開口，且一該周邊區貫孔為一開放式開口。
  17. 如請求項1所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該畫素驅動電路設置於該基板的該主動區，該些貫孔包括位於該主動區的多個主動區貫孔及位於該周邊區的多個周邊區貫孔，該些導電物包括分別位於該些主動區貫孔及該些周邊區貫孔中的多個主動區導電物及多個周邊區導電物，該些主動區導電物包括該至少一第一導電物、該第二導電物及該第一虛設導電物，且一該周邊區導電物內縮於對應的一該周邊區貫孔中。
  18. 如請求項1所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該些貫孔包括位於該主動區的多個主動區貫孔及位於該周邊區的多個周邊區貫孔，該些導電物包括分別位於該些主動區貫孔及該些周邊區貫孔中的多個主動區導電物及多個周邊區導電物，該些主動區導電物包括該至少一第一導電物、該第二導電物及該第一虛設導電物；該基板具有多個凹面及多個外側壁，該些凹面分別定義該基板的該些周邊區貫孔，每一該外側壁連接於該些凹面的相鄰兩者之間，且該基板的該些凹面及該些外側壁共同定義該基板的一邊緣； 一該周邊區導電物具有一表面，該表面背向對應之該基板的一該凹面，且該周邊區導電物之該表面與該基板的一該外側壁之間存在一距離。
  19. 如請求項18所述的畫素陣列基板，其中該周邊導電物的該表面實質上為一平面。
  20. 如請求項18所述的畫素陣列基板，其中該周邊導電物的該表面為一凹面。
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