TWI732134B - 半導體結構的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體結構的製備方法。該製備方法包括下列步驟：提供一基底；形成複數個第一溝槽、複數個第二溝槽、複數個第一島狀結構和複數個第二島狀結構，其中每個該第一島狀結構與每個該第二島狀結構透過該第一溝槽隔開，該複數個第一島狀結構透過該第二溝槽彼此隔開，以及該複數個第二島狀結構透過該第二溝槽彼此隔開；共形地形成一第一介電層，其覆蓋每個該第一溝槽的一側壁及一底部，以及覆蓋每個該第二溝槽的一側壁和一底部；形成一半導體層在該第一介電層上；執行一氧化將該半導體層轉化為在每個該第一溝槽及每個該第二溝槽中的一半導體氧化物層；形成一第二介電層以填充該複數個第二溝槽。

Description

半導體結構的製備方法
本申請案主張2018/08/20申請之美國正式申請案第16/105,266號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構的製備方法，特別是關於一種半導體島狀結構的製備方法。
在半導體製造過程中，通常採用光學微影的技術來定義結構。通常，一積體電路佈局被設計及輸出到一個或多個光罩上。將積體電路佈局從光罩轉移到光罩層以形成光罩圖案，然後將光罩圖案轉移到目標層。但是，隨著持續小型化及半導體元件的集成度的要求，包括例如動態隨機存取記憶體(dynamic random access memory，DRAM)、快閃記憶體(flash memories)、靜態隨機存取記憶體(static random access memory，SRAM)及鐵電記憶體(Ferroelectric，FE)等的記憶元件的半導體結構及其元件的特徵也變得更加小型化。因此，半導體結構和特徵尺寸的不斷地減小，用於形成結構和特徵的技術要求也愈來愈高。
例如，為了在基底中形成主動區，透過蝕刻基底形成複數個溝槽，並且獲得用於形成主動區的複數個島狀結構，並且該複數個島狀結構透過溝槽將彼此隔開。然後沉積絕緣材料以填充溝槽並形成複數個隔離結構，以定義島狀結構並提供電性隔離。但是，經常發現島狀結構可能由於填充在其間的絕緣材料的應力而坍塌。因此，包括島狀結構和主動區的元件的可靠性和性能減少。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體結構的製備方法。該製備方法包括下列步驟：提供一基底；形成複數個第一溝槽、複數個第二溝槽、複數個第一島狀結構和複數個第二島狀結構，其中每個該第一島狀結構與每個該第二島狀結構透過該第一溝槽隔開，該複數個第一島狀結構透過該第二溝槽彼此隔開，以及該複數個第二島狀結構透過該第二溝槽彼此隔開；共形地形成一第一介電層，其覆蓋每個該第一溝槽的一側壁及一底部，以及覆蓋每個該第二溝槽的一側壁和一底部；形成一半導體層在該第一介電層上；執行一氧化將該半導體層轉化為在每個該第一溝槽及每個該第二溝槽中的一半導體氧化物層；形成一第二介電層以填充該複數個第二溝槽。
在一些實施例中，該複數個第一島狀結構沿一第一方向排列形成複數個第一行，該複數個第二島狀結構沿該第一方向排列形成複數個第二行。
在一些實施例中，該複數個第一行及該複數個第二行沿著不同於該第一方向的一第二方向交替排列。
在一些實施例中，該第二方向垂直於該第一方向。
在一些實施例中，該複數個第一溝槽及該複數個第二溝槽彼此耦接以形成一柵格(grid)。
在一些實施例中，該第二溝槽的一寬度是該第一溝槽一寬度的至少三倍。
在一些實施例中，該第一溝槽的寬度小於30奈米。
在一些實施例中，該半導體層包括矽。
在一些實施例中，該半導體層的一厚度小於10奈米。
在一些實施例中，該半導體氧化物層填充每個該第一溝槽。
在一些實施例中，在每個該第一溝槽中形成該半導體氧化物層以減小每個該第一溝槽的一寬度，在每個該第二溝槽中形成該半導體氧化物層以減小每個該第二溝槽的一寬度。
在一些實施例中，該第二介電層填充具有該減小寬度的該複數個第一溝槽和具有該減小寬度的該複數個第二溝槽。
在一些實施例中，該第二介電層包括一可流動的介電材料。
在一些實施例中，該第一介電層及第二介電層包括一相同的材料。
在一些實施例中，該第一介電層及該第二介電層包括不同的材料。
在一些實施例中，該製備方法更包括一步驟：在形成該第二介電層之後進行一平坦化。
在一些實施例中，一圖案化硬遮罩經設置在每個該第一島狀結構及每個該第二島狀結構上。在一些實施例中，在執行該平坦化之後暴露該圖案化硬遮罩。
在一些實施例中，該圖案化硬遮罩的一頂表面、該第一電介層的一最頂部及該第二電介層的一頂表面是共面的。
在本揭露中，形成該半導體氧化物層以填充該第一溝槽，其具有一寬度，且該寬度小於該第二個溝槽的一寬度。隨後，形成該第二介電層以填充該第二溝槽。結果，減小了透過使用該第二介電層填充該溝槽而產生的對相鄰第一溝槽的第一和第二島結構的應力。因此，減輕了第一島狀結構和第二島狀結構的坍塌，因此改善了包括第一島狀結構和第二島狀結構的元件的可靠性和性能。
相反地，採用不形成半導體氧化物層以填充第一溝槽的比較方法，用於填充該第一溝槽和該第二溝槽的該介電層會對該第一溝槽和該第二溝槽旁邊的第一島狀結構和第二島狀結構施加應力。由於第一溝槽的寬度小於第二溝槽的寬度，因此應力對靠近第一溝槽的第一第二島狀結構和第二島狀結構造成更大的影響。因此，緊鄰第一溝槽的第一或第二島結構經常坍塌，因此包括第一島狀結構和第二島狀結構的元件的可靠性和性能受到不利影響。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是例示本揭露的一些實施例之一半導體結構的一製備方法的一流程圖。該半導體結構的製備方法10包括一步驟102：提供一基底。該半導體結構的製備方法10更包括一步驟104：形成複數個第一溝槽、複數個第二溝槽、複數個第一島狀結構和複數個第二島狀結構。在一些實施例中，每個該第一島狀結構與每個該第二島狀結構透過該第一溝槽隔開。在一些實施例中，該複數個第一島狀結構透過該第二溝槽彼此隔開，以及該複數個第二島狀結構透過該第二溝槽彼此隔開。該半導體結構的製備方法10更包括一步驟106：共形地形成一第一介電層，其覆蓋每個該第一溝槽的一側壁及一底部，以及覆蓋每個該第二溝槽的一側壁和一底部；該半導體結構的製備方法10更包括一步驟108：形成一半導體層在該第一介電層上。該半導體結構的製備方法10更包括一步驟110：執行一氧化將該半導體層轉化為在每個該第一溝槽及每個該第二溝槽中的一半導體氧化物層。該半導體結構的製備方法10包括一步驟112：形成一第二介電層以填充該複數個第二溝槽。根據一個或多個實施例，將更進一步描述該製備方法10。
圖2A、圖3A、圖4A、圖5A、圖6A和7A是例示本揭露的一第一實施例之該半導體結構的製備方法的各種製造階段，以及圖2B、圖3B、圖4B、圖5B、圖6B和7B是剖視圖，分別是圖2A、圖3A、圖4A、圖5A、圖6A和7A沿剖面線I-I'及II-II'的剖視圖。參照圖2A及圖2B，根據步驟102，提供一基底200。基底底200可以包括矽(Si)、鎵(Ga)、砷化鎵(GaAs)、氮化鎵(GaN)，應變矽(strained silicon)，矽鍺(SiGe)、碳化矽(SiC)，鑽石，磊晶層(epitaxy layer)其組合，但是本揭露不限於此。
參照圖圖2A和2B，一圖案化硬遮罩202形成在基板200上。在一些實施例中，圖案化硬遮罩202可以包括一個單層或多層結構。在一些實施例中，圖案化硬遮罩202可以透過以下步驟形成。在基底200上形成一墊氧化層(未示出)。接下來，形成一墊氮化層(未示出)。墊氧化層減小基底上的來自墊氮化層的應力。接下來，在該墊氮化層上形成定義一隔離結構的一圖案化光阻層(未示出)。透過該圖案化的光阻層去除部分的圖案化硬遮罩，因此形成圖案化的圖案化硬遮罩202。接著，透過圖案化硬遮罩202去除部分的基底200，去除複數個第一溝槽210及複數個第二溝槽，如圖2A和2B所示。在一些實施例中，第一溝槽210及第二溝槽212具有一相同的深度，但是本揭露不限於此。在一些實施例中，第二溝槽212的一寬度W2大於第一溝槽210的一寬度W1，如圖2A和2B所示。在一些實施例中，第二溝槽212的寬度W2是第一溝槽210的寬度W1的至少三倍，但是本揭露不限於此。在一些實施例中，第一溝槽210的寬度W1小於30奈米，但是本揭露不限於此。此外，如圖2A所示，第一溝槽210和第二溝槽212彼此耦接以形成一柵格(grid)。
依舊參照圖2A和2B，透過第一溝槽210及第二溝槽212形成的該柵格更定義複數個第一島狀結構220和複數個第二島狀結構222。換句話說，根據步驟104同時形成複數個第一溝槽210、複數個第二溝槽212、複數個第一島狀結構220及複數個第二島狀結構222。第一島狀結構220及第二島狀結構222包括相同的一長度L和相同的一寬度W3。在一些實施例中，第一島狀結構220和第二島狀結構222的寬度W3可以等於或大於第一溝槽210的一寬度W1，但是小於第二溝槽212的一寬度W2。如圖2A所示，第一島結狀構220沿一第一方向D1佈置以形成複數個第一行C1，第二島狀結構222沿第一方向D1佈置以形成複數個第二行C2。應注意的是，第一行C1及第二行C2沿第二方向D2交替佈置，第二方向D2不同於第一方向D1。在一些實施例中，第二方向D2垂直於第一方向D1，但是本揭露不限於此。如圖2A和2B所示，沿第二方向D2，第一島狀結構220和第二島結構222交替排列，但第一島狀結構220和相鄰的第二島結構220不對齊。更重要的是，每個第一島狀結構220透過第一溝槽210與每個第二島狀結構222隔離，而第一島狀結構220透過第二溝槽212彼此隔離，以及第二島狀結構222透過第二溝槽212彼此隔離，如圖2A和2B所示。
參照圖3A和3B，根據步驟106形成一第一介電層230。根據步驟106，共形地形成一第一介電層230以覆蓋每個第一溝槽210的一側壁和一底部，以及覆蓋每個第二溝槽212的一側壁和一底部。在一些實施例中，第一介電層230可以包括氧化矽(SiO)，但是本揭露不限於此。
參照圖圖4A和4B，根據步驟108，接下來在第一介電層230上形成一半導體層240。在一些實施例中，半導體層240包括矽，但是本揭露限於此。在一些實施例中，半導體層240的厚度小於10奈米，但是本揭露不限於此。
參照圖5A和5B，根據步驟110進行一氧化。在一些實施例中，該氧化可以是一熱氧化，但是本揭露不限於此。根據步驟110，在每個第一溝槽210及每個第二溝槽212中氧化半導體層240，將其轉換為一半導體氧化物層250，例如SiO層，但是本揭露不限於此。應注意的是，由於引入氧，半導體氧化物層250的一厚度大於半導體層240的該厚度；因此，在一些實施例中，每個第一溝槽210填充有半導體氧化物層250。與第一溝槽210不同，由於較厚的半導體氧化物層250，第二溝槽212的寬度W2減小到一寬度W2'。但是，在形成半導體氧化物層250之後第二溝槽212的寬度W2'大於零。此外，在執行該氧化期間，第一介電層230對介電層230下方的基底200提供保護，因此不會引起基底200的氧化或消耗。
參照圖6A和6B，根據步驟112在基底200上形成一第二介電層260。在一些實施例中，第二介電層260包括有利於填充間隙或溝槽的一可流動介電材料。該可流動的電介質材料可以沉積以實際上填充高縱橫比(aspect ration)間隙或溝槽而不留下空隙。在一些實施例中，該可流動電介質材料可包括可流動氧化物(flowable oxide)、矽烷氧化物(silane oxide)及旋塗玻璃(SOG)，但是本揭露不限於此。該可流動的介電材料以一液體形式施加並流入具有減小寬度W2'的第二溝槽212。然後進行一硬化製程，使得可該流動的電介質材料從該液體形式轉變為一固體形式，從而獲得第二電介質層260。因此，第二溝槽212填充有第二介電層260，如圖6B所示。另外，在一些實施例中，第一介電層230及第二介電層260可以包括相同的材料，例如SiO，但是本揭露不限於此。因此，第一溝槽210填充有半導體氧化物層250，而第二溝槽212填充有第二電介質層260。在一些實施例中，半導體氧化物層250和第二電介質層260可包括相同的材料，例如SiO。在一些實施例中，第一介電層230，半導體氧化物層250和第二介電層260都包括相同的材料，例如SiO，但是本揭露不限於此。
參照圖7A和7B，在一些實施例中，在形成第二介電層260之後執行諸如化學機械平坦化(CMP)的一平坦化。因此，第二介電層260的一部分，半導體氧化物層250的一部分及第一介電層230的一部分從基板200移除。因此，第一島狀結構220和第二島狀結構222上的圖案化硬遮罩202被暴露，並且第一介電層230、半導體氧化物層250及第一島狀結構220和第二島狀結構222之間的一第二介電層260被暴露。在一些實施例中，圖案化硬遮罩202的一頂表面、第一電介層230的一最頂部分、半導體氧化物層250的一頂表面及第二電介質層260的一頂表面是共面的，但本揭露不限於此。此外，在第一島狀結構220和第二島狀結構222之間獲得包括第一介電層230、半導體氧化物層250及第二介電層260的一隔離結構270。
根據製備方法10，第一溝槽210填充有半導體氧化物層250，因此第二溝槽212與第二電介層260的填充對第一溝槽210沒有影響。因此，產生應力在第二溝槽212的填充期間，第二介電層260的硬化對第一溝槽210旁邊的第一島狀結構和第二島狀結構220和222沒有影響。因此，減輕了崩潰問題並且包括第一島狀結構220和第二島狀結構和222的元件的可靠性及性能獲得改善。
圖8A、圖9A、圖10A是示意圖，例示本揭露的一第二實施例之該半導體結構的該製備方法的各種製造階段。圖8B、圖9B、圖10B是剖視圖，分別是圖8A、圖9A及圖10A沿剖面線I-I'及II-II'的剖視圖。應該理解的是，為了清楚和簡單起見，第一和第二實施例中的類似特徵由相同的附圖標記標識。此外，第一和第二實施例中的類似元件可以包括類似的材料，為了簡潔起見省略了這些細節。參照圖8A和8B，根據步驟102提供一基底200。在基底200上形成一圖案化硬遮罩202。接下來，透過圖案化硬遮罩202去除部分基底200，因此去除複數個第一溝槽210，形對複數個第二溝槽212，如圖8A和8B所示。在一些實施例中，第一溝槽210和第二溝槽212具有相同的深度，但本揭露不限於此。在一些實施例中，第一溝槽210的寬度W1可以與上述其他第一溝槽210的寬度相同，第二溝槽212的寬度W2可以與上述其他第二溝槽212的寬度相同，因此，為簡潔起見，省略了這些細節。此外，如圖8A和8B所示，第一溝槽210和第二溝槽212彼此耦接以形成一柵格。
依舊參照圖8A和8B，透過第一溝槽210及第二溝槽212形成的該柵格更定義複數個第一島狀結構220和複數個第二島狀結構222。換句話說，根據步驟104同時形成複數個第一溝槽210、複數個第二溝槽212、複數個第一島狀結構220及複數個第二島狀結構222。第一結構220和第二結構222的寬度W3可以與上述其他第一結構220和第二結構222的寬度相同，因此為了簡潔起見省略了這些細節。此外，第一結構220和第二結構222的佈置可以與上述其他第一結構220和第二結構222的佈置相同，因此為了簡潔也省略了這些細節。
依舊參照圖8A和8B，根據步驟106形成一第一介電層230。根據步驟106，共形地形成一第一介電層230以覆蓋每個第一溝槽210的一側壁和一底部，以及覆蓋每個第二溝槽212的一側壁和一底部。在一些實施例中，第一介電層230可以包括氧化矽(SiO)，但是本揭露不限於此。根據步驟108，接下來在第一介電層230上形成一半導體層240。在一些實施例中，半導體層240包括矽，但是本揭露限於此。在一些實施例中，半導體層240的厚度小於10奈米，但是本揭露不限於此。
參照圖8A和8B，根據步驟110進行一氧化。在一些實施例中，該氧化可以是一熱氧化，但是本揭露不限於此。根據步驟110，在每個第一溝槽210及每個第二溝槽212中氧化半導體層240，將其轉換為一半導體氧化物層250，例如SiO層，但是本揭露不限於此。應注意的是，在一些實施例中，半導體氧化物層250覆蓋第一溝槽210及第二溝槽212的一側壁和一底部，而不填充該溝槽。因此，第一溝槽210的寬度W1減小，第二溝槽212的寬度W2減小。如圖8A和8B所示，第一溝槽210包括一減小寬度W1'，第二溝槽212包括一減小寬度W2'。在一些實施例中，第二溝槽212的減小寬度W2'及第一溝槽210的減小寬度W1均大於零。此外，在執行該氧化期間，第一介電層230對介電層230下方的基底200提供保護，因此不會引起基底200的氧化或消耗。
參照圖9A和9B，根據步驟112在基底200上形成一第二介電層260。在一些實施例中，第二介電層260包括有利於填充間隙或溝槽的一可流動介電材料。如上面所提，該可流動的電介質材料可以被沉積以實質上填充高縱橫率間隙或溝槽而不留下空隙。在一些實施例中，該可流動電介質材料以液體形式施加，並且流入第一溝槽210和第二溝槽212中。然後進行一硬化製程，使得可該流動的電介質材料從該液體形式轉變為一固體形式，從而獲得第二電介質層260以填充第一溝槽210及第二溝槽212，如圖 9B所示。另外，在一些實施例中，第一介電層230及第二介電層260可以包括相同的材料，例如SiO，但是本揭露不限於此。在一些實施例中，第一介電層230，半導體氧化物層250和第二介電層260都包括相同的材料，例如SiO，但是本揭露不限於此。
參照圖10A和10B，在一些實施例中，在形成第二介電層260之後執行一平坦化。因此，第一島狀結構220和第二島狀結構222上的圖案化硬遮罩202被暴露，並且第一介電層230、半導體氧化物層250及第一島狀結構220和第二島狀結構222之間的一第二介電層260被暴露。在一些實施例中，圖案化硬遮罩202的一頂表面、第一電介層230的一最頂部分、半導體氧化物層250的一頂表面及第二電介質層260的一頂表面是共面的，但本揭露不限於此。此外，在第一島狀結構220和第二島狀結構222之間獲得包括第一介電層230、半導體氧化物層250及第二介電層260的一隔離結構270。
根據製備方法10，第一溝槽210及第二溝槽212填充有第二電介層260。但是，第一介電層230和半導體氧化物層250做為一增強物，因此在該可流動的介電材料填充第一溝槽210和第二溝槽212、在可流動的介電材料的硬化期間做為應力緩衝。因此，減輕了第一島狀結構220和第二島狀結構222的坍塌問題，因此改善了包括第一島狀結構220和第二島狀結構222的元件的可靠性和性能。
圖11A、圖12A、圖13A是例示本揭露的一第三實施例之該半導體結構的該製備方法的各種製造階段。圖11B、圖12B、圖13B是剖視圖，分別是圖11A、圖12A及圖13A沿剖面線I-I'及II-II'的剖視圖。應該理解的是，為了清楚和簡單起見，第一和第二實施例中的類似特徵由相同的附圖標記標識。此外，第一和第二實施例中的類似元件可以包括類似的材料，為了簡潔起見省略了這些細節。參照圖11A及圖11B，根據步驟102，提供一基底200。在基底200上形成一圖案化硬遮罩202。接下來，透過圖案化硬遮罩202去除部分基底200，因此去除複數個第一溝槽210，形對複數個第二溝槽212，如圖11A和11B所示。在一些實施例中，第一溝槽210和第二溝槽212具有相同的深度，但本揭露不限於此。在一些實施例中，第一溝槽210的寬度W1可以與上述其他第一溝槽210的寬度相同，第二溝槽212的寬度W2可以與上述其他第二溝槽212的寬度相同，因此，為簡潔起見，省略了這些細節。此外，如圖11A所示，第一溝槽210和第二溝槽212彼此耦接以形成一柵格(grid)。
依舊參照圖11A和11B，透過第一溝槽210及第二溝槽212形成的該柵格更定義複數個第一島狀結構220和複數個第二島狀結構222。換句話說，根據步驟104同時形成複數個第一溝槽210、複數個第二溝槽212、複數個第一島狀結構220及複數個第二島狀結構222。第一結構220和第二結構222的一寬度W3及一長度L可以與上述其他第一結構220和第二結構222的該寬度W3及該長度L相同，因此為了簡潔起見省略了這些細節。此外，第一結構220和第二結構222的佈置可以與上述其他第一結構220和第二結構222的佈置相同，因此為了簡潔也省略了這些細節。之後，根據步驟106在基底200上形成一第一介電層230。根據步驟106，共形地形成一第一介電層230以覆蓋每個第一溝槽210的一側壁和一底部，以及覆蓋每個第二溝槽212的一側壁和一底部。在一些實施例中，第一介電層230可以包括氮化矽(SiN)、氮氧化矽(SiON)或碳氮化矽(SiCN)，但本揭露不限於此。
參照圖圖12A和12B，根據步驟108，接下來在第一介電層230上形成一半導體層240。在一些實施例中，半導體層240包括矽，但是本揭露限於此。在一些實施例中，半導體層240的一厚度小於10奈米，但是本揭露不限於此。隨後，根據步驟110進行一氧化。在一些實施例中，該氧化可以是一熱氧化，但是本揭露不限於此。根據步驟110，在每個第一溝槽210及每個第二溝槽212中氧化半導體層240，將其轉換為一半導體氧化物層250，例如SiO層，但是本揭露不限於此。在一些實施例中，半導體氧化物層250填充第一溝槽210並覆蓋第二溝槽212的一側壁和一底部，如圖12B所示。但是，在其他實施例中，半導體氧化物層250覆蓋第一溝槽和第二溝槽的一側壁及一底部。在後面的實施例中，由於較厚的半導體氧化物層250，第一溝槽210的寬度W1減小到減小寬度W1'，並且第二溝槽212的寬度W2減小到減小寬度W2'。此外，在執行該氧化期間，第一介電層230對第一介電層230下方的基底200提供保護，因此不會引起對基底200的氧化或消耗。
依舊參照圖12A和12B，根據步驟112在基底200上形成一第二介電層260。在一些實施例中，第二介電層260包括有利於填充間隙或溝槽的一可流動介電材料。如上面所提，該可流動的電介質材料可以被沉積以實質上填充高縱橫率間隙或溝槽而不留下空隙。在一些實施例中，該可流動電介質材料以液體形式施加，並且流入第二溝槽21中(在一些實施例中，也流入第一溝槽210中)。然後進行一硬化製程，使得可該流動的電介質材料從該液體形式轉變為一固體形式，從而獲得第二電介質層260以填充第二溝槽212(在一些實施例中，也流入第一溝槽210中)，如圖12B所示。此外，在一些實施例中，第一介電層230'和第二介電層260可包括不同的材料。例如，第一介電層230'包括SiN，SiON或SiCN，第二介電層260包括SiO，但是本揭露不限於此。
參照圖13A和13B，在一些實施例中，在形成第二介電層260之後執行一平坦化。因此，圖案化硬遮罩202、第一介電層230、半導體氧化物層250及第第二介電層260被暴露。在一些實施例中，圖案化硬遮罩202的一頂表面、第一電介層230的一最頂部分、半導體氧化物層250的一頂表面及第二電介質層260的一頂表面是共面的，但本揭露不限於此。此外，在第一島狀結構220和第二島狀結構222之間獲得包括第一介電層230、半導體氧化物層250及第二介電層260的一隔離結構270。
在本揭露中，形成該半導體氧化物層250以填充第一溝槽210，其具有一寬度，且該寬度小於該第二個溝槽212的一寬度。隨後，形成第二介電層260以填充第二溝槽212。結果，減小了因使用第二介電層260填充第二溝槽212而產生的與第一溝槽相鄰的第一島狀結構220和第二島狀結構222的應力。因此，減輕了第一島狀結構220和第二島狀結構222的坍塌問題，因此改善了包括第一島狀結構220和第二島狀結構222的元件的可靠性和性能。
相反地，採用不形成半導體氧化物層以填充第一溝槽的比較方法，用於填充該第一溝槽和該第二溝槽的該介電層會對該第一溝槽和該第二溝槽旁邊的第一島狀結構和第二島狀結構引起應力。由於第一溝槽的寬度小於第二溝槽的寬度，因此應力對靠近第一溝槽的第一第二島狀結構和第二島狀結構造成更大的影響。因此，緊鄰第一溝槽的第一或第二島結構經常坍塌，因此包括第一島狀結構和第二島狀結構的元件的可靠性和性能受到不利影響。
本揭露提供一種半導體結構的製備方法。該製備方法包括下列步驟：提供一基底；形成複數個第一溝槽、複數個第二溝槽、複數個第一島狀結構和複數個第二島狀結構，其中每個該第一島狀結構與每個該第二島狀結構透過該第一溝槽隔開，該複數個第一島狀結構透過該第二溝槽彼此隔開，以及該複數個第二島狀結構透過該第二溝槽彼此隔開；共形地形成一第一介電層，其覆蓋每個該第一溝槽的一側壁及一底部，以及覆蓋每個該第二溝槽的一側壁和一底部；形成一半導體層在該第一介電層上；執行一氧化將該半導體層轉化為在每個該第一溝槽及每個該第二溝槽中的一半導體氧化物層；形成一第二介電層以填充該複數個第二溝槽。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10‧‧‧半導體結構的製備方法102‧‧‧步驟104‧‧‧步驟106‧‧‧步驟108‧‧‧步驟110‧‧‧步驟112‧‧‧步驟200‧‧‧基底 202‧‧‧圖案化硬遮罩210‧‧‧第一溝槽212‧‧‧第二溝槽220‧‧‧第一島狀結構222‧‧‧第二島狀結構230‧‧‧第一介電層240‧‧‧半導體層250‧‧‧半導體氧化物層260‧‧‧第二介電層270‧‧‧隔離結構230'‧‧‧第一介電層C1‧‧‧第一行C2‧‧‧第二行D1‧‧‧第一方向D2‧‧‧第二方向W1‧‧‧寬度W1'‧‧‧減小寬度W2‧‧‧寬度W2'‧‧‧減小寬度W3‧‧‧寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露的一些實施例之一半導體結構的一製備方法。 圖2A、圖3A、圖4A、圖5A、圖6A和7A是示意圖，例示本揭露的一第一實施例之該半導體結構的該製備方法的各種製造階段。 圖2B、圖3B、圖4B、圖5B、圖6B和7B是剖視圖，分別是圖2A、圖3A、圖4A、圖5A、圖6A和7A沿剖面線I-I'及II-II'的剖視圖。 圖8A、圖9A、圖10A是示意圖，例示本揭露的一第二實施例之該半導體結構的該製備方法的各種製造階段。 圖8B、圖9B、圖10B是剖視圖，分別是圖8A、圖9A及圖10A沿剖面線I-I'及II-II'的剖視圖。 圖11A、圖12A、圖13A是示意圖，例示本揭露的一第三實施例之該半導體結構的該製備方法的各種製造階段。 圖11B、圖12B、圖13B是剖視圖，分別是圖11A、圖12A及圖13A沿剖面線I-I'及II-II'的剖視圖。
10‧‧‧製備方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟

Claims (18)

  1. 一種半導體結構的製備方法，包括： 提供一基底； 形成複數個第一溝槽、複數個第二溝槽、複數個第一島狀結構和複數個第二島狀結構，其中每個該第一島狀結構與每個該第二島狀結構透過該第一溝槽隔開，該複數個第一島狀結構透過該第二溝槽彼此隔開，以及該複數個第二島狀結構透過該第二溝槽彼此隔開； 共形地形成一第一介電層，其覆蓋每個該第一溝槽的一側壁及一底部，以及覆蓋每個該第二溝槽的一側壁和一底部； 形成一半導體層在該第一介電層上； 執行一氧化將該半導體層轉化為在每個該第一溝槽及每個該第二溝槽中的一半導體氧化物層；以及 形成一第二介電層以填充該複數個第二溝槽。
  2. 如請求項1所述的製備方法，其中該複數個第一島狀結構沿一第一方向排列形成複數個第一行，該複數個第二島狀結構沿該第一方向排列形成複數個第二行。
  3. 如請求項2所述的製備方法，其中該複數個第一行及該複數個第二行沿著不同於該第一方向的一第二方向交替排列。
  4. 如請求項3所述的製備方法，其中該第二方向垂直於該第一方向。
  5. 如請求項1所述的製備方法，其中該複數個第一溝槽及該複數個第二溝槽彼此耦接以形成一柵格(grid)。
  6. 如請求項1所述的製備方法，其中該第二溝槽的一寬度是該第一溝槽一寬度的至少三倍。
  7. 如請求項1所述的製備方法，其中該第一溝槽的寬度小於30奈米。
  8. 如請求項1所述的製備方法，其中該半導體層包括矽。
  9. 如請求項1所述的製備方法，其中該半導體層的一厚度小於10奈米。
  10. 如請求項1所述的製備方法，其中該半導體氧化物層填充每個該第一溝槽。
  11. 如請求項1所述的製備方法，其中在每個該第一溝槽中形成該半導體氧化物層以減小每個該第一溝槽的一寬度，在每個該第二溝槽中形成該半導體氧化物層以減小每個該第二溝槽的一寬度。
  12. 如請求項1所述的製備方法，其中該第二介電層填充具有該減小寬度的該複數個第一溝槽和具有該減小寬度的該複數個第二溝槽。
  13. 如請求項1所述的製備方法，其中該第二介電層包括一可流動的介電材料。
  14. 如請求項1所述的製備方法，其中該第一介電層及第二介電層包括一相同的材料。
  15. 如請求項1所述的製備方法，其中該第一介電層及該第二介電層包括不同的材料。
  16. 如請求項1所述的製備方法，更包括在形成該第二介電層之後進行一平坦化。
  17. 如請求項16所述的製備方法，更包括在每個第一島狀結構及每個第二島狀結構上形成一圖案化硬遮罩，其中在執行該平坦化之後，該圖案化硬遮罩被曝光。
  18. 如請求項16所述的製備方法，其中該圖案化硬遮罩的一頂表面、該第一電介層的一最頂部及該第二電介層的一頂表面是共面的。
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