TWI644373B - 半導體圖案及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體圖案及其製備方法。該半導體圖案包括一基底；複數個第一半導體結構，設置在該基底上方；複數個第二半導體結構，設置在該基底上方；以及一半導體框架結構，設置在該基底上方。該第一半導體結構和該第二半導體結構交替排列。該半導體框架結構環繞該第一半導體結構和該第二半導體結構。該第一半導體結構包括一第一長度，該第二半導體結構包括一第二長度，且該第一半導體結構之該第一長度小於該第二半導體結構之該第二長度。

Description

半導體圖案及其製備方法
本揭露係關於一種半導體圖案及其製備方法，尤其係指一種半導體圖案及應用於製備半導體圖案之自切割（self-cutting）方法。
在半導體製程中，通常用微影技術來定義結構。典型地，積體電路佈局設計並輸出至一個或多個光罩上。然後將積體電路佈局從光罩轉入至遮罩層以形成遮罩圖案，並從遮罩圖案轉入至目標層。然而，隨著包括諸如動態隨機存取記憶體（DRAM），快閃記憶體，靜態隨機存取記憶體（SRAM）和鐵電（FE）記憶體等半導體結構之進步之微型化和集成要求，半導體結構或特徵這樣的元件也變得更加精細和更微型化。於是，在半導體結構和特徵尺寸不斷縮小下，對於在形成該半導體結構和該特徵之技術上，提出越來越大的要求。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體圖案。該半導體圖案包括一基底；複數個第一半導體結構，設置在該基底上方；複數個第二半導體結構，設置在該基底上方；以及一半導體框架結構，設置在該基底上方。該第一半導體結構和該第二半導體結構交替排列。該半導體框架結構環繞該第一半導體結構和該第二半導體結構。該第一半導體結構包括一第一長度，該第二半導體結構包括一第二長度，且該第一半導體結構之該第一長度小於該第二半導體結構之該第二長度。 在一些實施例中，該第一半導體結構和該第二半導體結構沿著一第一方向延伸，且沿著垂直於該第一方向之一第二方向排列。 在一些實施例中，每個該第一半導體結構與該半導體框架結構藉著一第一間隙沿著該第一方向間隔開，且每個該第二半導體結構與該半導體框架結構藉著一第二間隙沿著該第一方向間隔開。 在一些實施例中，該第一間隙大於該第二間隙。 在一些實施例中，該第一半導體結構與該第二半導體結構藉著一第三間隙沿著該第二方向間隔開。 在一些實施例中，該半導體框架結構包括至少一第一部份和一第二部分，其中該第一部分和該第二部分彼此垂直。 在一些實施例中，該半導體框架結構之該第一部分垂直於該第一半導體結構和該第二半導體結構，且該半導體框架結構之該第二部分平行於第一半導體結構和第二半導體結構。 在一些實施例中，該第二半導體結構中之一個設置在該半導體框架結構之該第二部分和該第一半導體結構之間。 在一些實施例中，該第一半導體結構、該第二半導體結構，以及該半導體框架結構包含一相同材料。 本揭露之另一實施例提供一種一種半導體圖案之製備方法。該製備方法包括以下步驟：提供一基底；形成複數個第一核心特徵以及至少一環繞該第一核心特徵之框架特徵在該基底上方，其中該第一核心特徵沿著一第一方向延伸且沿著一垂直於該第一方向之第二方向排列，該第一核心特徵包括一第一長度，每個該第一核心特徵藉著一第一間隙沿著該第一方向與該框架特徵間隔開；形成一間隙層以填入該第一間隙，並形成彼此完全分隔之複數個個別的凹槽；形成複數個第二個核心特徵於該凹槽內；該第二個核心特徵彼此完全分隔開，且藉著該間隙層該第二個核心特徵與該框架特徵間隔開，該第二個核心特徵包括一第二長度；從該基底中移除該間隙層以形成複數個開口在該第一核心特徵、該第二個核心特徵和該框架特徵之間。 在一些實施例中，形成複數個該第一核心特徵以及至少一該框架特徵在該基底上方之步驟還包括：形成一第一犧牲層於該基底上方；形成一圖案化光阻於該第一犧牲層上方；以及藉著該圖案化光阻，蝕刻該第一犧牲層，以同時形成該複數個第一核心特徵和至少一框架特徵。 在一些實施例中，該半導體圖案之製備方法還包括在蝕刻該第一犧牲層之前，執行一修邊步驟在該圖案化光阻上。 在一些實施例中，該第一間隙之一寬度等同於或小於一該間隙層之兩倍厚度。 在一些實施例中，該形成複數個該第二核心特徵之步驟還包括以下步驟：形成一第二犧牲層填入於個別的該凹槽內，以及移除一部分該第二犧牲層以於個別的該凹槽內形成該複數個第二核心特徵而暴露出部分該間隙層。 在一些實施例中，該第二特徵之該第二長度大於該第一特徵之該第一長度。 在一些實施例中，每個該第二特徵藉著一第二間隙沿著該第一方向與該框架特徵間隔開，其中該第二間隙小於該第一間隙。 在一些實施例中，該第一特徵與該第二特徵沿著該第二方向交替排列，且藉著一第三間隙沿著該第二方向間隔開，其中該第三間隙之寬度實質相同該間隙層之厚度。 在一些實施例中，該第二核心特徵中之一個沿著該第二方向相鄰於該框架特徵，且藉著該第三間隙與該框架特徵間隔開。 在一些實施例中，該基底還包括一形成在該基底上之硬遮罩。 在一些實施例中，該半導體圖案之製備方法還包括將該第一核心特徵、該第二核心特徵和該框架特徵轉入至該基底以形成複數個第一半導體結構、複數個第二半導體結構以及一半導體框架結構，其中該複數個第一半導體結構包含該第一長度，該複數個第二半導體結構包含該第二長度。 在本揭露之實施例中，該半導體圖案之製備方法提供一框架結構以及在該第一核心特徵及該框架特徵之間形成一第一間隙。更重要的是藉著該間隙層填入該第一間隙內，從而形成複數個個別的凹槽。藉著間隙層，使形成在個別的凹槽中的第二核心特徵242彼此完全分隔開。在移除間隙層之後，第一核心特徵、第二核心特徵和框架特徵214彼此間隔開，且可被轉入至基底和/或目標層。於是，藉著上述轉入所得到的第一半導體結構、第二半導體結構和半導體框架結構會彼此間隔開。這種製備半導體結構的方法稱作一自切割方法。 相對來說，在沒有提供框架特徵的比較方法中，第一核心特徵之間沒有形成個別的凹槽。更重要是隨後形成的第二核心特徵彼此全連接而形成一梳狀圖案。所以藉著轉入第二核心特徵，以得到彼此連接的複數個第二半導體結構。因而需要一重或多重附加的切割步驟以斷開或分隔第二半導體結構。 因此，由於這種製備方法還需要切割，所以製程的時間跟成本會增加。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 如本文所使用的，術語“特徵”是指圖案的部分，例如線，間隙(隔)，通孔，柱，溝渠，溝槽或緣溝。如本文所使用的，術語“核心”是指在垂直水平上形成的遮罩特徵。如本文所使用的，“目標層”是指要形成半導體結構圖案之一層。目標層可以是基底的一部分。目標層也可以是形成在基底上的金屬層、半導體層或絕緣層。 如本文所使用的，在本揭露中所使用的術語“圖案化”來描述在一表面上形成一預定圖案之操作。圖案化操作包括各種不同的步驟和製程，且根據不同之實施例而有所變化。在一些實施例中，採用圖案化製程來對現有的膜或層進行圖案化。圖案化製程包括在現有的膜或層上形成遮罩，並用蝕刻或其它移除製程除去未遮罩的膜或層。遮罩可以是光阻或硬遮罩。在一些實施例中，採用圖案化製程直接在一表面上形成圖案層。圖案化製程包括在表面上形成感光膜，進行微影製程，且進行顯影處理。剩餘的感光膜保持並集成至半導體元件中。 圖1係根據本揭露之一些實施例的流程圖，說明一種半導體結構之製備方法。半導體圖案的製備方法10包括步驟102，提供一基底。半導體圖案的製備方法10還包括步驟104，形成複數個第一核心特徵以及至少一個框架特徵圍繞該第一核心特徵在基底上方，其中第一核心特徵沿著第一方向延伸且沿著垂直於第一方向的第二方向排列，第一核心特徵包括一第一長度，且每個第一核心特徵藉著第一間隙沿著第一方向與框架特徵間隔開。半導體圖案的製備方法10還包括步驟106，在基底上形成間隙層以填入第一間隙且形成彼此完全分隔開之複數個個別的凹槽。半導體圖案的製備方法10還包括步驟108，形成複數個第二核心特徵在個別的凹槽中。第二核心特徵完全彼此分隔開且藉著間隙層與該框架特徵間隔開。第二個核心特徵包括一第二長度。半導體圖案的製備方法10還包括步驟110，從基底中移除間隙層以形成複數個開口在第一核心特徵、第二核心特徵和框架特徵之間。半導體圖案的製備方法10將根據一個或多個實施例做進一步的描述。 圖2A至2C係根據本揭露之一些實施例的示意圖，說明半導體圖案的製備方法10的製造階段；其中，圖2B是沿著圖2A之A-A'線的截面圖，圖2C是沿圖2A之B-B'線的截面圖。參考圖2A至2C，根據步驟102，提供基底200。基底200可以包括矽（Si）、鎵（Ga）、砷化鎵（GaAs）、氮化鎵（GaN）、應變矽(strained silicon)、矽 - 鍺（SiGe）、碳化矽（SiC）、金剛石(diamond)、磊晶層(epitaxy layer)或其組合。在本揭露的一些實施例中，目標層202形成在基底200上方。目標層202可包括多層或單層。目標層202可以是通過IC製程形成各種的IC組件，部件或結構的層。組件、部件和結構的示例包括電晶體，電容器，電阻器，二極管，導電線，電極，間隙壁，溝渠等。目標層202可包括基於要形成之裝置的類型而選擇的材料。目標層材料的示例包括例如但不限於介電材料、半導體材料和導電材料。 仍參照圖2A至2C，提供一硬遮罩204於目標層202和基底200上方。在本揭露的一些實施例中，硬遮罩204包括一多層結構。例如但不限於，硬遮罩204可包括至少一個第一遮罩層206a和一個第二遮罩層206b，堆疊在第一遮罩層206a上。更重要的是第一遮罩層206a和第二遮罩層206b在組成上可包括不同的材料或在組成上係數不同的材料，這樣，使用適合的蝕刻化學，相對於第一遮罩層206a，可選擇性地移除第二遮罩層206b。作為示例而非限制，第一遮罩層206a可包括氧化矽（SiO）材料，氮化矽（SiN）材料或氮氧化矽（SiON）材料。第二遮罩層206b可以包括SiO材料，SiN材料或SiON材料。第二遮罩層206b可選擇性使用，以致當使用合適的蝕刻化學時，可選擇性地去除第二遮罩層206b而不影響第一遮罩層206a。習知技藝人士可輕易理解本揭露基於給定應用的成本，時間，功效和製程考量，來選擇單層硬遮罩或雙層硬遮罩。 仍參照圖2A至2C，在硬遮罩204上方，形成第一犧牲層210。在本揭露的一些實施例中，第一犧牲層210可包括有機材料，且有機材料可包括感光材料或非感光材料，但本揭露不限於此。另外，遮罩層208可以選擇性地形成在第一犧牲層210上方，如圖2A至2C所示。然而，在本揭露的一些實施例中，可以省略遮罩層208。在本揭露的一些實施例中，遮罩層208可提供改良後之蝕刻選擇性和/或抗反射性，以用於去除第一犧牲層210，且可提供實質上平坦的表面，在其上可形成另外的材料，如下所述。在遮罩層208和/或第一犧牲層210上方形成圖案化光阻220，如圖2A至2C所示。圖案化光阻220可包括，例如但不限於，藉著傳統微影所形成的線路，如在半導體製造領域中習知的。 圖3A至3C係根據本揭露之一些實施例的示意圖，說明半導體圖案的製備方法10的製造階段；其中，圖3B是沿著圖3A之A-A'線的截面圖，圖3C是沿圖3A之B-B'線的截面圖。在本揭露的一些實施例中，可對圖案化光阻220進行修邊步驟，以使圖案化光阻220的寬度可進一步縮小，如圖3A至3C所示。 然而，在本揭露的一些實施例中，當藉著傳統微影，所形成之圖案化光阻220包括一期望寬度時，可省略修邊步驟。 圖4A至4C係圖3A-3C中所示之製造階段後的製造階段的示意圖，其中圖4B是沿圖4A之A-A'線的截面圖，圖4C是沿著圖4A之B-B'線的截面圖。根據步驟104，然後藉著圖案化光阻220蝕刻第一犧牲層210，同時在基底200上方形成複數個第一核心特徵212和至少一個框架特徵214。習知技藝人士可輕易理解這第一核心特徵212包括藉圖案化光阻220所定義的線路，且框架特徵214包括由圖案化光阻所定義的框架形狀。之後，移除圖案化光阻220。如圖4A所示，第一核心特徵212沿著第一方向D1延伸，且沿著與第一方向D1垂直的第二方向D2排列。第一核心特徵212包括第一長度L1。另外，雖然在圖4A中，示出第一核心特徵212的一部分和框架特徵214的一部分，但習知技藝人士將輕易理解這框架特徵214包圍第一核心特徵212，但是本揭露不限於此。再者，根據本實施例，框架特徵214可形成在基底200的陣列邊緣區域中，但是本揭露不限於此。 在本揭露的一些實施例中，框架特徵214包括第一部分216a和第二部分216b。第一部分216a沿第二方向D2延伸，第二部分216b沿著第一方向D1延伸。如圖4A所示，每個第一核心特徵212中與框架特徵214的第一部分216a藉著間隙G1a沿著第一方向D1間隔開。第一核心特徵212藉著另一間隙G1b彼此間隔開。此外，第一核心特徵212與框架特徵214的第二部分216b藉著間隙G1c間隔開，且間隙G1c的寬度與間隙G1b的寬度相同。更重要的是間隙G1a的寬度等於或小於兩倍所要形成的間隔層的厚度，且將作進一步的描述。 圖5A至5C係圖4A-4C中所示之製造階段後之製造階段的示意圖，其中圖5B是沿圖5A之A-A'線的截面圖，圖4C是沿著圖4A之B-B'線的截面圖。根據步驟106，間隙層230形成在基底200上方。間隙層230共形地形成以覆蓋或塗覆每個第一核心特徵212和框架特徵214的側壁和頂表面，如圖5A至5C所示。間隙層230可包括與第一犧牲層210不同的材料，但本揭露不限於此。在本揭露的一些實施例中，間隙層230可以包括例如但不限於氮化矽（SiN），氧化矽（SiO），氮氧化矽（SiON），其組合，其堆疊層或其類似物。間隙層230包括一厚度T。要注意的是由於框架特徵214的第一部分216a和第一核心特徵212之間的間隙G1a的寬度等於或小於兩倍的間隙層230的厚度，藉著間隙層230填入間隙G1a，如圖5A和5C所示。更重要的是形成了彼此完全分離的複數個個別的凹槽232。如圖5B至5C所示，間隔層230形成各個凹槽232的底部和側壁 圖6A至6C係圖5A-5C中所示之製造階段後之製造階段的示意圖，其中圖6B是沿圖6A之A-A'線的截面圖，圖6C是沿著圖6A之B-B'線的截面圖。參考圖6A至6C，在基底200上方形成第二犧牲層240。形成第二犧牲層240以填入間隙G1a、G1b和G1c。在本揭露的一些實施例中，第二犧牲層240可以包括有機材料，且有機材料可以包括感光材料或非感光材料，但是本揭露不限於此。在本揭露的一些實施例中，第二犧牲層240包括與第一犧牲層210不同的材料。在本揭露的一些實施例中，第一犧牲層210和第二犧牲層240包括相同的材料 圖7A至7C係圖6A-6C中所示之製造階段後之製造階段的示意圖，其中圖7B是沿圖7A之A-A'線的截面圖，圖7C是沿著圖7A之B-B'線的截面圖。在本揭露的一些實施例中，一部分的第二犧牲層240可經由蝕刻製程移除，但本揭露不限於此。根據本揭露的一些實施例中的步驟108，回蝕刻第二犧牲層240以在第一核心特徵212的頂表面和側壁上露出間隙層230，如圖7A至7C所示。因此，剩餘的第二犧牲層240可包括多個第二核心特徵242。更重要的是第二核心特徵242形成以填入一個個的凹槽232，如圖7A所示。因此，第二核心特徵242彼此完全分離，且藉著間隙層230與框架特徵214間隔開。此外，第一核心特徵212和第二核心特徵242沿著第二方向D2交替排列，且相鄰的第一核心特徵212和第二核心特徵242藉著間隙層230彼此間隔開，間隙層230包括厚度T如圖7B所示(圖5B，不然就是7B圖面加上厚度T)。回圖7A參考，第二核心特徵包括第二長度L2，且第二長度L2大於第一核心特徵212的第一長度L1。 圖8A至8C係圖7A-7C中所示之製造階段後之製造階段的示意圖，其中圖8B是沿圖8A之A-A'線的截面圖，圖8C是沿著圖8A之B-B'線的截面圖。接著，根據步驟110，間隙層230從基底200中移除，以在第一核心特徵212、第二核心特徵242和框架特徵214之間，形成複數個開口234。因此，第一核心特徵212，第二核特徵242和框架特徵214藉著開口234彼此間隔開。此外，根據本實施例，第一核心特徵212和框架特徵214的高度可小於第二核心特徵242的高度，但是本揭露不限於此。 仍參考圖8A至8C，每個第一核心特徵212與框架特徵214，特別是與框架特徵214的第一部分216a，沿著第一方向D1藉著間隙G1a間隔開。每個第二核心特徵242中與框架特徵214間隔開，特別是與框架特徵214的第一部分216a，沿著第一方向D1藉著間隙G2間隔開。更重要的是間隙G2小於間隙G1a。第一核心特徵212和第二核心特徵242沿著第二方向D2交替排列。第一核心特徵212和第二核心特徵242沿著第二方向D2藉著間隙G3彼此間隔開，且間隙G3的寬度與間隙層230的厚度T基本相同。再者，第二核心特徵242中的一個沿著第二方向D2鄰近框架特徵214。如圖8A所示，第二核心特徵242鄰近框架特徵214的第二部分216b，且與框架特徵214的第二部分216b，藉著間隙G3間隔開，這間隙G3基本上與間隙層230的厚度T相同。在本揭露的一些實施例中，硬遮罩204可被暴露在第一核心特徵212、第二核心特徵242和框架特徵214之間。換句話說，硬遮罩204可被暴露在開口234的底部 圖9A至9C係圖8A-8C中所示之製造階段後之製造階段的示意圖，其中圖9B是沿圖9A之A-A'線的截面圖，圖9C是沿著圖9A之B-B'線的截面圖。接著，第一核心特徵212、第二核心特徵242和框架特徵214被轉入到基底204或目標層202中。在本揭露的一些實施例中，所暴露出的硬遮罩204被蝕刻以形成複數個凹槽236。如圖9A至9C所示，凹槽236形成在第一核心特徵212、第二核心特徵242和框架特徵214之間。在本揭露的一些實施例中，凹槽236可形成在至少第二硬遮罩層206b中，但是本揭露不限於此。 圖10A至10C係圖9A-9C中所示之製造階段後之製造階段的示意圖，其中圖10B是沿著圖10A之A-A'線的截面圖，圖10C是沿著圖10A之B-B'線的截面圖。在本揭露的一些實施例中，所暴露的硬遮罩204被蝕刻以至少在第一硬遮罩層206a中形成多個凹槽238，但是本揭露不限於此。 圖11A至11C係圖10A-10C中所示之製造階段後之製造階段的示意圖，其中圖11B是沿圖11A之A-A'線的截面圖，圖11C是沿著圖11A之B-B'線的截面圖。在本揭露的一些實施例中，基底200或目標層202被蝕刻以形成通過凹槽238的複數個第一半導體結構262、複數個第二半導體結構264和至少一個半導體框架結構266。如圖11A所示，第一半導體結構262、第二半導體結構264和半導體框架結構266形成半導體圖案260。 參考圖11A至11C，半導體圖案260包括基底200、設置在基底200上方的複數個第一半導體結構262、設置在基底200上方的複數個第二半導體結構264以及設置在基底200上方的半導體框架結構266。因此，第一半導體結構262、第二半導體結構264和半導體框架結構266包括一相同的材料。第一半導體特徵262和第二半導體特徵264沿著第一方向D1延伸，且沿著第二方向D2交替排列。第一半導體結構262包括第一長度L1，第二半導體特徵264包括第二長度L2，且第一半導體結構262的第一長度L1小於第二半導體結構264的第二長度L2。雖然圖11A中，僅示出了第一半導體特徵262的一部分、第二半導體特徵264的一部分和半導體框架結構266的一部分，習知技藝人士將輕易理解這半導體框架結構266圍繞第一半導體結構262和第二半導體結構264。在本揭露的一些實施例中，半導體框架結構266可以包括垂直於第一半導體特徵262和第二半導體特徵264的第一部分268a。半導體框架結構266還可以包括平行於第一半導體特徵262和第二半導體特徵264的第二部分268b。每個第一半導體結構262與半導體框架結構266間隔開。特別是每個第一半導體結構262與半導體框架結構266的第一部分268a藉著間隙G1a沿著第一方向D1間隔開。每個第二半導體結構264與半導體框架結構266間隔開。特別是每個第二半導體結構264與半導體框架結構266的第一部分268a藉著間隙G2沿著第一方向D1間隔開。間隙G1a大於間隙G2。也如圖11A所示，第一半導體結構262和第二半導體結構264藉著間隙G3沿著第二方向D2彼此間隔開，且間隙G3的寬度與間隙層230的厚度T基本相同。此外，第二半導體結構264之一個設置在半導體框架結構266的第二部分268b和第一半導體結構262之間。換句話說，第二半導體結構264之一個緊鄰半導體框架結構266的第二部分268b。相鄰的第二半導體結構264和半導體框架結構266的第二部分268b，同樣也藉著間隙G3彼此間隔開。 在本揭露之實施例中，提供框架特徵214，且在第一核心特徵212和框架特徵214之間形成間隙G1a。更重要的是藉著間隙層230填入間隙G1a內，從而形成複數個個別的凹槽232。所以，藉著間隙層230，使形成在各個凹槽232中的第二核心特徵242彼此完全分隔開。在移除間隙層230之後，第一核心特徵212、第二核心特徵242和框架特徵214彼此間隔開，且可被轉入至基底200和/或目標層202。於是，藉著上述轉入所得到的第一半導體結構262、第二半導體結構264和半導體框架結構266會彼此間隔開。這種製備半導體結構體10的方法稱作自切割方法。 相對來說，在沒有提供框架特徵的比較方法中，第一核心特徵之間沒有形成個別的凹槽。更重要是隨後形成的第二核心特徵彼此全連接而形成一梳狀圖案。所以藉著轉入第二核心特徵以得到彼此連接的複數個第二半導體結構。因而需要一重或多重附加的切割步驟以斷開和分離第二半導體結構。 因此，由於這種製備方法還需要切割，所以製程的時間跟成本會增加。 本揭露之一實施例提供一半導體圖案。該半導體圖案包括一基底；複數個第一半導體結構，設置在該基底上方；複數個第二半導體結構，設置在該基底上方；以及一半導體框架結構，設置在該基底上方。該第一半導體結構和該第二半導體結構交替排列。該半導體框架結構環繞該第一半導體結構和該第二半導體結構。該第一半導體結構包括一第一長度，該第二半導體結構包括一第二長度，且該第一半導體結構之該第一長度小於該第二半導體結構之該第二長度。 本揭露之另一實施例提供一種半導體圖案之製備方法。該製備方法包括以下步驟：提供一基底；形成複數個第一核心特徵，以及形成至少一框架特徵環繞該第一核心特徵在該基底上方，其中該第一核心特徵沿著一第一方向延伸且沿著一垂直於該第一方向之第二方向排列，該第一核心特徵包括一第一長度，每個該第一核心特徵中藉著一第一間隙沿著該第一方向與該框架特徵間隔開；形成一間隙層在該基底上方以填入該第一間隙，並形成彼此完全分隔開之複數個個別的凹槽；形成複數個第二個核心特徵在該個別的凹槽內，其中該第二個核心特徵藉著該間隙層彼此完全分隔開。該第二個核心特徵藉著該間隙層與該框架特徵間彼此完全間隔開，該第二個核心特徵包括一第二長度；從該基底中移除該間隙層以形成複數個開口在該第一核心特徵、該第二個核心特徵和該框架特徵之間。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10‧‧‧半導體圖案
102-112‧‧‧步驟
200‧‧‧基底
202‧‧‧目標層
204‧‧‧硬遮罩
206a‧‧‧第一遮罩層
206b‧‧‧第二遮罩層
208‧‧‧遮罩層
210‧‧‧第一犧牲層
212‧‧‧第一核心特徵
214‧‧‧框架特徵
216a‧‧‧第一部分
216b‧‧‧第二部分
220‧‧‧圖案化光阻
G1a、G1b、G1c、G2、G3‧‧‧間隙
D1‧‧‧第一方向
D2‧‧‧第二方向
230‧‧‧間隙層
232‧‧‧凹槽
234‧‧‧開口
236‧‧‧凹槽
238‧‧‧凹槽
240‧‧‧第二犧牲層
242‧‧‧第二核心特徵
260‧‧‧半導體圖案
262‧‧‧第一半導體結構
264‧‧‧第二半導體結構
266‧‧‧半導體框架結構
268a‧‧‧第一部分
268b‧‧‧第二部分
L1‧‧‧第一長度
L2‧‧‧第二長度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1係根據本揭露之一些實施例的流程圖，說明一種半導體結構之製備方法。 圖2A至2C係根據本揭露之一些實施例的示意圖，說明半導體圖案的製造階段；其中，圖2B是沿著圖2A之A-A'線的截面圖，圖2C是沿圖2A之B-B'線的截面圖。 圖3A至3C係根據本揭露之一些實施例的示意圖，說明半導體圖案的製造階段；其中，圖3B是沿著圖3A之A-A'線的截面圖，圖3C是沿圖3A之B-B'線的截面圖。 圖4A至4C係圖3A-3C中所示之製造階段後之製造階段的示意圖，其中圖4B是沿圖4A之A-A'線的截面圖，圖4C是沿著圖4A之B-B'線的截面圖。 圖5A至5C係圖4A-4C中所示之製造階段後之製造階段的示意圖，其中圖5B是沿圖5A之A-A'線的截面圖，圖4C是沿著圖4A之B-B'線的截面圖。 圖6A至6C係圖5A-5C中所示之製造階段後之製造階段的示意圖，其中圖6B是沿圖6A之A-A'線的截面圖，圖6C是沿著圖6A之B-B'線的截面圖。 圖7A至7C係圖6A-6C中所示之製造階段後之製造階段的示意圖，其中圖7B是沿圖7A之A-A'線的截面圖，圖7C是沿著圖7A之B-B'線的截面圖。 圖8A至8C係圖7A-7C中所示之製造階段後之製造階段的示意圖，其中圖8B是沿圖8A之A-A'線的截面圖，圖8C是沿著圖8A之B-B'線的截面圖。 圖9A至9C係圖8A-8C中所示之製造階段後之製造階段的示意圖，其中圖9B是沿圖9A之A-A'線的截面圖，圖9C是沿著圖9A之B-B'線的截面圖。 圖10A至10C係圖9A-9C中所示之製造階段後之製造階段的示意圖，其中圖10B是沿圖10A之A-A'線的截面圖，圖10C是沿著圖10A之B-B'線的截面圖。 圖11A至11C係圖10A-10C中所示之製造階段後之製造階段的示意圖，其中圖11B是沿圖11A之A-A'線的截面圖，圖11C是沿著圖11A之B-B'線的截面圖。

Claims (20)

  1. 一種半導體圖案，包括：一基底；複數個第一半導體結構，設置在該基底上方，該第一半導體結構包括一第一長度；複數個第二半導體結構，設置在該基底上方，該第二半導體結構包括一第二長度，且該第一半導體結構和該第二半導體結構交替排列；以及一半導體框架結構，設置在該基底上方，該半導體框架結構環繞該第一半導體結構和該第二半導體結構；其中該第一半導體結構之該第一長度小於該第二半導體結構之該第二長度；其中每個該第一半導體結構與該半導體框架結構藉著一第一間隙沿著該第一方向間隔開。
  2. 如請求項1所述之半導體圖案，其中該第一半導體結構和該第二半導體結構沿著一第一方向延伸，且沿著垂直於該第一方向之一第二方向排列。
  3. 如請求項1所述之半導體圖案，其中每個該第二半導體結構與該半導體框架結構藉著一第二間隙沿著該第一方向間隔開。
  4. 如請求項3所述之半導體圖案，其中該第一間隙大於該第二間隙。
  5. 如請求項1所述之半導體圖案，其中該第一半導體結構與該第二半導體結構藉著一第三間隙沿著該第二方向間隔開。
  6. 如請求項1所述之半導體圖案，其中該半導體框架結構包括至少一第一部份和一第二部分，且該第一部分和該第二部分彼此垂直。
  7. 如請求項6所述之半導體圖案，其中該半導體框架結構之該第一部分垂直於該第一半導體結構和該第二半導體結構，且該半導體框架結構之該第二部分平行於第一半導體結構和第二半導體結構。
  8. 如請求項7所述之半導體圖案，其中該第二半導體結構中之一個設置在該半導體框架結構之該第二部分和該第一半導體結構之間。
  9. 如請求項1所述之半導體圖案，其中該第一半導體結構、該第二半導體結構，以及該半導體框架結構包含一相同材料。
  10. 一種半導體圖案之製備方法，包括：提供一基底；形成複數個第一核心特徵以及至少一環繞該第一核心特徵之框架特徵在該基底上方，其中該第一核心特徵沿著一第一方向延伸且沿著一垂直於該第一方向之第二方向排列，該第一核心特徵包括一第一長度，且每個該第一核心特徵藉著一第一間隙沿著該第一方向與該框架特徵間隔開；形成一間隙層在該基底上方以填入該第一間隙，並形成彼此完全分隔之個別的複數個凹槽；形成複數個第二個核心特徵於該凹槽內，其中該第二個核心特徵彼此完全分隔開，且藉著該間隙層與該框架特徵間隔開，以及該第二個核心特徵包括一第二長度；以及從該基底中移除該間隙層以形成複數個開口在該第一核心特徵、該第二個核心特徵和該框架特徵之間。
  11. 如請求項10所述之製備方法，其中形成複數個該第一核心特徵以及至少一該框架特徵在該基底上方還包括：形成一第一犧牲層於該基底上方；形成一圖案化光阻於該第一犧牲層上方；以及藉著該圖案化光阻，蝕刻該第一犧牲層，以同時形成該複數個第一核心特徵和至少一框架特徵。
  12. 如請求項11所述之製備方法，還包括在蝕刻該第一犧牲層之前，執行一修邊步驟在該圖案化光阻上。
  13. 如請求項10所述之製備方法，其中該第一間隙之一寬度等同於或小於一該間隙層之兩倍厚度。
  14. 如請求項10所述之製備方法，其中該形成複數個該第二核心特徵還包括：形成一第二犧牲層填入於該個別的凹槽內；以及移除一部分該第二犧牲層以於該個別的凹槽內形成該複數個第二核心特徵而暴露出該間隙層。
  15. 如請求項10所述之製備方法，其中該第二特徵之該第二長度大於該第一特徵之該第一長度。
  16. 如請求項10所述之製備方法，其中每個該第二特徵藉著一第二間隙沿著該第一方向與該框架特徵間隔開，以及該第二間隙小於該第一間隙。
  17. 如請求項10所述之製備方法，其中該第一特徵與該第二特徵沿著該第二方向交替排列，且藉著一第三間隙沿著該第二方向間隔開，以及該第三間隙之寬度實質相同該間隙層之厚度。
  18. 如請求項17所述之製備方法，其中該第二核心特徵之一個沿著該第二方向相鄰於該框架特徵，且藉著該第三間隙與該框架特徵間隔開。
  19. 如請求項10所述之製備方法，其中該基底還包括一形成在該基底上之硬遮罩。
  20. 如請求項19所述之製備方法，還包括將該第一核心特徵、該第二核心特徵和該框架特徵轉入至該基底以形成複數個第一半導體結構、複數個第二半導體結構以及一半導體框架結構，其中該複數個第一半導體結構包含該第一長度，該複數個第二半導體結構包含該第二長度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685845B2 (en) 2018-11-06 2020-06-16 Nanya Technology Corporation Method for preparing a semiconductor structure
TWI835706B (zh) * 2022-01-19 2024-03-11 華邦電子股份有限公司 半導體記憶體結構的形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201642399A (zh) * 2015-05-29 2016-12-01 愛思開海力士有限公司 半導體封裝及其製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
KR100942078B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US10483169B2 (en) * 2016-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET cut-last process using oxide trench fill
US9824934B1 (en) * 2016-09-30 2017-11-21 International Business Machines Corporation Shallow trench isolation recess process flow for vertical field effect transistor fabrication
US9773901B1 (en) * 2016-10-26 2017-09-26 International Business Machines Corporation Bottom spacer formation for vertical transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201642399A (zh) * 2015-05-29 2016-12-01 愛思開海力士有限公司 半導體封裝及其製造方法

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