TWI726757B

TWI726757B - 反熔絲元件

Info

Publication number: TWI726757B
Application number: TW109122082A
Authority: TW
Inventors: 郝中蓬; 黃仲麟
Original assignee: 南亞科技股份有限公司
Priority date: 2019-10-18
Filing date: 2020-06-30
Publication date: 2021-05-01
Also published as: US20210118797A1; US11121081B2; CN112687658A; CN112687658B; TW202117981A

Abstract

本揭露提供一種反熔絲元件，具有一導電區、一介電層、一第一導電栓、一第二導電栓、一第一導電組件以及一第二導電組件；該導電區形成在一半導體基底中，並在一第一方向延伸；該介電層形成在該導電區的一部分上；該第一導電栓形成在該介電層上；該第二導電栓形成在該導電區的其他部份上；該第一導電組件形成在該第一導電栓上；該第二導電組件形成在該第二導電栓上。該介電層具有一第一介電部以及一第二介電部，該第一介電部在一第二方向延伸，該第二介電部在該第一方向延伸，而該介電層實現位在該導電區與該第一導電栓之間的一電性絕緣。該第一導電栓具有一第一區與一第二區，該第一區具有一第一寬度，該第二區具有一第二寬度，而該第一寬度大於該第二寬度。

Description

反熔絲元件

本申請案主張2019/10/18申請之美國正式申請案第16/656,711號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種積體電路的技術。特別是有關於一種用於積體電路元件之電性可程式化(electrically-programmable)反熔絲元件。

半導體產業藉由在最小特徵尺寸的持續縮小，以持續改善不同電子部件(例如電晶體、二極體、電阻器、電容器等)的積體密度(integration density)，而最小特徵尺寸的持續縮小允許更多部件整合在一給定區域中。在製造流程期間，積體電路(Integrated Circuit，IC)元件通常與所有內部連接設定一起製作。然而，由於用於形成該等積體電路的研發成本高、製造時間冗長以及製造工具成本高，所以使用者通常要求該等電路在該領域可經配置或可程式化。該等電路稱為可程式化電路，且通常包含多個可程式化連結(programmable links)。該等可程式化連結為電性互連(electrical interconnects)，其係在為了激活(activate)或停用(deactivate)對應所選擇的電子節點，而該等積體電路元件已經製造並封裝之後，該等電性互連不是斷開就是產生在所選擇的電子節點。

一熔絲元件即為一種可程式化連結。藉由燒斷熔絲元件在所選擇的交叉點以產生一開路(open circuit)，以程式化在該等積體電路元件中的該等可程式化連結。斷開與未斷開連結之組合代表多個”1”與”0”的一數位位元組合模式(digital bit pattern)，表示使用者希望儲存到積體電路元件中的資料。一反熔絲元件為另一種可程式化連結，其係已發展在積體電路元件。與在熔絲元件例子中造成一開路的可程式化機制相比，在反熔絲元件中的可程式化機制在其中產生一短路(short circuit)或一相對低阻連結。

然而，反熔絲結構可能佔用在半導體基底上的一大佔用面積，而可能需要高電流密度以及高電場。當積體電路的尺寸與元件密度進一步縮減時，需要具有適合的尺寸與崩潰狀態(breakdown conditions)的反熔絲元件。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種反熔絲元件，包括一導電區、一介電層、一第一導電栓、一第二導電栓、一第一導電組件以及一第二導電組件。該導電區形成在一半導體基底中，並在一第一方向延伸。該介電層形成在該導電區的一部分上。該介電層具有一第一介電部以及一第二介電部，該第一介電部在一第二方向延伸，該第二方向垂直於該第一方向，該第二介電部在該第一方向延伸；其中該介電層實現位在該導電區與該第一導電栓之間的一電性絕緣。該第一導電栓形成在該介電層上。該第一導電栓具有一第一區以及一第二區，該第一區具有一第一寬度，該第二區具有一第二寬度，其中該第一寬度大於該第二寬度。該第二導電栓形成在該導電區的另一部分上。該第一導電組件形成在該第一導電栓上，並在該第二方向延伸。該第二導電組件形成在該第二導電栓上，並在該第二方向延伸。

在本揭露的一些實施例中，該反熔絲元件還包括一阻障層，設置在該介電層與該第一導電栓之間。

在本揭露的一些實施例中，該介電層包含氧化矽。

在本揭露的一些實施例中，該介電層具有一厚度，大約1到5nm。

在本揭露的一些實施例中，該第一導電栓與該第二導電栓包含鎢、銅或摻雜多晶矽。

在本揭露的一些實施例中，該第一導電組件與該第二導電組件包含鎢、銅或鋁。

在本揭露的一些實施例中，該反熔絲元件還包括複數個絕緣結構，形成在該半導體基底中，用以在其中界定出該導電區。

在本揭露的一些實施例中，該等絕緣結構為淺溝隔離(shallow trench isolation，STI)結構。

在本揭露的一些實施例中，該第一導電組件與該導電區重疊，其間具有一第一重疊區，而該介電層與該導電區之間具有一第二重疊區，該第一重疊區的一面積與該第二重疊區的一面積的比率，大約為1.5：1到2.5：1。

在本揭露的一些實施例中，該介電層的該第一介電部具有一表面積，大於位在該半導體基底上之該第一導電栓的該第一區的一面積或該第二區的一面積；而該第一導電栓的該第一區具有一表面積，大於位在該半導體基底上之該第一導電栓的該第二區的該面積。

本揭露之另一實施例提供一種反熔絲元件，包括一導電區、一介電層、一第一導電栓、一第二導電栓、一第一導電組件以及一第二導電組件。該導電區形成在一半導體基底中，並在一第一方向延伸。該介電層，形成在該導電區的一部分上。該介電層具有一第一介電部以及一第二介電部，該第一介電部在一第二方向延伸，該第二方向垂直於該第一方向，該第二介電部在該第一方向延伸；其中該介電層實現位在該導電區與該第一導電栓之間的一電性絕緣。該第一導電栓形成在該介電層上。該第二導電栓形成在該導電區的另一部分上。該第一導電組件形成在該第一導電栓上，並在該第二方向延伸。該第二導電組件形成在該第二導電栓上，並在該第二方向延伸。

在本揭露的一些實施例中，該介電層包含氧化矽。

在本揭露的一些實施例中，該等絕緣結構為淺溝隔離結構。

在本揭露的一些實施例中，該介電層的該第一介電部具有一表面積，大於位在該半導體基底上之該第一導電栓的一表面積。

由於該等導電栓與介電層的結構，所以本揭露的該等反熔絲元件加強電場，該電場係加速介電崩潰(dielectric breakdown)；藉此改善使用在該等反熔絲元件之系統的效能。由於在該等反熔絲元件中介電崩潰的簡易與可預測性，所以可使用更精簡的電路以提供可程式化電壓單晶片(programming voltage on-chip)。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

對「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「示例性實施例(exemplary embodiment)」、「其他實施例(other embodiments)」、「另一實施例(another embodiment)」等的引用指示如此描述的本揭露的實施例，可以包括特定特徵、結構或特性，但並非每個實施例都必須包括特定的特性、結構或特性。此外，雖然可以重複使用短語「在實施例中」，但不一定指相同的實施例。

本揭露針對電可程式化的反熔絲元件。為了使本揭露完全可理解，在以下描述中提供了詳細的步驟和結構。顯然，本揭露的實施方式不限於本領域技術人員已知的特殊細節。另外，未詳細描述已知的結構和步驟，以免不必要地限制本揭露。下列詳細描述本揭露的較佳實施例。然而，除了詳細描述之外，本揭露還可以在其他實施例中被廣泛地實現。本揭露的範圍不限於詳細描述，而是由申請專利範圍界定。

依據本揭露的一些實施例，圖1為依據本揭露一些實施例中用於一積體電路元件之一種反熔絲元件的剖視示意圖，而圖2為依據本揭露一些實施例中圖1之反熔絲元件的頂視示意圖。圖1的剖視圖係沿圖2的剖線1-1所視。請參考圖1及圖2，一反熔絲元件1包括一半導體基底100、一導電區104、一摻雜區122、一介電層106、一第一導電栓108、一第二導電栓114、一埋入介電區120、一第一導電組件112以及一第二導電組件116；導電區104形成在半導體基底100的一部分中，並在一第一方向延伸；摻雜區122形成在導電區104中；介電層106形成在導電區104的一部分上；第一導電栓108形成在介電層106中；第二導電栓114形成在導電區104的另一部分上；第一導電組件112以及第二導電組件116分別覆蓋第一導電栓108以及第二導電栓114。舉例來說，如圖2所示，第一方向可為方向Y。

在一些實施例中，舉例來說，半導體基底100可為一矽基底，其具有一第一導電性，例如P型導電性。如圖2及圖3所示，例如淺溝隔離(shallow trench isolation，STI)結構的複數個絕緣結構102，可形成在半導體基底100中，藉此界定出導電區104。舉例來說，導電區104可為具有一第二導電性的一區域，而第二導電性不同於半導體基底100的第一導電性，例如N型摻雜區，其摻雜濃度約1E17至1E19 atoms/cm ²。在一些實施例中，導電區104可當作是該等元件的一主動區或是一積體電路的反熔絲。

在一些實施例中，第一導電栓108與第二導電栓114形成在導電區104的不同部分上，並以複數個絕緣結構102而相互電性絕緣。舉例來說，在一閘極結構之一閘極氧化物層(gate oxide)與一閘極電極形成期間，可形成如圖2所示的介電層106與導電栓108，並可依序形成該等絕緣結構102，以將介電層106與第一導電栓108絕緣。在一些實施例中，反熔絲元件1還包括一阻障層(barrier layer) 118，設置在介電層106與第一導電栓108之間。依據本揭露的一些實施例，阻障層118可含有Ti、TiN、Ta、TaN的組合，或是其他適合材料的組合。

如圖1所示，在一些實施例中，介電層106形成在導電區104的一部份上，而介電層106包括一第一介電部106A以及一第二介電部106B，第一介電部106A在一第二方向延伸，且第二方向垂直於第一方向，第二介電部106B在第一方向延伸。如圖2所示，第一方向可為Y方向，而第二方向可為X方向。在一些實施例中，介電層106實現位在導電區104與第一導電栓108之間的一電性絕緣(electrical isolation)。再者，介電層106可包括氮化的氧化矽(nitrided silicon oxide)，並可具有一厚度，大約1至5nm。然而，應當理解，在一些實施例中，第一介電部106A與第二介電部106B可具有相同厚度、第一介電部106A的厚度可大於第二介電部106B的厚度，或者是第二介電部106B的厚度可大於第一介電部106A的厚度。

在一些實施例中，第一導電栓108可包括一第一區108A以及一第二區108B，第一區108A具有一第一寬度W1，第二區108B具有一第二寬度W2，其中第一寬度大於第二寬度。舉例來說，第一寬度W1可大約為25至50nm，而第二寬度W2可大約為5至15nm。舉例來說，一導電接觸點形成期間，可形成如圖2所示的第二導電栓114，並亦可在該等絕緣結構102形成之後，再形成第二導電栓114。在一些實施例中，第二導電栓114可形成在摻雜區122上，以便形成一低點阻歐姆接觸點(low resistance ohmic contact)。第一導電栓108與第二導電栓114可包含鎢、銅、摻雜多晶矽、其他適合材料，或其合金。舉例來說，第一導電栓108與第二導電栓114可具有一厚度，大約為50至200nm。在一些實施例中，介電層106之第一介電部106A的一表面積，大於第一導電栓108之第一區108A與第二區108B位在半導體基底100上的面積；而第一導電栓108之第一區108A的表面積，大於第一導電栓108之第二區108B位在半導體基底100上的面積。

在一些實施例中，該等絕緣結構102可包含氮化矽，而該等絕緣結構102亦可包括由BSG、PSG或BPSG(圖未示)所製的多層。舉例來說，形成在導電區104上的第一導電組件112與第二導電組件116，可為最低的導線，其厚度大約為10至50nm，並可包含鎢、銅、鋁、其他適合材料，或其合金。在一些實施例中，舉例來說，埋入介電區120可包含氮化矽。依據本揭露的一些實施例，在第一導電栓108形成之後，可形成埋入介電區120。

請參考圖2，為如圖1所示之反熔絲元件的頂視圖，導電區104形成條狀(strip-like)架構，並在半導體基底100上沿第一方向延伸，而第一方向係如圖2所示的方向Y。第一導電組件112與第二導電組件116形成條狀架構，並在導電區104上沿第二方向延伸，第二方向係如圖2所示的方向X。據此，第一導電組件112與第二導電組件116分別貫穿導電區104，藉此形成位於其間的一重疊區C。再者，第一導電栓108形成在導電區104的一部份上，而介電層106形成在第一導電栓108與導電區104之間，以使一重疊區D形成在介電層106與導電區104之間。在一些實施例中，重疊區C的面積相對於重疊區D的面積之比率，大約為1.5：1到2.5：1，以最佳化如圖1所示之反熔絲元件1的程式化。

依據本揭露的一些實施例，圖3為圖1之反熔絲元件沿圖2之剖線2-2的剖視示意圖。請參考圖3，在沿剖線2-2的剖視圖中，係顯示形成在半導體基底100上的第一導電栓108、介電層106以及阻障層118。再者，第一導電栓108與介電層106形成在導電區104上，而導電區104係藉由相鄰二絕緣結構102而界定在半導體基底100中，舉例來說，絕緣結構102可為淺溝隔離(shallow trench isolation，STI)結構。

圖4為依據本揭露一些實施例中圖1之反熔絲元件在將其程式化之後的剖視示意圖。在圖1之反熔絲元件1的程式化期間，係提供範圍在4到6 volts的一程式化電壓(programming voltage)給形成在第一導電栓108上的第一導電組件112，而形成在第二導電栓114上的第二導電組件116則接地或維持在基底電位(substrate potential)。據此，藉由第一導電栓108到介電層106中之材料的電致遷移(electro-migration)，使一或多個導電細絲(conductive filaments) 50可形成在介電層106中，而在積體電路元件中的一開路(open circuit)可藉此變成一短路(short circuit)。形成在第一導電栓108上的第一導電組件112可因此經由第一導電栓108與形成在介電層106中的該等電電細絲50，而電性連接到導電區104；據此以改變多個”1”與”0”的一數位位元組合模式(digital bit pattern)，表示使用者希望儲存到積體電路元件中的資料。再者，由於第一導電栓108與介電層106的結構，因此本揭露的反熔絲元件1係增強電場，該電場係加速介電層106的介電崩潰。

應當理解，可調整在本揭露一些實施例中之反熔絲元件的結構，以配合使用有反熔絲元件的應用。圖5及圖6為依據本揭露一些實施例中用於積體電路元件之另一反熔絲元件的剖視示意圖。相較於反熔絲元件1，圖5及圖6的一反熔絲元件2為修改過的結構，且後文中將不會重複類似元件的敘述。圖5的剖視圖為沿圖2的剖線1-1所視，而圖6的剖視圖則是沿圖2的剖線2-2所視。請參考圖5及圖6，反熔絲元件2的一第三導電栓208，具有不同於反熔絲元件1之第一導電栓108的結構。第三導電栓208具有一均勻寬度，而第一導電栓108則具有不同寬度的二區域。第三導電栓208的不同結構表示反熔絲元件2之介電層106的不同介電崩潰特性，其對於某些應用是有用的。

在一些實施例中，第三導電栓208與第二導電栓114形成在導電區104的不同區域，並藉由該等絕緣結構102而相互電性絕緣。舉例來說，在一閘極結構之一閘極氧化層與一閘極電極形成期間，可形成在圖5及圖6所示的介電層106與第三導電栓208，而可依序形成該等絕緣結構102，以使介電層106與第三導電栓208絕緣。在一些實施例中，反熔絲元件2還包括一阻障層218，設置在介電層106與第三導電栓208之間。依據本揭露的一些實施例，阻障層218可包含Ti、TiN、Ta、TaN的組合，或者是其他材料的組合。

在一些實施例中，第三導電栓208可具有一厚度，大約25到50nm，而第三導電栓208可包含鎢、銅、摻雜多晶矽、其他適合材料，或其合金。舉例來說，第三導電栓208可具有一厚度，大約為50到200nm。在一些實施例中，反熔絲元件2的重疊區C之一面積相對於重疊區D(在前述圖2之敘述所界定)之一面積的比率，大約為1.5：1到2.5：1，以最佳化反熔絲元件2的程式化。再者，在一些實施例中，介電層106的第一介電部106A的表面積，大於第三導電栓208位在半導體基底100上的面積。

圖7為依據本揭露一些實施例中複數個反熔絲元件呈一陣列架構的電路布局示意圖。請參考圖7，一陣列3包括複數個反熔絲元件10，其係可由本揭露一些實施例所述的反熔絲元件所實現。在一些實施例中，陣列3可包括與反熔絲元件10所共有的複數個主動區、摻雜接面、埋入閘極，以及STI區。陣列3可包括複數條線X0-XM以及複數條線Y0-YN。在一些實施例中，線X0-XM可將接觸點(contacts) 77連接到在該等主動區中的該等摻雜接面，而線Y0-YN可將接觸點(contacts) 99連接到反熔絲元件10的該等埋入閘極。在一些實施例中，舉例來說，該等接觸點77可位在該等主動區的中心。再者，線X0-XM延伸並連接到接觸點(contacts) 88，而該等接觸點88與該等接觸點99可設置在該等STI區中。在一些實施例中，陣列3可以一記憶體陣列(memory array)來實現，其中線X0-XM為位元線，而線Y0-YN可為字元線。該等反熔絲元件10可藉由斷裂閘極氧化層而程式化，而斷裂係可藉由在閘極與被城市化的多個胞(cells)的通道之間施加一足夠的電壓差來達成，而且提供一足夠低的電壓差給其他胞(cells)。已知的感測放大器電路(sense amplifier circuit)可被用來感測陣列3的邏輯狀態。

圖8為依據本揭露一些實施例中一電子系統的方塊示意圖。請參考圖8，一電子系統700具有多個功能元件，包括一中央處理單元(CPU) 70、一記憶元件706，以及多個輸入/輸出(I/O)元件708。中央處理單元70可包括一處理器或運算/邏輯單元(ALU) 702以及一控制單元704。在一些實施例中，電子系統700可具有多個命令(instructions)的一本地群組(native set)，其係藉由處理器702與在處理器702、記憶元件706及輸入/輸出元件708之間的其他交互作用，以具體指定在資料上被執行的多個操作(operations)。控制單元704藉由經過一組操作的連續循環，以調節處理器702、記憶元件706以及輸入/輸出元件708的所有操作，而所述的一組操作係造成從記憶元件706所取得與執行的多個命令。在一些實施例中，舉例來說，處理器702與控制單元704形成如或具有FPGAs或ALDs，其係包含本揭露之可擴展的高性能反熔絲元件。再者，記憶元件706亦可包括本揭露的反熔絲元件。由於該等導電栓與該等介電層的結構，因此本揭露的反熔絲元件係加強電場，而所述的電場則加速介電崩潰；藉此改善整體電子系統的效能。舉例來說，本揭露的反熔絲元件亦可配置成一陣列，並使用在記憶體元件中，以修復有缺陷的位元胞(bit cells)。再者，因為在反熔絲元件中介電崩潰的簡易與可預測性，所以可使用更精簡的電路，以提供可程式化電壓單晶片(programming voltage on-chip)。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1:反熔絲元件 10:反熔絲元件 100:半導體基底 102:絕緣結構 104:導電區 106:介電層 106A:第一介電部 106B:第二介電部 108:第一導電栓 108A:第一區 108B:第二區 112:第一導電組件 114:第二導電栓 116:第二導電組件 118:阻障層 120:埋入介電區 122:摻雜區 2:反熔絲元件 208:第三導電栓 218:阻障層 3:陣列 50:導電細絲 77:接觸點 88:接觸點 99:接觸點 700:電子系統 70:中央處單元 702:處理器或運算/邏輯單元 704:控制單元 706:記憶元件 708:輸入/輸出元件 C:重疊區 D:重疊區 W1:第一寬度 W2:第二寬度 X:方向 X0-XM:線 Y:方向 Y0-YN:線

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。圖1為依據本揭露一些實施例中用於一積體電路元件之一種反熔絲元件沿圖2的一剖線1-1的剖視示意圖。圖2為依據本揭露一些實施例中圖1之反熔絲元件的頂視示意圖。圖3為依據本揭露一些實施例中圖1之反熔絲元件沿圖2之剖線2-2的剖視示意圖。圖4為依據本揭露一些實施例中圖1之反熔絲元件在將其程式化之後的剖視示意圖。圖5為依據本揭露一些實施例中用於一積體電路元件之一種反熔絲元件的剖視示意圖。圖6為依據本揭露一些實施例中圖5之反熔絲元件的另一剖視示意圖。圖7為依據本揭露一些實施例中複數個反熔絲元件呈一陣列架構的電路布局示意圖。圖8為依據本揭露一些實施例中一電子系統的方塊示意圖。

1:反熔絲元件 100:半導體基底 102:絕緣結構 104:導電區 106:介電層 106A:第一介電部 106B:第二介電部 108:第一導電栓 108A:第一區 108B:第二區 112:第一導電組件 114:第二導電栓 116:第二導電組件 118:阻障層 120:埋入介電區 122:摻雜區 W1:第一寬度 W2:第二寬度

Claims

一種反熔絲元件，包括：一導電區，形成在一半導體基底中，並在一第一方向延伸；一介電層，形成在該導電區的一部分上，該介電層具有一第一介電部以及一第二介電部，該第一介電部在一第二方向延伸，該第二方向垂直於該第一方向，該第二介電部在該第一方向延伸；一第一導電栓，形成在該介電層上，該第一導電栓具有一第一區以及一第二區，該第一區具有一第一寬度，該第二區具有一第二寬度，其中該第一寬度大於該第二寬度；一第二導電栓，形成在該導電區的另一部分上；一第一導電組件，形成在該第一導電栓上，並在該第二方向延伸；以及一第二導電組件，形成在該第二導電栓上，並在該第二方向延伸；其中該介電層實現位在該導電區與該第一導電栓之間的一電性絕緣。
如請求項1所述之反熔絲元件，還包括一阻障層，設置在該介電層與該第一導電栓之間。
如請求項1所述之反熔絲元件，其中該介電層包含氧化矽。
如請求項1所述之反熔絲元件，其中該介電層具有一厚度，大約1到5nm。
如請求項1所述之反熔絲元件，其中該第一導電栓與該第二導電栓包含鎢、銅或摻雜多晶矽。
如請求項1所述之反熔絲元件，其中該第一導電組件與該第二導電組件包含鎢、銅或鋁。
如請求項1所述之反熔絲元件，還包括複數個絕緣結構，形成在該半導體基底中，用以在其中界定出該導電區。
如請求項7所述之反熔絲元件，其中該等絕緣結構為淺溝隔離結構。
如請求項1所述之反熔絲元件，其中該第一導電組件與該導電區重疊，其間具有一第一重疊區，而該介電層與該導電區之間具有一第二重疊區，該第一重疊區的一面積與該第二重疊區的一面積的比率，大約為1.5：1到2.5：1。
如請求項1所述之反熔絲元件，其中該介電層的該第一介電部具有一表面積，大於位在該半導體基底上之該第一導電栓的該第一區的一面積或該第二區的一面積；而該第一導電栓的該第一區具有一表面積，大於位在該半導體基底上之該第一導電栓的該第二區的該面積。
一種反熔絲元件，包括：一導電區，形成在一半導體基底中，並在一第一方向延伸；一介電層，形成在該導電區的一部分上，該介電層具有一第一介電部以及一第二介電部，該第一介電部在一第二方向延伸，該第二方向垂直於該第一方向，該第二介電部在該第一方向延伸；一第一導電栓，形成在該介電層上；一第二導電栓，形成在該導電區的另一部分上；一第一導電組件，形成在該第一導電栓上，並在該第二方向延伸；以及一第二導電組件，形成在該第二導電栓上，並在該第二方向延伸；其中該介電層實現位在該導電區與該第一導電栓之間的一電性絕緣；其中該介電層的該第一介電部具有一表面積，大於位在該半導體基底上之該第一導電栓的一表面積。
如請求項11所述之反熔絲元件，還包括一阻障層，設置在該介電層與該第一導電栓之間。
如請求項11所述之反熔絲元件，其中該介電層包含氧化矽。
如請求項11所述之反熔絲元件，其中該介電層具有一厚度，大約1到 5nm。
如請求項11所述之反熔絲元件，其中該第一導電栓與該第二導電栓包含鎢、銅或摻雜多晶矽。
如請求項11所述之反熔絲元件，其中該第一導電組件與該第二導電組件包含鎢、銅或鋁。
如請求項11所述之反熔絲元件，還包括複數個絕緣結構，形成在該半導體基底中，用以在其中界定出該導電區。
如請求項17所述之反熔絲元件，其中該等絕緣結構為淺溝隔離結構。
如請求項11所述之反熔絲元件，其中該第一導電組件與該導電區重疊，其間具有一第一重疊區，而該介電層與該導電區之間具有一第二重疊區，該第一重疊區的一面積與該第二重疊區的一面積的比率，大約為1.5：1到2.5：1。