TWI722965B - 具有應力釋放特徵的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一半導體基底、一應力釋放結構以及一導電結構，該應力釋放結構具有一導電架與複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內，該導電結構具有一支撐部、一導電部以及複數個間隙子，該支撐部位在該應力釋放結構上，該導電部鄰近該支撐部設置，該複數個間隙子貼合到該導電部的兩側。該導電架的一寬度等於該導電部之一底部的一寬度。

Description

具有應力釋放特徵的半導體元件及其製備方法
本申請案主張2019年11月19日申請之美國正式申請案第16/688,014號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有多個應力釋放部件之半導體元件，以及具有該等應力釋放部件之該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一半導體基底；一應力釋放結構，包括一導電架以及複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內；以及一導電結構，包括一支撐部、一導電部以及複數個間隙子，該支撐部位在該應力釋放結構上，該導電部鄰近該支撐部設置，該複數個間隙子貼合到該導電部的兩側。該導電架的一寬度等於該導電部之一底部的一寬度。
在本揭露的一些實施例中，該導電部位在該導電架上。
在本揭露的一些實施例中，該導電結構之一底部的一寬度大於該應力釋放結構的一寬度。
在本揭露的一些實施例中，該半導體元件還包括一接合墊結構，位在該導電結構與該應力釋放結構之間，其中該接合墊結構的一頂表面接觸該導電部的該底部。
在本揭露的一些實施例中，該接合墊結構包括一下接合墊以及一上接合墊，該下接合墊位在該導電結構與該應力釋放結構之間，該上接合墊位在該下接合墊上，其中該上接合墊的一頂表面接觸該導電部的該底部。
在本揭露的一些實施例中，該接合墊結構的一寬度大於該導電部之該底部的該寬度。
在本揭露的一些實施例中，該導電結構包括一上導電部，位在該支撐部與該導電部上。
在本揭露的一些實施例中，該半導體元件還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該接合墊結構位在該下鈍化膜與該上鈍化膜中。
在本揭露的一些實施例中，該半導體元件還包括一對墊間隙子，貼合到該接合墊結構的兩側。
在本揭露的一些實施例中，該半導體元件還包括一導電覆蓋膜，覆蓋該複數個間隙子、該上接合墊之該頂表面的一部分以及該支撐部的一頂表面。
在本揭露的一些實施例中，該半導體元件還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該支撐部與該導電部位在該下鈍化膜與該上鈍化膜中。
在本揭露的一些實施例中，該半導體元件還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該支撐部與該導電部位在該下鈍化膜與該上鈍化膜中，且該支撐部包括一下區段以及一上區段，該下區段位在與該下鈍化膜相同的一垂直水平面處，該上區段位在該下區段上，並位在與該上鈍化膜相同的一垂直水平面處。
在本揭露的一些實施例中，該導電架的一水平剖面輪廓為網狀、同心環或類似方向盤的形狀。
在本揭露的一些實施例中，該支撐部的一水平剖面輪廓為網狀、有規律對準的柱體或同心環。
在本揭露的一些實施例中，該半導體元件還包括一重分布層，位在該半導體基底上，並電性耦接到該接合墊結構。
在本揭露的一些實施例中，該半導體元件還包括一應力吸收層，位在該應力釋放結構與該接合墊結構之間，其中該應力吸收層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20 ppm/℃，而該楊氏模量小於約15 GPa。
在本揭露的一些實施例中，該半導體元件還包括一重分布層，位在該應力吸收層上，並電性耦接到該接合墊結構。
在本揭露的一些實施例中，該導體元件還包括一重分布層，位在該半導體基底上，其中該重分布層包括一下交錯區段以及一上交錯區段，該下交錯區段位在與該應力吸收層相同的一垂直水平面處，該上交錯區段位在該下交錯區段上，並鄰近該接合墊結構設置。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一半導體基底；形成一應力釋放結構，包括一導電架以及複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內；以及形成一導電結構，該導電結構包括一支撐部、一導電部以及複數個間隙子，該支撐部位在該應力釋放結構上，該導電部鄰近該支撐部設置，該複數個間隙子貼合到該導電部的兩側。
在本揭露的一些實施例中，形成該應力釋放結構，包括該導電架以及該複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內的步驟包括：形成一第一鈍化膜在該半導體基底上；執行一微影製程以界定出該應力釋放結構位在該第一鈍化膜上的一位置；執行一蝕刻製程以形成一導電架開孔在該第一鈍化膜中；沉積一導電材料在該導電架開孔中；以及執行一平坦化製程以同時形成該導電架與複數個隔離柱。
由於本揭露該半導體元件的設計，可藉由該導電結構的該支撐部以及該應力釋放結構，以減少源自於一佈線製程(wiring process)、形成一焊料凸塊(solder bump)的製程或是一封裝製程(package process)的應力。結果，可避免該半導體元件的破裂(cracking)或是內連接膜的分層(delamination)。因此，可改善該半導體元件的良率或可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件100A的垂直剖視示意圖。圖2為依據本揭露圖1中沿剖線A-A’之一實施例該半導體元件100A的一部份的剖視示意圖。圖3為依據本揭露圖1中沿剖線B-B’之一實施例半導體元件100A的一部份的剖視示意圖。為了清楚表示，本揭露之半導體元件100A的一些部件並未顯示在圖1到圖3中。
請參考圖1到圖3，在所述的實施例中，半導體元件100A可包括一半導體基底101、複數個內連接膜(interconnection films)103、一第一鈍化膜105、一第二鈍化膜107、一第三鈍化膜109、一第四鈍化膜111、一應力釋放結構201、一接合墊結構301以及一導電結構401。
請參考圖1到圖3，在所述的實施例中，舉例來說，半導體基底101可由下列材料所形成：矽、鍺、矽鍺(silicon germanium)、碳化矽(silicon carbon)、碳化鍺矽(silicon germanium carbon)、鎵、砷化鎵(gallium arsenide)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。或者是，在其他實施例中，半導體基底101可包含一有機半導體或一層式半導體(layered semiconductor)，例如矽/矽鍺、絕緣層上覆矽(silicon-on-insulator)或絕緣層上覆矽鍺(silicon germanium-on-insulator)。當半導體基底101由絕緣層上覆矽所製時，半導體基底101可包含由矽所製的一上半導體層與一下半導體層，以及一埋入隔離層，而埋入隔離層可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一多晶矽或非晶矽氧化物、氮化物或其組合。例如電晶體、電容器以及內連接(interconnects)的部件(圖未示)可設置在半導體基底101內。
請參考圖1到圖3，在所述的實施例中，複數個內連接膜103可設置在半導體基底101上。複數個內連接膜103可進一步當作是設置在半導體基底101內之不同部件的內連接。複數個內連接膜103可包括多個隔離膜以及多個導電層，而多個導電層則設置在該多個隔離膜內。舉例來說，該多個隔離膜可由氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、東燃矽氮烷(tonen tilazen)、未經摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、電漿增強四乙氧基矽烷(plasma enhanced tetra ethyl orthosilicate)、矽氟玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、多孔聚合材料(porous polymeric material)或其組合所製，但並不以此為限。舉例來說，該多個導電層可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1到圖3，在所述的實施例中，第一鈍化膜105可設置在複數個內連接膜103上。第一鈍化膜105可密封並保護複數個內連接膜103以及設置在半導體基底101內的該等部件，避免損傷與污染(contamination)。舉例來說，第一鈍化膜105可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、聚醯亞胺(polyimide)、磷矽玻璃(phosphosilica glass)、未經摻雜矽玻璃(undoped silica glass)或矽氟玻璃(fluoride silicate glass)所製。
請參考圖1到圖3，在所述的實施例中，應力釋放結構201可設置在半導體基底101上方，並位在第一鈍化膜105中。應力釋放結構201可具有一第一寬度W1。應力釋放結構201可包括一導電架203以及複數個隔離柱205。導電架203可設置在半導體基底101上方，並位在第一鈍化膜105中。導電架203可具有與第一鈍化膜105相同的一厚度。導電架203的一底部可設置在複數個內連接膜103之一最上層膜的一頂表面上。導電架203的一水平剖面輪廓可為網狀(mesh)。意即，導電架203的各組件可相互連接。在圖1中的垂直剖面圖中，可顯示出導電架203的四個剖面組件。導電架203的每一剖面組件可具有一第四寬度W4。舉例來說，導電架203可由一導電材料所製，例如金屬、氮化金屬或矽化金屬。
請參考圖1到圖3，在所述的實施例中，複數個隔離柱205可設置在導電架203內。複數個隔離柱205可具有與第一鈍化膜105相同的一厚度。複數個隔離柱205的底部可設置在複數個內連接膜103之最上層膜的頂表面上。複數個隔離柱205的一水平剖面輪廓可為有規律對準的柱體(regularly-aligned pillars)。而複數個隔離柱205的有規律對準的柱體可為矩形。或者是，在其他的實施例中，複數個隔離柱205的有規律對準的柱體可為正方形、多邊形或是橢圓形。多邊形之形狀可為三角形、矩形、梯形、平行四邊形、菱形、五邊形或六邊形，但並不以此為限。複數個隔離柱205可由與第一鈍化膜105相同的一材料所製，但並不以此為限。或者是，在其他的實施例中，複數個隔離柱205可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基 (epoxy-based)材料。應力釋放結構201可當作是一減震墊(cushion)，以減少一凸塊製程(bumping process)或一佈線製程(wiring process)的一應力(stress)。
請參考圖1到圖3，在所述的實施例中，第二鈍化膜107可設置在第一鈍化膜105上。第二鈍化膜107的一底部可設置在應力釋放結構201的一頂表面上。尤其是，第二鈍化膜107的底部可設置在導電架201與複數個隔離柱205的頂表面上。第二鈍化膜107可由與第一鈍化膜105相同的一材料所製，但並不以此為限。
請參考圖1到圖3，在所述的實施例中，第三鈍化層109可設置在第二鈍化層107上。第三鈍化層109可具有一第三下鈍化膜109-1以及一第三上鈍化膜109-2。第三下鈍化膜109-1可設置在第二鈍化膜107上。第三下鈍化膜109-1可由與第一鈍化膜105相同的一材料所製，但並不以此為限。第三上鈍化膜109-2可設置在第三下鈍化膜109-1上。第三上鈍化膜109-2可由與第一鈍化膜105相同且與第三下鈍化膜109-1不同的一材料所製，但並不以此為限。在所述的實施例中，舉例來說，第三下鈍化膜109-1可由氧化矽或磷矽玻璃(phosphosilica glass)所製。舉例來說，第三上鈍化層109-2可由氮化矽、氮氧化矽或氧化氮化矽所製。第三上鈍化膜109-2可當作是一高氣相阻障(high vapor barrier)，以避免水氣從上方進入。
請參考圖1到圖3，在所述的實施例中，接合墊結構301可設置在半導體基底101上方，並位在第三鈍化膜109中。接合墊結構301可具有一第二寬度W2。接合墊結構301的第二寬度W2可大於應力釋放結構201的第一寬度W1。接合墊結構301可包括一下接合墊303以及一上接合墊305。下接合墊303可設置在第二鈍化膜107上，並位在第三下鈍化膜109-1中。下接合墊303的一厚度可小於第三下鈍化膜109-1的一厚度。下接合墊303可由含有鎳的一材料所製。上接合墊305可設置在下接合墊303上，並位在第三下鈍化膜109-1與第三上鈍化膜109-2中。上接合墊305的一頂表面可齊平於第三上鈍化膜109-2的一頂表面。上接合墊305可含有鉑、鈷或其組合。接合墊結構301可電性耦接到複數個內連接膜103的各導電層(圖未示)。
請參考圖1到圖3，在所述的實施例中，第四鈍化膜111可設置在第三上鈍化膜109-2上與上接合墊305的頂表面上。舉例來說，第四鈍化膜111可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、聚醯亞胺(polyimide)、磷矽玻璃(phosphosilica glass)、未經摻雜矽玻璃(undoped silica glass)、矽氟玻璃(fluoride silicate glass)、氧化鈦、氧化鋁、聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole)所製。
請參考圖1到圖3，在所述的實施例中，導電結構401的下部可設置在第四鈍化膜111中，而導電結構401的上部可設置在第四鈍化膜111的一頂表面上。導電結構401的下部可包括一圖案化結構。圖案化結構可設置在上接合墊305的頂表面上，並位在第四鈍化膜111中。圖案化結構的一頂表面可齊平於第四鈍化層111的頂表面。圖案化結構的一底部可具有一第三寬度W3。圖案化結構之底部的第三寬度W3可小於接合墊結構301的第二寬度W2。圖案化結構之底部的第三寬度W3可大於應力釋放結構201的第一寬度W1。在所述的實施例中，圖案化結構的一邊界(boundary)可為圓形(circle)。或者是，在其他的實施例中，圖案化結構的邊界可為多邊形或橢圓形。多邊形可為三角形、矩形、梯形、平行四邊形、菱形、五邊形或六邊形，但並不以此為限。
請參考圖1到圖3，在所述的實施例中，圖案化結構包括一支撐部405、一導電部407以及複數個間隙子409。支撐部405可設置在上接合墊305的頂表面上。支撐部405可具有與第四鈍化膜111相同的一厚度。支撐部405的一頂表面可齊平於第四鈍化膜111的頂表面。在所述的實施例中，支撐部405的一水平剖面輪廓可為網狀。在圖1中的垂直剖面圖中，可顯示出支撐部405的三個剖面部分。支撐部405的三個剖面部分可相隔地設置在上接合墊305上。支撐部405可由與第四鈍化膜111相同的一材料所製，但並不以此為限。支撐部405可減少在封裝製程期間的應力，進而減少半導體元件100A的翹曲(warpage)。
請參考圖1到圖3，在所述的實施例中，導電部407可具有與第四鈍化膜111相同的一厚度。舉例來說，導電部407可由一材料所製，該材料包含錫、銀、銅、金、合金或其組合。在所述的實施例中，導電部407的一水平剖面輪廓可為有規律對準的柱體。而有規律對準的柱體可為正方形。在圖2中的頂視圖中，支撐部405可圍繞導電部407設置。
在圖1中的垂直剖視圖中，可顯示出導電部407的四個剖面部分。導電部407的四個剖面部分可鄰近支撐部405的三個剖面部分設置。尤其是，導電部407的四個剖面部分與支撐部405的三個剖面部分可交錯地設置在上接合墊305上。導電部407的四個剖面部分之各底部可具有一第五寬度W5。導電部407的四個剖面部分之各底部的第五寬度W5可等於導電架203之各剖面組件的第四寬度W4。
請參考圖1到圖3，在所述的實施例中，導電部407可設置在導電架203上方。尤其是，導電部407的四個剖面部分可直接位在導電架203的四個剖面組件上方。據此，支撐部405可設置在複數個隔離柱205上方。應當理解，導電架203的該等部分並沒有與位在其上的導電部407相對應的部分。因此，支撐部405的該等部分並沒有與位在其下的複數個隔離柱205相對應的部分。
請參考圖2，複數個間隙子409可圍繞導電部407設置，且支撐部405圍繞複數個間隙子409設置。在圖1的垂直剖視圖中，複數個間隙子409可貼合到導電部407之四個剖面部分的兩側。複數個間隙子409的底部可設置在上接合墊305的頂表面上。舉例來說，複數個間隙子409可由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。
請參考圖1到圖3，在所述的實施例中，導電結構401的上部可具有一上導電部403。上導電部403可設置在支撐部405與導電部407的頂表面上。上導電部403可由與導電部407相同的一材料所製，但並不以此為限。導電結構401可當作是一劑體(agent)，以將半導體元件100A機械地及電性地連接到用於封裝的一基底。
在一佈線製程(wiring process)、形成一錫料凸塊之一製程或一封裝製程期間，會施加一應力(stress)在半導體元件，且該應力可造成複數個內連接膜103的分層(delamination)。為了降低前述製程的應力，導電結構401的支撐部405與直接位在導電結構401與接合墊結構301下方的應力釋放結構201，可當作是一減震墊(cushion)，以降低前述製程的應力，減少半導體元件100A的翹曲(warpage)，並避免在應力釋放結構201下的多層被分層(delaminating)。
此外，應力釋放結構201之導電架203的各組件相互連接，並可分散遍及整個導電架203的應力；因此，相較於一獨立的抗應力結構(standalone anti-stress structure)而言，導電架203可提供一較佳的應力緩衝(stress-buffering)能力。再者，由包含聚醯亞胺或環氧基材料所製的複數個隔離柱205，可能夠吸收與分散應力以進一步改善應力釋放結構201的應力緩衝能力。此外，前述製程的應力主要可沿著Z方向蔓延，而直接位在導電部407下方的導電架203可提供一更有效的方法，以釋放前述製程的應力。
圖4到圖6為依據本揭露圖1中沿剖線A-A’之另一實施例半導體元件100B、100C、100D的一部份的剖視示意圖。圖7到圖8為依據本揭露圖1中沿剖線B-B’之另一實施例半導體元件100D、100E的一部份的剖視示意圖。為了清楚表示，本揭露之半導體元件100B、100C、100D、100E的一些部件並未顯示在圖4到圖8中。
請參考圖4，在半導體元件100B的一實施例中，支撐部405的一水平剖面輪廓可為有標準對準的柱體。而有標準對準的柱體可為矩形。導電部407的水平剖面輪廓可為網狀。導電部407可圍繞支撐部405設置。換言之，支撐部405可設置在導電部407內。複數個間隙子409可分別對應圍繞支撐部405設置。
請參考圖5，在半導體元件100C的一實施例中，導電部407的水平剖面輪廓可為有標準對準的柱體。而有標準對準的柱體可為圓形。支撐部405的水平剖面輪廓可為網狀。支撐部405可圍繞導電部407設置。換言之，導電部407可設置在支撐部405內。而複數個間隙子409可分別對應圍繞導電部407設置。
請參考圖6及圖7，在半導體元件100D的一實施例中，導電部407的水平剖面輪廓可為同心環。支撐部405的水平剖面輪廓可為同心環。支撐部405與導電部407可交錯設置在上接合墊305上。複數個間隙子409可分別對應圍繞導電部407與支撐部405設置。導電架230的水平剖面輪廓可為同心環。導電架203可直接位在導電部407的下方。複數個隔離柱205的水平剖面輪廓可為同心環。導電架203與複數個隔離柱205可交錯設置在複數個內連接結構103上。
請參考圖8，在半導體元件100E的一實施例中，導電架203的水平剖面輪廓可為類似方向盤(steering wheel)的形狀。意即，導電架203的一外圓與導電架203的一內圓可藉由至少一連接組件203-1而連接。因此，可改善導電架203的應力釋放能力。
圖9到圖15為依據本揭露一實施例中各半導體元件100F、100G、100H、100I、100J、100K、100L的垂直剖視示意圖。
請參考圖9，半導體元件100F可包括一對(pair)墊間隙子307。該對墊間隙子307可貼合到接合墊結構301的兩側。換言之，該對墊間隙子307可貼合到上接合墊305與下接合墊303的各側壁。該對墊間隙子307可絕緣第三下鈍化膜109-1與第三上鈍化膜109-2的各側壁，以避免不良的側壁生長。
請參考圖10，半導體元件100G可包括一導電覆蓋膜411。導電覆蓋膜411可覆蓋複數個間隙子409、上接合墊305之頂表面的一些部分以及支撐部405的一頂表面。導電覆蓋膜411可設置在複數個間隙子409與導電部407之間，以及設置在上導電部403與支撐部405之間。導電覆蓋膜411可當作是一阻障(barrier)，以在佈線製程、形成一焊料凸塊的一製程或一封裝製程期間保護接合墊結構301。舉例來說，導電覆蓋膜411可由一導電材料所製，例如銅、鋁、鎳、鈦、氮化鈦、氮化鎢、錫，銀、金、鉻、合金或其組合。
請參考圖11，在半導體元件100H的一實施例中，第四鈍化膜111可為一堆疊膜，包括一第四下鈍化膜111-1以及一第四上鈍化膜111-2。第四下鈍化膜111-1可設置在第三上鈍化膜109-2與上接合墊305上。第四上鈍化膜111-2可設置在第四下鈍化膜111-1上。該第四下鈍化膜111-1與第四上鈍化膜111-2可由與第一鈍化膜105相同的一材料所製，但並不以此為限。然而，第四下鈍化膜111-1可由與第四上鈍化膜111-2不同的一材料所製。
請參考圖12並相較於圖11，在半導體元件100I的一實施例中，支撐部405可包括一下區段405-1以及一上區段405-2。下區段405-1可設置在上接合墊305上，並在與第四下鈍化層111-1相同的一垂直水平面處。上區段405-2可設置在下區段405-1上，並在與第四上鈍化膜111-2相同的一垂直水平面處。下區段405-1可由與下區段405-2不同的一材料所製，並可與第四下鈍化膜111-1相同的一材料所製。上區段405-2可由與第四上鈍化膜111-2相同的一材料所製。下區段405-1與上區段405-2可分別對應從第四下鈍化膜111-1與第四上鈍化膜111-2形成。
請參考圖13，半導體元件100J可包括一重分佈層501。重分佈層501可設置在第三鈍化膜109中，並透過一導電栓塞(conductive plug)115而電性耦接到設置在複數個內連接結構103中的一最上層的導電層113。重分佈層501的一端可接觸接合墊結構301。重分佈層501的一相對端可延伸一距離以水平遠離接合墊結構301。舉例來說，重分佈層501可由錫、鎳、銅、金、鋁或其合金所製。
請參考圖14，半導體元件100K可包括一應力吸收層503。應力吸收層503可設置在第三鈍化膜109與第一鈍化膜105之間。應力吸收層503的一頂表面可接觸第三下鈍化膜109-1的一底部。應力吸收層503的一底部可接觸第一鈍化膜105與應力釋放結構201的頂表面。應力吸收層503可用於吸收並分散應力，該應力是集中在多個下層，並由剪應力(shear stresses)所產生，而該等剪應力是由於一佈線製程、形成一焊料凸塊的一製程或一封裝製程的熱膨脹錯置(thermal expansion mismatches)與一般應力(normal stresses)所產生。舉例來說，應力吸收層503可由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量(Young’s Modulus)，而熱膨脹係數小於約20 ppm/℃，而楊氏模量小於約15 GPa。尤其是，應力吸收層503可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基 (epoxy-based)材料。應力吸收層503可具有一厚度，介於0.5μm到1.0μm之間。較佳者，應力吸收層503的厚度可介於10,000Å到50,000Å之間。
請參考圖15，在半導體元件100L的一實施例中，應力吸收層503可設置在第二鈍化膜107中，並位在接合墊結構301與應力釋放結構201之間。重分佈層501可包括一下交錯區段(lower staggered segment)501-1以及一上交錯區段501-2。下交錯區段501-1可設置在第二鈍化膜107中，並可遠離應力吸收層503設置。上交錯區段501-2可設置在第三鈍化膜109中。上交錯區段501-2的一端可接觸接合墊結構301。上交錯區段501-2的一相對端可水平延伸一距離以遠離接合墊結構301，並接觸下交錯區段501-1之一頂表面的一部份。
圖16為依據本揭露一實施例中一種半導體元件100A之製備方法10的流程示意圖。圖17到圖20為依據本揭露一實施例中製備半導體元件100A流程之某部分的剖視示意圖。圖21為依據本揭露圖20中沿剖線A-A’之製備半導體元件100A流程之某部分的剖視示意圖。圖22到圖30為依據本揭露一實施例中製備半導體元件100A流程之某部分的剖視示意圖。
請參考圖16與圖17，在步驟S11，在所述的實施例中，可提供一半導體基底101，且複數個內連接膜103與一第一鈍化膜105可依序形成在半導體基底101上。例如電晶體、電容器以及內連接的部件(圖未示)可設置在半導體基底101內。複數個內連接膜103可適於進一步內連接設置在半導體基底101內的不同部件(elements)。
請參考圖16以及圖18到圖21，在步驟S13，在所述的實施例中，一應力釋放結構201可形成在半導體基底101上，並位在第一鈍化膜105中。應力釋放結構201可包括一導電架203與複數個隔離柱205。請參考圖18，可執行一微影製程，該微影製程使用一第一遮罩層601當作一遮罩，以界定出位在第一鈍化膜105上之應力釋放結構201的位置。請參考圖19，在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成一導電架開孔207在第一鈍化膜105中。複數個內連接膜103之一最上層膜的一頂表面的一些部分可透過導電架通孔207而暴露。應當理解，並沒有導電層透過導電架通孔207而暴露。
請參考圖20與圖21，舉例來說，金屬、氮化金屬或矽化金屬的一導電材料可藉由一金屬化製程而沉積在導電架開孔207中。在金屬化製程之後，可執行一平坦化製程，該平坦化製程例如化學機械研磨，以移除多餘的材料，提供一大致平坦表面給接下來的處理步驟，並同時形成導電架203與複數個隔離柱205。導電架203與複數個隔離柱205一起形成應力釋放結構201。應力釋放結構201可具有一第一寬度W1。
請參考圖16以及圖22到圖25，在步驟S15，在所述的實施例中，一接合墊結構301可形成在應力釋放結構201上方。接合墊結構301可包括一下接合墊303以及一上接合墊305。請參考圖22，一第三下鈍化膜109-1以及一第三上鈍化膜109-2可藉由沉積製程而依序形成在第二鈍化膜107上。第三下鈍化膜109-1與第三上鈍化膜109-2一起形成第三鈍化膜109。可執行一微影製程，該微影製程使用一第二遮罩層603當作是一遮罩，以界定出接合墊結構301位在第三上鈍化膜109-2上的一位置。在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成一接合墊開孔309，以便穿透第三上鈍化膜109-2與第三下鈍化膜109-1。第二鈍化膜107之一頂表面的一部份可透過接合墊開孔309而暴露。接合墊開孔309可形成在應力釋放結構201上方，並具有一第二寬度W2。接合墊開孔309的第二寬度W2可大於應力釋放結構201的第一寬度W1。
請參考圖23，在前述蝕刻製程之後，可執行一清洗製程701。清洗製程701可包括把氫與氬的一混合物當作一遠距離電漿源(remote plasma siurce)，在製程溫度介於250℃至350℃之間，一製程壓力介於1Torr至10Torr之間，以及供應給設備執行清洗製程701的一偏壓能量(bias energy)的存在條件下。偏壓能量可介於0W至200W之間。清洗製程701可移除在一導電層透過接合墊開孔309而暴露之頂表面上的氧化物，而不會損害到前述導電層的導電特徵，而該氧化物係始源於在空氣中之氧氣的氧化。
請參考圖24，一鈍化製程703可執行在第三上鈍化膜109-2與接合墊開孔309上方。鈍化製程703可包括浸漬半導體元件在一前驅物中，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)、四甲基矽烷 (tetramethylsilane)，或其類似物，係在一製程溫度介於200℃至400℃之間。可使用一紫外線輻射以促進鈍化製程703。鈍化製程703可鈍化第三下鈍化層109-1以及第三上鈍化層109-2經由接合墊開孔309而暴露的各側壁，其係藉由密封其表面毛孔以降低不合適的側壁生長，其係在接下來的處理步驟期間，可影響半導體元件100A的電子效能。因此，可提升半導體元件100A的效能與可靠度。請參考圖25，下接合墊303與上接合墊305可藉由電鍍或無電電鍍而依序形成在接合墊開孔309中。可選擇地執行一平坦化製程，該平坦化製程例如化學機下研磨，以提供一大致平坦表面給接下來的處理步驟。
請參考圖16以及圖26到圖30，在步驟S17，在所述的實施例中，一導電結構401可形成在接合墊結構301上。導電結構401可包括一上導電部403以及一圖案化結構。圖案化結構可包括一支撐部405、一導電部407以及複數個間隙子409。請參考圖26，一第四鈍化膜111可形成在第三上鈍化膜109-2與接合墊結構301上。可執行一微影製程，該微影製程使用一第三遮罩層605當作一遮罩，以皆訂出圖案化結構位在第四鈍化膜111上的一位置。
請參考圖27，在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成複數個導電部凹陷413在第四鈍化膜111中。上接合墊305之一頂表面的一些部分可透過複數個導電部凹陷413而暴露。在蝕刻製程之後，第四鈍化膜111的一些部分可轉換成支撐部405。請參考圖28，可形成一間隙子層415以覆蓋第四鈍化膜111的一頂表面、支撐部405的一頂表面以及複數個導電部凹陷413的各側壁與各底部。舉例來說，間隙子層415可由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。
請參考圖29，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以移除間隙子層415的一些部分，並同時形成複數個間隙子409。形成複數個間隙子408以便貼合到複數個導電部凹陷413的側壁。請參考圖30，導電部407與上導電部403可藉由一製程而同時形成，該製程例如化學氣相沉積、物理氣相沉積、原子層沉積、電漿加強化學氣相沉積、電鍍或無電電鍍。可形成導電部407以充填複數個導電部凹陷413。上導電部403可形成在支撐部405與導電部407上。
圖31到圖33為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖31，一中間階段的半導體元件可藉由類似於圖17到圖26所圖例的一製程所製造。可執行一微影製程，該微影製程使用一第四遮罩層607當作遮罩，以界定出圖案化結構的位置。請參考圖32，在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成一導電結構開孔417。導電結構開孔407可具有一第三寬度W3。一水平剖面輪廓可為多邊形、圓形或橢圓形。請參考圖33，支撐部405可形成在導電結構開孔417中。而半導體元件的其他部分可藉由類似於圖28到圖30所圖例的一製程而依序形成。
圖34到圖36為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖34，一中間階段的半導體元件可藉由類似於圖17到圖23所圖例的一製程所製造。可形成一墊間隙子層311以覆蓋第三上鈍化膜109-2的頂表面以及接合墊開孔309的側壁與一底部。請參考圖35，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以移除墊間隙子層311的一些部分，並同時形成貼合到接合墊開孔309之側壁的該對(pair)墊間隙子307。請參考圖36，下接合墊303與上接合墊305可依序形成在接合墊開孔309中，並位在該對墊間隙子307之間。半導體元件的其他部分可藉由類似於圖25到圖30所圖例的一製程而依序形成。
圖37及圖38為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖37，一中間階段的半導體元件可藉由類似於圖17到圖29所圖例的一製程所製造。可形成一導電覆蓋層419以覆蓋第四鈍化膜111的頂表面、複數個間隙子409、支撐部405的頂表面以及上接合墊305之頂表面的該等部分。可執行一微影製程，該微影製程使用一第五遮罩層609當作遮罩，以界定出導電覆蓋膜411的一位置。請參考圖38，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以移除導電覆蓋層419的一些部分，並同時形成導電覆蓋膜411。半導體元件的其他部分可藉由類似於圖30所圖例的一製程而依序形成。
圖39到圖45為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖39，一中間階段的半導體元件可藉由類似於圖17到圖21所圖例的一製程所製造。應力吸收層503可藉由一沉積製程而形成在第一鈍化膜105上，該沉積製程例如化學氣相沉積。請參考圖40，可形成導電栓塞115以便穿透應力吸收層503與第一鈍化膜105，並電性連接到最上層的導電層113。請參考圖41，第三下鈍化膜109-1與第三上鈍化膜109-2可依序形成在應力吸收層503上。可執行一微影製程，該微影製程使用一第六遮罩層611當作遮罩，以界定出重分佈層501在第三上鈍化膜109-2上的一位置。請參考圖42，在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成一重分佈層開孔505，以便穿透第三上鈍化膜109-2與第三下鈍化膜109-1。
請參考圖43，一導電材料可藉由一金屬化製程而沉積到重分佈層開孔505中。在金屬化製程之後，可執行一平坦化製程，該平坦化製程例如化學機械研磨，以移除多於材料，提供一大致平坦表面給接下來的處理步驟，並同時形成重分佈層501。可執行一微影製程，該微影製程使用一第七遮罩層613當作遮罩，以界定出接合墊結構301位在第三上鈍化膜109-2上的位置。
請參考圖44，在微影製程之後，可執行一蝕刻製程，該蝕刻製程例如一非等向性乾蝕刻製程，以形成接合墊開孔309，以便穿透第三上鈍化膜109-2與第三下鈍化膜109-1。請參考圖45，下接合墊303與上接合墊305可依序形成在接合墊開孔309中，並電性連接到重分佈層501。半導體元件的其他部分可藉由類似於圖26到圖30所圖例的一製程而依序形成。
由於本揭露該半導體元件的設計，可藉由導電結構401的支撐部405以及應力釋放結構201，以減少源自於一佈線製程(wiring process)、形成一焊料凸塊(solder bump)的製程或是一封裝製程(package process)的應力。結果，可避免該半導體元件的破裂(cracking)或是複數個內連接膜103的分層(delamination)。因此，可改善半導體元件的良率或可靠度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 100E:半導體元件 100F:半導體元件 100G:半導體元件 100I:半導體元件 100J:半導體元件 100K:半導體元件 100L:半導體元件 101:半導體基底 103:內連接膜 105:第一鈍化膜 107:第二鈍化膜 109:第三鈍化膜 109-1:第三下鈍化膜 109-2:第三上鈍化膜 111:第四鈍化膜 111-1:第四下鈍化膜 111-2:第四上鈍化膜 115:導電栓塞 201:應力釋放結構 203:導電架 203-1:連接組件 205:隔離柱 207:導電架開孔 301:接合墊結構 303:下接合墊 305:上接合墊 307:墊間隙子 309:接合墊開孔 311:墊間隙子層 401:導電結構 403:上導電部 405:支撐部 405-1:下區段 405-2:上區段 407:導電部 409:間隙子 411:導電覆蓋膜 413:導電部凹陷 415:間隙子層 417:導電結構開孔 419:導電覆蓋層 501:重分佈層 501-1:下交錯區段 501-2:上交錯區段 503:應力吸收層 505:重分佈層開孔 601:第一遮罩層 603:第二遮罩層 605:第三遮罩層 607:第四遮罩層 609:第五遮罩層 611:第六遮罩層 613:第七遮罩層 701:清洗製程 703:鈍化製程 S11:步驟 S13:步驟 S15:步驟 S17:步驟 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的垂直剖視示意圖。 圖2為依據本揭露圖1中沿剖線A-A’之一實施例半導體元件的一部份的剖視示意圖。 圖3為依據本揭露圖1中沿剖線B-B’之一實施例半導體元件的一部份的剖視示意圖。 圖4到圖6為依據本揭露圖1中沿剖線A-A’之另一實施例半導體元件的一部份的剖視示意圖。 圖7到圖8為依據本揭露圖1中沿剖線B-B’之另一實施例半導體元件的一部份的剖視示意圖。 圖9到圖15為依據本揭露一實施例中各半導體元件的垂直剖視示意圖。 圖16為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖17到圖20為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖21為依據本揭露圖20中沿剖線A-A’之製備半導體元件流程之某部分的剖視示意圖。 圖22到圖30為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖31到圖45為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。
100A:半導體元件
101:半導體基底
103:內連接膜
105:第一鈍化膜
107:第二鈍化膜
109:第三鈍化膜
109-1:第三下鈍化膜
109-2:第三上鈍化膜
111:第四鈍化膜
201:應力釋放結構
203:導電架
205:隔離柱
301:接合墊結構
303:下接合墊
305:上接合墊
401:導電結構
403:上導電部
405:支撐部
407:導電部
409:間隙子
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度

Claims (20)

  1. 一種半導體元件，包括： 一半導體基底； 一應力釋放結構，包括一導電架以及複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內；以及 一導電結構，包括一支撐部、一導電部以及複數個間隙子，該支撐部位在該應力釋放結構上，該導電部鄰近該支撐部設置，該複數個間隙子貼合到該導電部的兩側； 其中該導電架的一寬度等於該導電部之一底部的一寬度。
  2. 如請求項1所述之半導體元件，其中該導電部位在該導電架上。
  3. 如請求項2所述之半導體元件，其中該導電結構之一底部的一寬度大於該應力釋放結構的一寬度。
  4. 如請求項3所述之半導體元件，還包括一接合墊結構，位在該導電結構與該應力釋放結構之間，其中該接合墊結構的一頂表面接觸該導電部的該底部。
  5. 如請求項4所述之半導體元件，其中該接合墊結構包括一下接合墊以及一上接合墊，該下接合墊位在該導電結構與該應力釋放結構之間，該上接合墊位在該下接合墊上，其中該上接合墊的一頂表面接觸該導電部的該底部。
  6. 如請求項5所述之半導體元件，其中該接合墊結構的一寬度大於該導電部之該底部的該寬度。
  7. 如請求項6所述之半導體元件，其中該導電結構包括一上導電部，位在該支撐部與該導電部上。
  8. 如請求項7所述之半導體元件，還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該接合墊結構位在該下鈍化膜與該上鈍化膜中。
  9. 如請求項7所述之半導體元件，還包括一對墊間隙子，貼合到該接合墊結構的兩側。
  10. 如請求項7所述之半導體元件，還包括一導電覆蓋膜，覆蓋該複數個間隙子、該上接合墊之該頂表面的一部分以及該支撐部的一頂表面。
  11. 如請求項7所述之半導體元件，還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該支撐部與該導電部位在該下鈍化膜與該上鈍化膜中。
  12. 如請求項7所述之半導體元件，還包括一下鈍化膜以及一上鈍化膜，該下鈍化膜位在該半導體基底上，該上鈍化膜位在該下鈍化膜上，其中該支撐部與該導電部位在該下鈍化膜與該上鈍化膜中，且該支撐部包括一下區段以及一上區段，該下區段位在與該下鈍化膜相同的一垂直水平面處，該上區段位在該下區段上，並位在與該上鈍化膜相同的一垂直水平面處。
  13. 如請求項7所述之半導體元件，其中該導電架的一水平剖面輪廓為網狀、同心環或類似方向盤的形狀。
  14. 如請求項7所述之半導體元件，其中該支撐部的一水平剖面輪廓為網狀、有規律對準的柱體或同心環。
  15. 如請求項7所述之半導體元件，還包括一重分布層，位在該半導體基底上，並電性耦接到該接合墊結構。
  16. 如請求項7所述之半導體元件，還包括一應力吸收層，位在該應力釋放結構與該接合墊結構之間，其中該應力吸收層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20 ppm/℃，而該楊氏模量小於約15 GPa。
  17. 如請求項16所述之半導體元件，還包括一重分布層，位在該應力吸收層上，並電性耦接到該接合墊結構。
  18. 如請求項16所述之半導體元件，還包括一重分布層，位在該半導體基底上，其中該重分布層包括一下交錯區段以及一上交錯區段，該下交錯區段位在與該應力吸收層相同的一垂直水平面處，該上交錯區段位在該下交錯區段上，並鄰近該接合墊結構設置。
  19. 一種半導體元件的製備方法，包括： 提供一半導體基底； 形成一應力釋放結構，包括一導電架以及複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內；以及 形成一導電結構，該導電結構包括一支撐部、一導電部以及複數個間隙子，該支撐部位在該應力釋放結構上，該導電部鄰近該支撐部設置，該複數個間隙子貼合到該導電部的兩側。
  20. 如請求項19所述之半導體元件的製備方法，其中該應力釋放結構包括該導電架以及該複數個隔離柱，該導電架位在該半導體基底上，該複數個隔離柱位在該導電架內，形成該應力釋放結構的步驟包括： 形成一第一鈍化膜在該半導體基底上； 執行一微影製程以界定出該應力釋放結構位在該第一鈍化膜上的一位置； 執行一蝕刻製程以形成一導電架開孔在該第一鈍化膜中； 沉積一導電材料在該導電架開孔中；以及 執行一平坦化製程以同時形成該導電架與複數個隔離柱。
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