TWI719239B - 記憶體電路及資料處理系統 - Google Patents

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TWI719239B
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需達薩 達斯
大衛 麥可 布爾
普來那 普來哈特
阿德萊恩 弗勒 弗萊敏
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英商Ａｒｍ股份有限公司
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Abstract

本發明揭示一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小。

Description

記憶體電路及資料處理系統
本發明係關於記憶體電路及資料處理系統。
一些資料處理系統可經設計或需要在不同供應電壓下操作。
就記憶體電路而言，記憶體元件之許多設計取決於偵測一讀取信號且辨別該讀取信號是否指示一儲存邏輯1或一儲存邏輯0。隨著供應電壓降低，在缺少緩解此等問題之技術之情況下，記憶體電路之操作可能變得較不可靠。故障或不正確操作可能在記憶體讀取操作及記憶體寫入操作之任一者或兩者上發生。
一種旨在提供電壓可按比例調整記憶體電路之更可靠操作之方法係藉由併入額外電晶體而修改記憶體元件或基本位元單元架構(諸如一所謂的6T(6電晶體)靜態隨機存取記憶體(SRAM)單元)之設計。舉例而言，此等額外電晶體可用於如在一8T架構中避免讀取存取與寫入存取之間之爭用或如在一10T架構中提供經改良交叉點選擇以便避免未選定寫入存取期間之一所謂的讀取干擾之目的。
6T單元係一已建置架構且已開發製造技術以允許6T單元陣列之有效佈局及製造，及一旦製造，陣列之有效操作及功率消耗。術語「晶圓代工廠最佳化」有時用於指代此等6T單元。此項技術中之此通俗術語並不暗 指此等6T佈局係完美的，而代替地係指已建置6T設計相較於一些其他位元單元設計之相對複雜程度。然而，與使用更多電晶體之其他單元設計相比，6T單元具有較低電壓可按比例調整操作能力。話雖如此，上文中提及之修改之各者要求定製非晶圓代工廠最佳化位元單元，其等可能潛在地增加面積及/或電力負擔且可能要求更多佈局工作。
在一例示性配置中，提供一種記憶體電路，其包括：存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，第一模式中之群組大小不同於第二模式中之群組大小。
在另一例示性配置中，提供一種記憶體電路，其包括：資料儲存元件之一陣列；存取構件，其用於藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制構件，其用於啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之存取信號經組合以提供為資料儲存元件之群組所共同之一經組合存取信號； 控制構件可操作以選擇性地在至少一第一模式及一第二模式中操作，第一模式中之群組大小不同於第二模式中之群組大小。
在另一例示性配置中，提供一種方法，其包括：啟用資料儲存元件之一陣列中之用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大；組合針對一群組中之資料儲存元件之存取信號以提供一經組合存取信號；藉由針對資料儲存元件之一群組之一共同存取信號而存取該群組之資料儲存元件；及選擇性地在至少一第一模式及一第二模式中執行啟用、組合及存取步驟，第一模式中之群組大小不同於第二模式中之群組大小。
藉由隨附發明申請專利範圍定義本技術之進一步各自態樣及特徵。
10:靜態隨機存取記憶體(SRAM)單元/資料儲存元件
12:反相器/處理元件
14:反相器
16:電晶體
18:電晶體
20:靜態隨機存取記憶體(SRAM)單元/資料儲存元件
30:感測放大器(SA)
40:感測放大器啟用信號
200:記憶體單元
210:感測放大器
300:水平矩形/記憶體單元
310:群組
320:群組
330:群組
340:群組
400:群組
410:群組
500:處理元件或中央處理單元(CPU)
510:電力管理器器件/電力控制器
520:記憶體電路
530:控制電路
540:記憶體陣列
550:偵測器
560:供應電壓
570:模式指示
700:步驟
710:步驟
720:步驟
730:步驟
740:步驟
800:解碼器/位址解碼電路
900:解碼器/位址解碼電路
1000:位址鎖存器
1010:位址鎖存器
1020:OR閘
1030:OR閘
1100:記憶體單元
1110:第二記憶體單元
1120:感測放大器
1130:AND閘
1140:OR閘
1200:邏輯位址
1210:記憶體區域
1220:剩餘部分
1230:陰影區域
1300:步驟
1310:步驟
1400:步驟
1410:步驟
1500:快取記憶體
1510:標記記憶體
1520:標記
1530:有效性旗標
1540:無效指令
1600:群組
1610:記憶體單元
1620:感測放大器
1630:資料位元/非延遲鎖存器
1640:延遲元件
1650:多工器
1660:比較器
1670:輸出信號
1680:誤差信號
1800:曲線
1810:曲線
1820:曲線
2000:步驟
2010:步驟
2020:步驟
2030:步驟
2100:單元
2110:單一位元線
2200:單一字線
2210:單元
2220:單元
2230:開關
2240:開關
2250:感測放大器
2260:感測放大器
2300:步驟
2310:步驟
2320:步驟
2330:步驟
2400:靜態隨機存取記憶體(SRAM)6電晶體(6T)位元單元/記憶體單元
2410:靜態隨機存取記憶體(SRAM)6電晶體(6T)位元單元/記憶體單元
2420:傳輸閘
2422:控制輸入端
2424:控制輸入端
2426:輸入/輸出埠
2428:輸入/輸出埠
2430:傳輸閘
2440:傳輸閘
2450:傳輸閘
2460:控制電路/感測放大器
將僅藉由實例，參考如在隨附圖式中繪示之本技術之實施例來進一步描述本技術，其中：圖1示意性地繪示一記憶體電路；圖2示意性地繪示資料儲存元件之一陣列；圖3及圖4示意性地繪示第一模式及第二模式中之操作；圖5示意性地繪示一資料處理系統；圖6係將群組大小與供應電壓關聯之一示意性圖表；圖7係繪示與供應電壓之一變化相關之操作之一示意性流程圖；圖8及圖9示意性地繪示記憶體電路；圖10及圖11示意性地繪示用以施加一模式信號之電路； 圖12示意性地繪示兩個不同模式中之一記憶體映射；圖13及圖14係繪示用於處置群組大小之一變化之各自技術之示意性流程圖；圖15示意性地繪示一快取無效操作；圖16示意性地繪示用於讀取兩個以上記憶體元件之一群組之電路；圖17示意性地繪示偵測電路；圖18係讀取電壓對時間之一示意性圖表；圖19示意性地繪示多個偵測瞬間；圖20係繪示一差異偵測技術之一示意性流程圖；圖21示意性地繪示一單端記憶體單元；圖22示意性地繪示資料儲存元件之一陣列；圖23係繪示一方法之一示意性流程圖；及圖24示意性地繪示一記憶體電路。
在參考附圖論述實施例之前，提供實施例之以下描述。
一例示性實施例提供一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號； 控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，第一模式中之群組大小不同於第二模式中之群組大小。
本發明提供用於根據具有不同群組大小之至少兩個操作模式(舉例而言，第二模式中之群組大小可能大於第一模式中之群組大小)操作一或多個元件之群組中之記憶體元件之一陣列之一技術。一群組中之記憶體元件一起經啟用用於讀取及/或寫入存取，且在實例中來自一群組中之記憶體元件之讀取信號或至一群組中之記憶體元件之寫入信號或該兩者經組合以由讀取電路偵測。增大群組大小可在較低供應電壓下提供一更可靠操作。
以此方式，舉例而言，運用一較小群組大小(舉例而言，諸如1之一群組大小)，記憶體電路可在較高供應電壓下提供一較高容量以供使用。在較低供應電壓下，可使用一不同模式及不同群組大小，從而在較低供應電壓下提供一較低記憶體容量但允許一更可靠操作。
在實例中，可達成此配置同時仍使用如上文中論述之一標準6T單元設計。無需修改個別單元設計，而代替地存取單元之方式在一個操作模式(一個群組大小)與另一操作模式(另一群組大小)之間變化。根據此配置之記憶體電路之開發及實體佈局可比將使用一不同位元單元之情況更簡單，其中在一些實例中電路之修改可在並非記憶體元件之陣列自身之部分之其他區域中(諸如解碼)。
可使用各種群組大小。舉例而言，群組大小可為多個群組(或實際上在該特定時間發生之對記憶體電路之全部存取)所共同的。可使用不同數目之模式(舉例而言，兩個以上模式)。舉例而言，第二模式中之群組大小可能大於第一模式中。在一實例中，群組大小在第一模式中係1(其可提供每一記憶體元件一個位元之一最大容量)，且群組大小在第二模式中大 於1。舉例而言，群組大小在第二模式中可能係2、4或另一值。
在大於1之一群組大小投入使用之情況下，配置相同資料位元值以寫入至一群組中之各記憶體元件，以便在隨後讀取該群組中之記憶體元件時提供一致性可為適當的。在實例中，此可藉由以下各者達成：存取電路，其包括經組態以藉由提供一寫入信號至一資料儲存元件而將一資料位元寫入至該資料儲存元件之寫入電路；及控制電路，其經組態以關於將一資料位元寫入至一給定資料儲存元件之一寫入操作而控制將該資料位元寫入至含有給定資料儲存元件之群組中之全部資料儲存元件。
可以各種方式達成記憶體元件之分組。一個例示性技術使用一位址解碼操作中之一變動來實施分組。在實例中，記憶體電路包括用以將資料儲存元件映射至記憶體位址之位址解碼電路，該位址解碼電路及控制電路在具有大於1之一群組大小之一操作模式中協作以將資料儲存元件之各群組映射至相同記憶體位址。
不要求實施電力供應電壓與模式或群組大小之間之一聯繫。然而，若(舉例而言)根據其中控制電路經組態以取決於提供至一電路之一電力供應電壓而在第一模式或第二模式中操作之該電路，此一關聯存在，則可為有用的。舉例而言，控制電路可經組態以回應於一較低電力供應電壓而在第二模式中操作且回應於一較高電力供應電壓而在第一模式中操作。
技術有用地適用於記憶體讀取操作，在該情況中，存取電路可包括經組態以藉由偵測由一資料儲存元件輸出之一讀取信號而讀取由該資料儲存元件所儲存之一資料位元之讀取電路；且對於經啟用用於存取之資料儲存元件之一群組而言，由群組中之資料儲存元件輸出之讀取信號可經組合以提供一經組合讀取信號以由為資料儲存元件之群組所共同之讀取電路偵 測。
可藉由控制電路經組態以回應於從第一模式至第二模式之一轉變之起始而控制由資料儲存元件之一些所儲存之資料位元之複製，使得對於第二模式中之資料儲存元件之各群組，群組之資料儲存元件儲存相同資料位元而促成從一個模式至另一模式之一轉變。此配置可允許跨一模式改變之連續操作而不要求在模式改變之後仍將可有效地定址之至少該等記憶體區域中之資料之丟失。
在另一配置中，其舉例而言適用於其中資料儲存元件與指示該等資料儲存元件當前是否儲存有效資料之資訊相關聯之一快取記憶體或類似配置，控制電路經組態以回應於其中群組大小變化之一轉變之起始而設定相關聯資訊以指示資料儲存元件當前未儲存有效資料。以此方式，回應於一模式改變，儲存之資料無效，使得不正確資料未被讀取且使用。
在實例中，讀取信號係一差分信號；且讀取電路包括經組態以回應於差分信號而偵測一資料位元之一感測放大器。
在一些實例(諸如與至少一些類型之靜態RAM單元相關之實例)中，電路可包括：控制線(諸如所謂的字線)之一第一陣列，其連接至資料儲存元件之陣列，藉此控制線之第一陣列之一控制線啟用資料儲存元件之一各自子集；及控制線(諸如所謂的位元線)之一第二陣列，其用以將一給定存取電路連接至包括各子集中之一資料儲存元件之複數個資料儲存元件以便將該給定存取電路連接至複數個資料儲存元件中之資料儲存元件。在此等實例中，控制電路經組態以藉由確證第一陣列之兩個或兩個以上控制線(諸如字線)而啟用用於存取之資料儲存元件之一群組。以此方式啟用之複數個資料儲存元件可形成如先前論述之資料儲存元件之一群組。
儘管在一些實例中，可設想僅一第一模式及一第二模式，然在其他實例中，控制電路經組態以在各自具有一不同各自群組大小之三個或三個以上模式中操作。
如上文中定義之一記憶體電路可用於一資料處理系統中，該資料處理系統包括：此一記憶體電路；及一電力控制器，其經組態以提供一電力供應電壓至電路，且取決於電力供應電壓而提供指示第一模式或第二模式之一模式指示至控制電路。電力控制器可(舉例而言)自行設定一電力供應電壓，或其可回應於一電力供應電壓(舉例而言，從一外部電源可得之一電壓)之一偵測而作用。
在資料儲存元件之一群組(諸如兩個或兩個以上資料儲存元件之一群組)之背景內容中，將讀取信號供應至共同讀取電路之方式允許使用偵測電路來偵測藉由資料儲存元件之一群組中之資料儲存元件所儲存之資料位元之間之差異之例項。一差異可指示群組中之一或多個資料儲存元件未正確或未完美地操作，且因此潛在地應增大當前操作電壓以便改良記憶體電路之操作之可靠性。因此，在此等例項中，電力控制器可經組態以取決於藉由偵測電路所偵測之差異之例項而控制電路之操作電壓。
若此一差異存在，則由群組中之資料儲存元件所提供之讀取信號之貢獻之間可能存在一衝突，其可能意謂讀取信號達到一明確狀態以由讀取電路偵測所花費之時間可比其中不存在一差異之一情境中更長。因此，在實例中，記憶體電路之存取電路包括讀取電路且偵測電路經組態以偵測讀取電路讀取一資料位元所花費之一時間。在一些實例中，偵測電路經組態以偵測由讀取電路產生之一資料位元之極性在一讀取操作之起始之後之一第一瞬間與在讀取操作之起始之後之一第二較遲時間瞬間之間不同。在實 例中，亦可進行進一步瞬間之偵測。
另一例示性實施例提供一種記憶體電路，其包括：資料儲存元件之一陣列；存取構件，其用於藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制構件，其用於啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之存取信號經組合以提供為資料儲存元件之群組所共同之一經組合存取信號；控制構件可操作以選擇性地在至少一第一模式及一第二模式中操作，第一模式中之群組大小不同於第二模式中之群組大小。
另一例示性實施例提供一種方法，其包括：啟用資料儲存元件之一陣列中之用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大；組合針對一群組中之資料儲存元件之存取信號以提供一經組合存取信號；藉由針對資料儲存元件之一群組之一共同存取信號而存取該群組之資料儲存元件；及選擇性地在至少一第一模式及一第二模式中執行啟用、組合及存取步驟，第一模式中之群組大小不同於第二模式中之群組大小。
現參考圖式，圖1示意性地繪示一記憶體電路之一部分。特定言之，圖1展示兩個靜態隨機存取記憶體(SRAM)單元(另外被稱為資料儲存元件)10、20。單元之各者係一六電晶體(6T)單元，其具有一對交叉耦合反相器 12、14(其等之各者由兩個電晶體形成)連同兩個進一步電晶體16、18。
一字線(WL)控制對由圖1中之各記憶體單元所儲存之內容之存取。在圖式中，為記憶體單元10提供一字線WL(0)且為記憶體單元20提供一字線WL(1)。當確證各自字線時，該單元之電晶體16、18導通，從而將交叉耦合反相器12、14連接至位元線(BL)。
各單元分別連接至一對位元線BL(0)及BL(0)。位元線係互補的(如藉由標記BL(0)上方之橫線表示)，使得當該對之一個位元線趨向一特定二元狀態時，另一位元線趨向另一二元狀態。
因此，此提供以下各者之一實例：控制線(諸如字線)之一第一陣列，其連接至資料儲存元件之陣列，藉此控制線之第一陣列之一控制線啟用資料儲存元件之一各自子集；及控制線(諸如位元線)之一第二陣列，其用以將一給定存取電路(舉例而言，讀取電路及/或寫入電路)連接至包括各子集中之一資料儲存元件之複數個資料儲存元件以便將該給定存取電路連接至複數個資料儲存元件中之資料儲存元件(舉例而言，使得由複數個資料儲存元件中之資料儲存元件輸出之讀取信號被提供至該讀取電路)。此處提及之複數個資料儲存元件可形成如下文中論述之一群組。
為寫入至一記憶體單元，確證字線且確證兩個互補位元線之任一者(其事實上可涉及取決於設計被驅動為低)以允許一邏輯0或一邏輯1之寫入。在此等配置中，存取電路可包括經組態以藉由提供一寫入信號至一資料儲存元件而將一資料位元寫入至該資料儲存元件之寫入電路。
為從一單元讀取，確證字線且藉由在一感測放大器啟用信號40之控制下操作之一感測放大器(SA)30偵測位元線上之電壓。就互補位元線而言，感測放大器30可為(舉例而言)一差分放大器，其回應於位元線之一者 回應於由交叉耦合反相器12、14保存之主導內容而趨向一較低電壓。在此等實例中，讀取信號係一差分信號；且讀取電路包括經組態以回應於差分信號而偵測一資料位元之一感測放大器。
圖1之配置僅展示一對記憶體單元。熟習此項技術者將瞭解，一典型記憶體器件可具有(舉例而言)包括複數列及複數行之資料儲存元件之此等記憶體單元之一大陣列。圖2示意性地繪示此一陣列，其中藉由一示意性方塊200指示各記憶體單元。記憶體單元經配置成一矩形陣列，使得諸列之記憶體單元共同具有一字線，且諸行之記憶體單元共用諸對之互補位元線及各自感測放大器210。當然，表示為列及行僅為了方便描述且不必與製造中或使用中之一器件之一特定佈局或定向相關。
在圖2之陣列中，當在一習知操作模式中操作時，一存取操作藉由一單列之記憶體單元藉由確證一特定字線而被啟用而起始(或換言之，第一陣列中之控制線經組態以啟用諸列之資料儲存元件)。接著，可經由位元線存取(寫入或讀取)一或多個記憶體單元或該列之記憶體單元之內容(或換言之，控制線之第二陣列中之控制線與諸行之資料儲存元件相關聯)。因此，在此操作模式中，儘管在一行中之多個記憶體單元之間共用位元線，然僅由字線啟用之相關列之記憶體單元(藉由相關單元之電晶體16、18)被連接至各自位元線用於存取。
現將描述諸如圖2中展示之一陣列之替代操作模式。圖3及圖4示意性地繪示此一陣列在不同各自「模式」中之操作。此處，一模式與一群組大小相關聯，其將在下文中進一步說明。
在其中群組大小大於1之一模式中，至記憶體單元之陣列之一存取操作涉及同時啟用連接至共同位元線之兩個或兩個以上(數目等於群組大小) 記憶體單元用於存取。舉例而言，在一讀取操作中，至共同位元線之連接意謂由群組中之記憶體單元輸出之讀取信號經組合以提供一經組合讀取信號以由為記憶體單元之該群組所共同之讀取電路(諸如一感測放大器)偵測。
可達成此之一個方式係確證多個字線，使得在如圖2中繪製之各行之記憶體單元中，多個記憶體單元同時予以啟用用於存取，且在一例示性讀取操作中，連接至各自互補位元線。
舉例而言，此一配置可用於一較低電壓操作模式中。
可針對讀取、寫入及保持操作分別考量SRAM之最小操作電壓。各類型之操作具有一各自最低操作電壓。
保持係指在無讀取或寫入操作之情況下簡單地保持一當前保存資料位元。通常，最低保持電壓低於讀取或寫入操作所要求之一最低電壓。因此，對低電壓操作之一約束可能與讀取及寫入操作而非保持相關。
可使用所謂的寫入輔助技術來改良低供應或操作電壓下之一寫入操作之效能。已提出數種此等技術，諸如所謂的字線升壓、位元線升壓、位元單元供應電壓下降及類似者。一或多種寫入輔助技術之一組合可在低供應電壓下提供適當寫入操作效能。出於本描述之目的假定，在所討論之記憶體電路中可採用一或多種此等技術；此等在圖式中未明確展示，此係因為本描述主要係關於在低操作或供應電壓下提供潛在經改良讀取操作之技術。
參考圖3，已出於此圖式之目的簡化記憶體單元之一陣列，使得藉由一各自水平矩形300表示類似於圖2中展示之列之各列之記憶體單元。各列藉由一各自字線啟用且可含有各自行中之多個記憶體單元。
在其中群組大小係1之一所謂的「正常」操作模式(一第一模式之一實例)中，對記憶體單元之陣列之一存取涉及啟用一個字線及一個對應列之記憶體單元。經由適於該行之位元線存取(讀取或寫入)該列中之記憶體單元之一或多者之內容。
相比之下，在展示於圖3之右手側之一所謂的VDD按比例調整模式(一第二模式之一實例)中，諸列之記憶體單元經配置為兩列之群組(諸如群組310、320、330、340)，使得對一列之記憶體單元之存取實際上涉及啟用用於存取之兩個鄰近(在此實例中)列。一群組中之兩列之記憶體單元之交叉耦合反相器被連接至該行之位元線且一起被存取。此提供經組態以藉由確證第一陣列之兩個或兩個以上控制線而啟用用於存取之資料儲存元件之一群組之控制電路之一實例。
可藉由以下之任一者實施大於1之一模式大小：(i)形成或啟用兩個或兩個以上行但相同列中之記憶體單元之一群組；(ii)形成或啟用兩個或兩個以上列但相同行中之記憶體單元之一群組；(iii)形成或啟用兩個或兩個以上行及兩個或兩個以上列內之記憶體單元之一矩形群組；(iv)形成或啟用跨不同列及/或行之記憶體單元之一群組；或(v)形成或啟用記憶體單元之其他群組。
在圖3之右手側上之操作在此實例中被稱為一VDD按比例調整模式，此係因為其可用於其中用於記憶體電路之供應或操作電壓(在此實例中被稱為VDD)比在圖3之左手側上之操作之情況中更低之一情境中。在圖3之VDD按比例調整模式中，記憶體電路在「正常」模式中以其一半容量操作，但在每對位元線上啟用兩個(在此實例中)記憶體單元之一群組之效應係如在一讀取存取期間供應至共同感測放大器之來自記憶體單元之讀取電 流之一潛在加倍。此可導致適當位元線上之電壓相較於在以較低VDD值讀取一單一記憶體單元之情境中更快速及/或更可靠地被驅動為低(以允許讀取單元群組)。
以此方式，使用此技術可潛在地在一低VDD下提供實質效能改良，及/或允許在比其他情況更低之一VDD下操作，同時仍能夠使用如上文中論述之所謂的「晶圓代工廠最佳化」6T記憶體單元。當然，技術不限於使用6T SRAM單元，且下文中將論述其他選項。但技術允許使用6T單元，同時仍提供潛在效能改良及/或最低VDD。再者，在其中VDD可(舉例而言)在一全功率操作模式與一節能操作模式之間變動之一系統中，相同記憶體電路可經配置以使用不同的各自群組大小在此等情境之各者中操作，其中一較大群組大小適用於一較低電壓操作。
在此等實例中，存取電路包括經組態以藉由偵測由一資料儲存元件輸出之一讀取信號而讀取由該資料儲存元件所儲存之一資料位元之讀取電路；且對於經啟用用於存取之資料儲存元件之一群組而言，由群組中之資料儲存元件輸出之讀取信號經組合以提供一經組合讀取信號以由為資料儲存元件之群組所共同之讀取電路偵測。
圖3表示用於所謂的VDD按比例調整操作之2之一群組大小(且因此提供其中群組大小在第一模式中係1，且群組大小在第二模式中大於1之一配置之一實例，及類似地其中群組大小在第二模式中比在第一模式中更大之一實例)。
圖4表示具有4之一群組大小之一類似配置，其中藉由啟用四個字線之集合而一起存取群組400、410。在一些實例中，控制電路經組態以在各自具有一不同各自群組大小之三個或三個以上模式中操作。
在圖3及圖4中，經關聯在一起以形成群組之一者之列或字線在陣列中相鄰。此並非一要求且在一替代例中，舉例而言，可在具有n之一群組大小之一系統中啟用每第n個字線。
此類型之配置之一個用途係結合電力管理電路，使得可建置一較大群組大小以搭配至記憶體電路之一較低供應電壓使用。
圖5示意性地繪示提供此類型之配置之一實例之一資料處理系統。在圖5中，提供一處理元件或中央處理單元(CPU)500連同一電力管理器器件510，及包括控制電路530及記憶體單元之一記憶體陣列540之一記憶體電路520。視需要提供一偵測器550(且其可為整個系統之部分或記憶體電路520之部分)。下文中將論述偵測器之目的；在一基本操作之以下描述中，未使用偵測器。
電力管理器510設定一供應電壓560，其表示用於記憶體電路520及CPU 500及視需要系統中之其他組件之供應電壓。電力管理可用於各種目的，但一實例係當一CPU上之負載當前係輕的時，即幾乎不存在需要由CPU 500操作之處理任務，CPU電壓可經降低以便節省系統之功率消耗。此對於電池供電系統而言可能尤其相關。在此等情況中，電力管理器510可在軟體控制下操作，即回應於由CPU 500執行之指令。
除設定電壓560以外，電力管理器亦提供一模式指示570至控制電路530，舉例而言使得該控制電路經組態以取決於提供至電路之一電力供應電壓而在第一模式或第二模式中操作。在實例中，控制電路經組態以回應於一較低電力供應電壓而在第二模式中操作且回應於一較高電力供應電壓而在第一模式中操作。在實例中，模式指示可指定或指示適用於整個記憶體電路或在其他實例中適用於其之一區段或分區之一模式。
控制電路530控制與記憶體陣列540之互動以便啟用用於存取之一或多個資料儲存元件之群組。如上文中論述，當多個資料儲存元件之一群組同時經啟用用於存取時，由群組中之資料儲存元件輸出之讀取信號經組合以提供一經組合讀取信號以由為資料儲存元件之群組所共同之讀取電路偵測。
在實例中，電力管理器510可回應於電壓560從一較高供應電壓變成一較低供應電壓而設定具有一較大群組大小之一模式。
因此，圖5提供一記憶體電路520之一實例，其包括：資料儲存元件之一陣列540；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元(諸如讀取電路210，其用以回應於一資料儲存元件經啟用用於讀取存取而藉由偵測由該資料儲存元件輸出之讀取信號而讀取由該資料儲存元件所儲存之一資料位元)；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號(諸如控制電路530，其用以啟用用於存取之一或多個資料儲存元件之群組，由一群組中之資料儲存元件輸出之讀取信號經組合以提供一經組合讀取信號以由為資料儲存元件之群組所共同之讀取電路偵測)；控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，第一模式中之群組大小不同於第二模式中之群組大小。圖5亦提供一資料處理系統之一實例，其包括：如上文中論述之一記憶體電路520；及一電力控制器510，其經組態以提供一電力供應電壓至電路，且經組態以取決於電力供應電壓而提供指示第一模式或第二模式之一模式指示至控制電路。
可根據一查找表(舉例而言)或其他設計參數建置供應電壓560與群組大小/模式之間之關係。圖6係將群組大小與供應電壓關聯之一示意性例示性圖表，其中對於超過一最小供應電壓Vmin(低於其電路完全無法操作)之任何供應電壓560與一各自群組大小相關聯。在圖6之實例中，供應電壓從展示之一最高供應電壓(Vmax)下降達近似50%之一因數導致藉由電力管理器使群組大小從1之一群組大小變成2之一群組大小。一進一步下降導致電力管理器變成4之一群組大小等等。
圖7係繪示與供應電壓之一變化相關之操作之一示意性流程圖。在圖7之實例中，供應電壓之變化導致群組大小之一變化或換言之操作模式之一變化。
在一步驟700，電力管理器起始新模式中之操作(其可能但不必在CPU 500之控制下)。在一步驟710，電力管理器510或CPU 500回應於模式之變化而指示控制電路530所需之任何變化。下文中將論述此等變化之實例。一般而言，如下文中論述，回應於群組大小之增大而需要更顯著變化。由於此等變化對應於供應電壓之一下降，故在供應電壓下降之前在較高供應電壓下執行變化(為了較好可靠性、速度或該兩者，及/或由於可能無法在較低供應電壓下執行與變化相關聯之一些操作)。相應地，當在一步驟720已完成變化時，在一步驟730，CPU 500及/或電力管理器510指示新模式中之操作，且在一步驟740，供應電壓560變成新的較低供應電壓。
圖8及圖9示意性地繪示記憶體電路。
在一記憶體電路中，通常提供記憶體單元之一陣列(如參考先前圖描述)且為允許記憶體單元藉由(舉例而言)CPU 500定址，通常提供一位址 解碼器，該位址解碼器將一記憶體位址轉換成各種啟用信號以啟用適當字線及感測放大器。現將論述此一解碼器可與控制電路530互動之不同方式。
在圖8中，控制電路530回應於來自電力管理器510之一模式指示570且回應於(舉例而言)來自CPU 500之一位址指示。亦提供讀取信號及寫入信號，其等可經由解碼器傳遞至陣列540。
圖8之配置係使得解碼器800經由控制電路530接收控制信號。當要求具有大於1之一群組大小之一模式中之操作時，控制電路530修改控制信號(諸如如傳遞至解碼器800之位址資訊)以便導致解碼器800在藉由模式信號570指示之當前模式下根據需要啟用記憶體元件之多個群組。因此，在實例中，解碼器800原則上可能相對於用於僅具有其中群組大小係1之一單一操作模式之一記憶體電路中之一解碼器未改變。
圖10提供圖8之配置之一簡化電路實例，其中控制電路530包括用以鎖存一第一記憶體位址位元(AL(0))之一位址鎖存器1000，一第二記憶體位址(AL(1))位元由一位址鎖存器1010保存。第一記憶體位址位元AL(0)按現狀(無更改)提供至解碼器，或其真實及反轉版本兩者在一模式指示(1或0)及一組OR閘1020、1030之控制下設定為1。
在此簡化配置中，若提供至OR閘1020、1030之模式指示係0，則記憶體位址位元AL(0)按現狀傳遞至解碼器800。在該情況中，解碼器回應於由鎖存器1000、1010保存之記憶體位址位元。另一方面，若提供至OR閘1020、1030之模式指示係1，則忽略記憶體位址位元AL(0)，使得解碼器800啟用對應於記憶體位址AL(1)之兩組字線。
返回至圖9，在另一配置中，控制電路530經安置在解碼器900與記憶 體單元之陣列540之間，使得回應於模式指示570，控制電路作用以改變(若需要，根據選定模式)字線及由解碼器900輸出之其他控制信號。在圖11中以一示意形式提供此類型之操作之一實例，其中以一簡化陣列示意性地展示兩個記憶體單元1100、1110。藉由一字線WL(0)啟用記憶體單元1100且藉由一字線WL(1)啟用記憶體單元1110。兩個記憶體單元連接至共同位元線，該等共同位元線繼而連接至一共同感測放大器1120。
將模式信號(其在此簡化實例中係一0(對於其中群組大小係1之一「正常」模式而言)或1(對於其中群組大小係2之一VDD按比例調整模式而言))供應至一AND閘1130，其中該模式信號與字線信號WL(0)組合。因此，若模式信號係1且字線WL(0)經確證，則AND閘1130之輸出係一邏輯1。藉由一OR閘1140將AND閘1130之該輸出而與字線WL(1)組合以提供信號以啟用第二記憶體單元1110。因此，若(a)解碼器在具有1之一群組大小之正常模式中確證WL(1)；或(b)解碼器900確證WL(0)且模式指示係1(指示2之一群組大小)，則啟用記憶體單元1110。在情境(b)中，在位元線上組合來自記憶體單元1100、1110之讀取信號以提供一經組合讀取信號至共同感測放大器1120。
如上所述，在具有一較高群組大小之一模式中操作之一項態樣係記憶體電路用以儲存有用資料之容量低於若使用具有一較小群組大小之一模式之情況。在允許模式及因此群組大小(舉例而言)回應於操作電壓之一變化或作為操作電壓之一變化之部分而動態地改變之一配置中，可提供技術以考量從一較小群組大小至一較大群組大小之一變化將帶來記憶體電路用以儲存資料之有用容量之一減小的事實。
圖12提供在兩個不同模式(一正常模式(舉例而言，群組大小=1)及一 VDD按比例調整模式(舉例而言，群組大小=2))中，將一記憶體電路之資料儲存容量內之邏輯位址關聯至儲存在該等位址中之內容之一記憶體映射之一實例。在圖12之右手側上之VDD按比例調整模式中，邏輯記憶體位址之可用集合係正常模式中可用的一半。
處理此之一例示性方式係將在VDD按比例調整模式中可用之邏輯位址1200之範圍視作正常模式中之一記憶體區域1210，其即使在模式從正常模式變成VDD按比例調整模式之例項中仍將被明確保持。正常模式中可用之邏輯位址之範圍之剩餘部分1220被視作用於儲存無需保持超過一局部處理操作集合之範圍之臨時資料之一所謂的暫存或類似記憶體區域。以此方式，在從正常模式變成VDD按比例調整模式之情境中未損失需要保持之有用資料。
在其他實例中，在從正常模式變成VDD按比例調整模式之情況下，記憶體區域1220可被寫入至其他儲存器(諸如硬碟儲存器或類似者)。
在VDD按比例調整模式中，現不可用之記憶體區域(圖12中之一陰影區域1230)應在隨後讀取其等時，含有至有用邏輯位址映射1200之對應資料。換言之，對應於記憶體區域1230之記憶體單元形成具有可定址區域1200中之對應記憶體單元之各自群組之部分，使得藉由以上文中描述之方式共同讀取之兩個記憶體單元表示各可定址位元。圖12結合上述圖8及圖9提供用以將資料儲存元件映射至記憶體位址之位址解碼電路800、900之一實例，位址解碼電路及控制電路在第二操作模式中(或更一般地在具有大於1之一群組大小之一操作模式中)協作以將資料儲存元件之各群組映射至相同記憶體位址。
使用結合圖8至圖11論述之相同類型之定址技術來對相關群組中之全 部記憶體單元進行具有較高群組大小之新模式中之任何寫入存取。此提供控制電路530之一實例，該控制電路530經組態以關於將一資料位元寫入至一給定資料儲存元件之一寫入操作而控制將該資料位元寫入至含有給定資料儲存元件之群組中之全部資料儲存元件。然而，圖13及圖14提供關於已存在於記憶體中之資料可如何達成或處置資料之此複製之實例。圖13及圖14之流程圖提供可能回應於上文中論述之圖7之步驟710而起始之變化類型之實例。
在圖13中，在一步驟1300，偵測增大群組大小之一變化。一實例可能係從圖12之左手側處之正常模式變成圖12之右手側處之VDD按比例調整模式。如上所述，在VDD按比例調整模式中，現藉由應含有相同所儲存位元之兩個記憶體單元表示各可定址資料位元。因此，對於仍可被存取之各記憶體位址(圖12之區域1200)而言，一旦已發生模式變化，便將該區域中之記憶體單元之內容複製至形成將存在之群組之另一部分之對應記憶體單元。藉由圖13中之一步驟1310表示此複製操作。如結合圖7論述，在步驟730指示新(VDD按比例調整)模式中之操作之前執行此變化。步驟1310提供其中控制電路經組態以回應於從第一模式至第二模式轉變之起始而控制由資料儲存元件之一些所儲存之資料位元之複製，使得對於第二模式中之資料儲存元件之各群組，群組之資料儲存元件儲存相同資料位元之一實例。
在圖14之示意性流程圖中結合圖15中示意性地展示之一類型之記憶體配置繪示一替代例。在此實例中，記憶體具有指示儲存在特定位址處之資料是否係有效或無效之相關聯資訊。一實例係具有一關聯「標記」記憶體1510之一快取記憶體1500，其中具有對應有效性旗標1530之標記1520 指示快取記憶體1500之內容。返回至圖14，在一步驟1400，偵測群組大小之一變化(對應於圖7之步驟710)。此可能係增大或減小群組大小之一變化。在一步驟1410，將一無效指令1540提供至標記記憶體1510以導致全部有效性旗標1530被設定為「無效」。此促使可從記憶體有效地讀取之任何資料將已在新模式下(即，根據新群組大小)寫入至記憶體之情境。如上所述，將此資料寫入至群組中之全部記憶體單元。
因此，圖14及圖15提供資料儲存元件之一實例，該等資料儲存元件與指示該等資料儲存元件當前是否儲存有效資料之資訊相關聯；且控制電路經組態以回應於其中群組大小變化之一轉變之起始而設定相關聯資訊以指示資料儲存元件當前未儲存有效資料。
圖16示意性地繪示記憶體單元1610之一群組1600之一例示性配置，其中連接至共同位元線之四個記憶體單元作為一單一群組共同啟用。換言之，群組大小係4。
在4之一群組大小投入使用之情況下，可能用於記憶體電路之供應電壓相當低。實際上可能供應電壓足夠低以至於記憶體單元之可靠操作在一些情況中可能受影響。因此，圖16之配置之一態樣係用於由一共同感測放大器1620偵測之讀取信號之組合可提供一多數表決或求平均值程序，使得由該感測放大器1620輸出之資料位元1630將趨向於反映群組中之四個記憶體單元1610之大部分，使得若一個記憶體單元與另外三個記憶體單元不一致，則仍可獲得一有效輸出。以此方式，大於2之一群組大小之簡單使用可在其中記憶體單元在其等所儲存資料位元方面不一致之情境中帶來一基於多數之誤差校正之額外優勢。
圖16之配置之一進一步可能態樣係使用結合圖5提及之偵測器550。 如上文中論述，此係圖5之電路之一選用特徵但其使用將在此處更詳細地論述。
一般而言，偵測器550可經配置以偵測諸如圖16中展示之一群組中之記憶體單元之輸出之間之潛在差異。將參考下文圖20之流程圖來描述可使用此一偵測之方式之一實例。
圖17提供此一偵測器之一更詳細實例。其操作係基於以下實現：若由群組中之記憶體單元1610所提供之輸出之間存在差異，則位元線之一適當者穩定至一可偵測電壓(在此實例中，將被拉低)所花費之時間可變動。若全部記憶體單元1610正以相同方式牽拉相關位元線，則此將趨向於給出相較於即三個記憶體單元正拉低位元線且一個記憶體單元正試圖將位元線保持在一高電壓的情況之一可偵測輸出位元之一更快速達成。因此，相關位元線穩定至一可偵測輸出位元之速度之一偵測可指示群組1600內差異之存在。在圖18及圖19中示意性地展示實例。圖18繪示正被拉低之位元線之相關者上之電壓相對於時間之進展，展示相較於在群組中之記憶體單元之間之差異之情況下之一較緩慢變化(曲線1810或1820)，電壓在無差異之一例項中更快地下降(一曲線1800)。感測放大器經配置以偵測下降至低於一臨限電壓V1之一個位元線上之電壓且因此一可靠偵測所花費之週期可根據差異是否存在而變動。
若藉由感測放大器偵測之電壓遵循曲線1810或曲線1820，則可能在讀取操作之起始之後之時間t1進行之偵測係不可靠的，且特定言之可能其結果不同於在讀取操作之起始之後之一時間t2及/或t3進行之一後續偵測。
因此，若由群組中之多個記憶體單元1610所提供之信號中不存在差異，則由感測放大器在時間t1、t2(及視需要t3)進行之偵測將全部相同。 若群組1600中之記憶體單元當中存在差異，則此等偵測可能係不同的。在此等例項中，(a)隨後偵測可被視作更可靠偵測，且(b)偵測一差異。
返回參考圖17，感測放大器1620之輸出被提供至一非延遲鎖存器1630且亦被提供至一延遲元件1640。延遲元件1640之輸出及非延遲鎖存器1630之輸出兩者皆被提供至一多工器1650且被提供至一比較器1660。因此，延遲元件1640之輸出可表示一初期偵測(舉例而言，在時間t1)，其接著經延遲以與一隨後偵測(舉例而言，在時間t2)比較。若比較器偵測到兩個偵測係相同的，則多工器可將兩個偵測之任一者作為一輸出信號1670傳遞。若要求一較快速但潛在地較不可靠偵測，則一替代輸出信號可能係初始偵測，即至延遲元件1640之輸入。在此一情況中，若關於該偵測偵測到一差異，則偵測可能經配置以導致使用隨後偵測之資料重新開始讀取資料之後續處理。
然而，若比較器1660偵測到此兩個偵測係不同的，則多工器1650經控制以將偵測之一稍後者作為一輸出信號傳遞。比較器1660亦輸出指示一差異之一例項之一誤差信號1680。
因此，偵測器550提供用以偵測由資料儲存元件之一群組中之資料儲存元件所儲存之資料位元之間之差異之例項之偵測電路之一實例，且其中(參見下文圖20)電力控制器經組態以取決於藉由偵測電路所偵測之差異之例項而控制電路之操作電壓。如描述之偵測器提供偵測電路之一實例，該偵測電路經組態以在存取電路包括讀取電路之一例示性背景內容中偵測讀取電路讀取一資料位元所花費之一時間。特定言之，偵測器550提供偵測由讀取電路產生之一資料位元之極性在一讀取操作之起始之後之一第一瞬間(諸如t1)與在讀取操作之起始之後之一第二較遲時間瞬間(諸如t2及/或 t3)之間不同之一實例。
圖20示意性地繪示可藉由電力管理器及/或CPU回應於由偵測器550所偵測之差異而執行之一程序。
一步驟2000表示如上文中論述之差異之偵測。
在一步驟2010，比較差異之比率及/或絕對數目與一臨限比率或數目。
一步驟2020表示CPU 500向電力管理器指示是否已超過臨限值。回應於該指示，在一步驟2030，電力管理器可改變提供至記憶體電路之供應電壓。
以此方式，若偵測指示在群組中之記憶體單元當中偵測到一高比率之差異，則此可能指示記憶體電路將在一略高供應電壓下更可靠地操作。因此，電力管理器可改變供應電壓以略微增大供應電壓而不一定改變群組大小，以便提供當前群組大小下之更可靠操作。類似地，若偵測到獲得少於一較低臨限數目或比率之差異，則視需要電力管理器可能略微降低供應電壓。因此，在步驟2010可使用一個以上臨限值，或可能提供對於偵測器差異比率或數目之連續範圍之電力管理器回應。
上述論述關於具有用於各行單元之兩個位元線之SRAM記憶體單元。配置亦適於動態隨機存取記憶體(DRAM)單元，諸如圖21中之具有適用於各行記憶體單元之一單一位元線2110之一單元2100。
類似地，上述論述關於藉由行對記憶體單元進行分組，使得為形成一群組，啟用多個字線且一行中之對應單元提供其等讀取信號至適用於該行之感測放大器。圖22展示另一配置，其中跨諸列之記憶體單元執行分組。為形成(即)兩個記憶體單元之一群組，啟用一單一字線2200且單元 2210、2220藉由包括開關2230、2240之路由電路而形成為一群組。當群組大小係1時，開關2230、2240將來自單元2210之讀取信號引導至一感測放大器2250且將來自單元2220之讀取信號引導至一感測放大器2260。當要求2之一群組大小時，開關2230、2240將來自單元2210、2220之讀取信號引導至單一感測放大器2250。
可提供基於列之分組及基於行之分組之組合，舉例而言，將四個單元之一方形陣列(兩行寬×兩列高)分組在一起。
圖23係繪示諸如一記憶體電路之一操作方法(適用於上文中論述及下文中論述之實施例)之一方法之一示意性流程圖，該方法包括：在一步驟2300，啟用資料儲存元件之一陣列中之用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大；在一步驟2310，組合針對一群組中之資料儲存元件之存取信號(舉例而言，由一群組中之資料儲存元件輸出之讀取信號)以提供一經組合存取信號；在一步驟2320，藉由針對資料儲存元件之一群組之一共同存取信號而存取該群組之資料儲存元件(舉例而言，藉由回應於群組之資料儲存元件經啟用用於讀取存取而偵測由該等資料儲存元件輸出之共同讀取信號，從而讀取一資料位元)；及在一步驟2330，選擇性地在至少一第一模式及一第二模式中執行啟用(2300)、組合(2310)及存取(2320)步驟，第一模式中之群組大小不同於第二模式中之群組大小。
圖24示意性地繪示表示一例示性配置之一記憶體電路，其中存取電路包括經組態以藉由提供一寫入信號至一資料儲存元件而將一資料位元寫 入至該資料儲存元件之寫入電路；且控制電路經組態以關於將一資料位元寫入至一給定資料儲存元件之一寫入操作而控制將該資料位元寫入至含有給定資料儲存元件之群組中之全部資料儲存元件。
圖24展示一例示性配置，其中使用用於讀取及寫入兩者之一傳輸閘多工結構介接兩行之例示性SRAM 6T位元單元(記憶體單元)2400、2410。
一傳輸閘(諸如傳輸閘2420、2430、2440、2450)具有互補控制輸入端(展示為傳輸閘2420上之2422、2424)。取決於(舉例而言，藉由控制電路2460，舉例而言形成上文中論述之控制電路530之至少一部分)供應至互補控制輸入端之控制信號之狀態，傳輸閘2420可隔離兩個輸入/輸出埠2426、2428或在其等之間提供一連接。其他傳輸閘2430至2450以一類似方式操作。
為將一資料位元寫入至記憶體單元2400，確證寫入線WL，開通傳輸閘2420及2430(指示針對各傳輸閘將兩個輸入/輸出埠連接在一起)且寫入至記憶體單元2400中之值取決於啟用兩個寫入信號WR1及WR0之哪一個。在具有1之一模式大小之一模式(或其中記憶體單元2410並非具有記憶體單元2400之一群組之部分之至少一模式)中，傳輸閘2430、2440將保持關閉(指示未針對各傳輸閘將兩個輸入/輸出埠連接在一起)。在傳輸閘2430、2440關閉之情況下確證寫入線WL將提供類似於針對記憶體單元2410之一讀取操作之一操作，但不發生任何讀取感測。出於此原因，其可被稱為一「虛設讀取」操作。
現將描述按涵蓋至少一單一群組中之記憶體單元2400、2410之2(或更大)之一群組大小之操作。單元2400、2420經分組，使得此一群組(針對 其啟用各自WL)內之此等所有行被組合在一起且被一起寫入。此可藉由在控制電路2460之控制下針對一寫入操作開通全部四個傳輸閘2420至2450而達成。針對寫入操作，此允許施加一單一字線電壓達寫入程序之持續時間，此係因為兩個單元中之狀態將被重寫。
針對讀取存取，確證WL且開通傳輸閘(其可能意謂：(i)傳輸閘2420、2430用以從記憶體單元2400讀取；(ii)傳輸閘2440、2450用以從記憶體單元2410讀取；或(iii)全部四個傳輸閘用以從包含記憶體單元2400、2410兩者之一群組讀取)。將適於單元之位元線上之讀取信號路由至一感測放大器2460以產生一輸出資料位元。
注意，圖24之配置繪示包括相同列中之多個記憶體單元之一群組。早前論述之實例係關於包括相同行中之多個記憶體單元之群組。舉例而言，此等技術可經組合以實施一群組中之記憶體單元之一矩形陣列(舉例而言，一2×2陣列)。
在本申請案中，詞「經組態以」用於意謂一裝置之一元件具有能夠執行經定義操作之一組態。在此背景內容中，一「組態」意謂硬體或軟體之一互連配置或方式。舉例而言，裝置可具有提供經定義操作之專用硬體，或一處理器或其他處理器件(諸如處理元件12)可經程式化以執行功能。「經組態以」並不暗指裝置元件需要以任何方式改變以便提供經定義操作。
儘管本文中已參考隨附圖式詳細描述本技術之闡釋性實施例，然應瞭解，本技術不限於該等精確實施例，且可由熟習此項技術者在其中實現各種改變、添加及修改而不背離如藉由隨附發明申請專利範圍定義之技術之範疇及精神。舉例而言，可運用獨立發明申請專利範圍之特徵進行附屬 發明申請專利範圍之特徵之各種組合而不背離本技術之範疇。
10‧‧‧靜態隨機存取記憶體(SRAM)單元/資料儲存元件
12‧‧‧反相器/處理元件
14‧‧‧反相器
16‧‧‧電晶體
18‧‧‧電晶體
20‧‧‧靜態隨機存取記憶體(SRAM)單元/資料儲存元件
30‧‧‧感測放大器(SA)
40‧‧‧感測放大器啟用信號

Claims (19)

  1. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小，且取決於提供至該電路之一電力供應電壓而經組態以在第一模式或第二模式中操作。
  2. 如請求項1之電路，其中該群組大小在該第二模式中比在該第一模式中更大。
  3. 如請求項2之電路，其中該群組大小在該第一模式中係1，且該群組大小在該第二模式中大於1。
  4. 如請求項1之電路，其中該控制電路經組態以回應於一較低電力供應電壓而在該第二模式中操作且回應於一較高電力供應電壓而在該第一模式 中操作。
  5. 如請求項1之電路，其中該控制電路經組態以在各自具有一不同各自群組大小之三個或三個以上模式中操作。
  6. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小；該存取電路包括經組態以藉由提供一寫入信號至一資料儲存元件而將一資料位元寫入至該資料儲存元件之寫入電路；且該控制電路經組態以關於將一資料位元寫入至一給定資料儲存元件之一寫入操作而控制將該資料位元寫入至含有該給定資料儲存元件之該群組中之全部該等資料儲存元件。
  7. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一 存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號，其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小；及用以將資料儲存元件映射至記憶體位址之位址解碼電路，該位址解碼電路及該控制電路在具有大於1之一群組大小之一操作模式中協作以將資料儲存元件之各群組映射至相同記憶體位址。
  8. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小，其中該存取電路包括經組態以藉由偵測由一資料儲存元件輸出之一讀取信號而讀取由該資料儲存元件所儲存之一資料位元之讀取電路；且其中對於 經啟用用於存取之資料儲存元件之一群組，由該群組中之資料儲存元件輸出之該等讀取信號經組合以提供一經組合讀取信號以由為資料儲存元件之該群組所共同之讀取電路偵測。
  9. 一種電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小，其中該群組大小在該第二模式中比在該第一模式中更大，且其中該控制電路經組態以回應於從該第一模式至該第二模式之一轉變之起始而控制由該等資料儲存元件之一些所儲存之資料位元之複製，使得對於該第二模式中之資料儲存元件之各群組，該群組之該等資料儲存元件儲存相同資料位元。
  10. 一種電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一 存取信號而存取由該資料儲存元件所儲存之一資料位元；其中該等資料儲存元件與指示該等資料儲存元件當前是否儲存有效資料之資訊相關聯；且控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小，且其中該控制電路經組態以回應於其中該群組大小變化之一轉變之起始而設定該相關聯資訊以指示該等資料儲存元件當前未儲存有效資料。
  11. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取電路，其用以藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；控制電路，其用以啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號，其中該控制電路經組態以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小；控制線之一第一陣列，其連接至資料儲存元件之該陣列，藉此控制線之該第一陣列之一控制線啟用該等資料儲存元件之一各自子集；及 控制線之一第二陣列，其用以將一給定存取電路連接至包括各經啟用子集中之一資料儲存元件之複數個資料儲存元件以便將該給定存取電路連接至該複數個資料儲存元件中之資料儲存元件。
  12. 如請求項11之電路，其中：資料儲存元件之該陣列包括複數列及複數行之資料儲存元件；該第一陣列中之控制線經組態以啟用諸列之資料儲存元件；且控制線之該第二陣列中之控制線與諸行之該等資料儲存元件相關聯。
  13. 如請求項11之電路，其中該控制電路經組態以藉由確證該第一陣列之兩個或兩個以上控制線而啟用用於存取之資料儲存元件之一群組。
  14. 一種資料處理系統，其包括：如請求項1之記憶體電路；及一電力控制器，其經組態以提供一電力供應電壓至該電路，且取決於該電力供應電壓而提供指示該第一模式或該第二模式之一模式指示至該控制電路。
  15. 如請求項14之系統，其包括用以偵測藉由資料儲存元件之一群組中之資料儲存元件所儲存之資料位元之間之差異之例項之偵測電路，且其中該電力控制器經組態以取決於藉由該偵測電路所偵測之差異之該等例項而控制該電路之操作電壓。
  16. 如請求項15之系統，其中：該存取電路包括讀取電路；且該偵測電路經組態以偵測該讀取電路讀取一資料位元所花費之一時間。
  17. 如請求項16之系統，其中該偵測電路經組態以偵測由該讀取電路產生之一資料位元之極性在一讀取操作之起始之後之一第一瞬間與在該讀取操作之起始之後之一第二較遲時間瞬間之間不同。
  18. 一種記憶體電路，其包括：資料儲存元件之一陣列；存取構件，其用於藉由針對經啟用用於存取之一資料儲存元件之一存取信號而存取由該資料儲存元件所儲存之一資料位元；及控制構件，其用於啟用用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大，針對一群組中之資料儲存元件之該等存取信號經組合以提供為資料儲存元件之該群組所共同之一經組合存取信號；其中該控制構件基於提供至資料儲存元件之該陣列之一電力供應電壓而可操作以選擇性地在至少一第一模式及一第二模式中操作，該第一模式中之該群組大小不同於該第二模式中之該群組大小。
  19. 一種操作一記憶體之方法，其包括： 啟用資料儲存元件之一陣列中之用於存取之資料儲存元件之群組，該等群組具有一群組大小，該群組大小係1或更大；組合針對一群組中之資料儲存元件之存取信號以提供一經組合存取信號；藉由針對資料儲存元件之一群組之一共同存取信號而存取該群組之資料儲存元件；及基於提供至資料儲存元件之該陣列之一電力供應電壓而選擇性地在至少一第一模式及一第二模式中執行啟用、組合及存取步驟，該第一模式中之該群組大小不同於該第二模式中之該群組大小。
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