TWI713205B - 用以和邏輯電晶體一起操作之記憶裝置及其操作方法 - Google Patents

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Abstract

非揮發性記憶裝置可和邏輯電晶體一起運作，邏輯電晶體包含由一材料形成的電晶體閘極。記憶裝置包含由該材料形成的浮動閘極、第一型鰭片及第二型鰭片。第一型鰭片包含第一型通道、第一型源極及第一型汲極。第一型通道、第一型源極及第一型汲極具有第一導電類型。第二型鰭片包含第二型通道、第二型源極及第二型汲極。第二型源極及第二型汲極具有第一導電類型。第二型通道具有第二導電類型，第二導電類型和第一導電類型不同。浮動閘極位於第一型通道與第二型通道上。

Description

用以和邏輯電晶體一起操作之記憶裝置及其操作方 法
本發明係有關於記憶裝置，例如非揮發性記憶(nonvolatile memory；NVM)裝置。
具有多次性可編程性(multi-time programmability)的非揮發性快閃記憶裝置與一次性可編程(one-time programmable；OTP)記憶裝置已被有效使用於一些數位與類比設計皆需要客製化之應用，這些應用包含韌體程式碼(firmware program code)、資料儲存、加密鑰(encryption key)、參考修剪(reference trimming)、製造ID、安全ID及許多其他應用。儘管如此，使快閃記憶體或一次性可編程記憶體嵌入標準鰭式場效電晶體(FINFET)邏輯半導體製程仍然帶來一些額外的附加處理步驟之代價。
多個實施例可克服傳統記憶裝置之多個缺點。
多個實施例可有關於位於基板上的記憶裝置(或簡潔表示為「記憶體」)，例如，非揮發性快閃記憶體及/或一次性可編程記憶 體，且記憶裝置包含浮動閘極、至少一第一型鰭片(具有源極、汲極與通道)、第二型鰭片(具有源極、汲極與通道區)及第三型鰭片(具有源極、汲極與通道)。浮動閘極由和標準邏輯電晶體閘極相同的材料所形成。第一型半導體鰭片與浮動閘極形成記憶胞之耦合電容(coupling capacitor)。
在多個實施例中，透過第三型鰭片使多個電子與多個電洞分別注入浮動閘極，以進行非揮發性記憶胞(NVM cell)之編程與抹除操作。非揮發性記憶胞之讀取操作係藉由操作第二型鰭片之源極、汲極與通道，還有操作浮動閘極來進行，如同存取電晶體。
在多個實施例中，非揮發性記憶胞可包含至少一第一型鰭片(具有源極、汲極與通道)與第二型鰭片(具有源極、汲極與通道)，不包含第三型鰭片。在多個實施例中，非揮發性記憶胞之編程與抹除操作係藉由使多個電子與多個電洞穿過第二型鰭片分別注入浮動閘極來進行，而非揮發性記憶胞之讀取操作係藉由操作第二型鰭片之源極、汲極與通道，還有操作浮動閘極來進行，如同存取電晶體。
101:基板
102,103:記憶裝置
106:介電絕緣物
110,130:介電絕緣體
110A:寫入型鰭片
110B:讀取型鰭片
110C:閘極耦合型鰭片
111:第一型鰭片
112:第二型鰭片
115A:第一型通道
115B:第二型通道
120,125:浮動閘極
121:第一型源極
122:第二型源極
132:第二型汲極
135A:通道區
135B:讀取通道區
135C:通道
151,152,153:源極
161,162,163:汲極
第1圖係繪示根據示例性實施例之具有2個半導體鰭片類型的浮動閘極非揮發性記憶裝置之透視圖。
第2圖係繪示根據示例性實施例之具有3個半導體鰭片類型的浮動閘極非揮發性記憶裝置之透視圖。
將參照第1圖與第2圖描述根據多個示例性實施例的多個記憶裝置。在根據多個實施例的鰭式場效電晶體互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor；CMOS)邏輯製程中，浮動閘極非揮發性記憶裝置以相同的標準電晶體閘極與矽(silicon)鰭片材料來建造，且主要藉由和同一基板上的邏輯鰭式場效電晶體共享相同處理步驟來形成。
用詞「第一」、「第二」等可用來描述各種元件及/或用來使一元件和另一元件有所區別。從而，在不背離一或多個實施例下，第一元件可被稱為第二元件。一元件描述為「第一」元件不必然代表有第二元件的存在，也不隱含有第二元件的存在。用詞「第一」、「第二」等亦可用於不同類型或不同群組的多個元件。
根據多個實施例之多個記憶裝置可被電子抹除(electrically erased)及重複再編程(re-programmed)，且可作為包含多個多次性可編程(multiple-time programmable；MTP)記憶體及/或多個一次性可編程記憶體之非揮發性快閃記憶體來使用。
第1圖係繪示根據示例性實施例之具有2個半導體鰭片類型的浮動閘極非揮發性記憶裝置102之透視圖。
請參照第1圖，記憶裝置102可包含在基板101上的一或多個第一型鰭片(例如，一或多個控制型鰭片)、一或多個第二型鰭片(例如，一或多個讀取-寫入型鰭片)、介電絕緣體110及浮動閘極125。一或多個第一型鰭片可包含第一型鰭片111。第一型鰭片111可包含第一型通道115A、第一型源極121及第一型汲極，其中第一型通道 115A、第一型源極121及第一型汲極具有第一導電類型(例如，N-型或P-型)。一或多個第二型鰭片可包含第二型鰭片112。第二型鰭片112可包含第二型通道115B、第二型源極122及第二型汲極132。第二型源極122及第二型汲極132中的每一者具有第一導電類型(例如，N-型或P-型)；第二型通道115B具有第二導電類型，第二導電類型和第一導電類型不同。例如，當/若第一導電類型為N-型，第二導電類型為P-型；當/或第一導電類型為P-型，第二導電類型為N-型。介電絕緣體110位於第一型鰭片111與第二型鰭片112兩者的上方，且介電絕緣體110使第一型鰭片111及第二型鰭片112和浮動閘極125絕緣。
浮動閘極125重疊於(及/或覆蓋)第一型通道115A與第二型通道115B。介電絕緣體110可由二氧化矽(silicon dioxide)製成，介電絕緣體110使浮動閘極125和第一型通道115A及第二型通道115B中的每一者絕緣，且介電絕緣體110可直接接觸浮動閘極125、第一型通道115A及第二型通道115B中的每一者。浮動閘極125依據浮動閘極上的電壓來調節半導體矽鰭片(第二型鰭片112)中的電晶體通道(第二型通道115B)跨越介電絕緣體110之導電度。非揮發性記憶體裝置102中的鰭式場效電晶體金屬氧化物半導體(MOS)電晶體可包含浮動閘極125、第二型源極122、第二型汲極132及讀取通道(第二型通道115B)，且鰭式場效電晶體金屬氧化物半導體電晶體操控記憶裝置102之讀取、編程及抹除功能。
在非揮發性記憶體裝置102的實施例中，為了使N-型記憶裝置編程為高臨界電壓(threshold voltage)狀態，用以產生多個通 道熱電子之偏壓條件施加於第二型源極122、第二型汲極132及連接至控制閘極之電極(第一型源極121)。為了使N-型記憶裝置抹除為低臨界電壓狀態，用以產生多個通道熱電洞之偏壓條件施加於第二型源極122、第二型汲極132及連接至控制閘極之電極(第一型源極121)。這些寫入操作係透過多個電子移動跨越介電絕緣體110位於浮動閘極125與第二型鰭片112之間的一部分來進行。
第2圖係繪示根據示例性實施例之具有3個半導體鰭片類型的浮動閘極非揮發性記憶裝置103之透視圖。
請參照第2圖，記憶裝置103可包含基板101上的浮動閘極120、閘極介電絕緣體130、一或多個寫入型鰭片、一或多個讀取型鰭片及一或多個閘極耦合型鰭片，一或多個寫入型鰭片包含寫入型鰭片110A，一或多個讀取型鰭片包含讀取型鰭片110B，一或多個閘極耦合型鰭片包含閘極耦合型鰭片110C。寫入型鰭片110A、讀取型鰭片110B及閘極耦合型鰭片110C可分別提供半導體記憶裝置之主要寫入、讀取及閘極耦合控制電極功能。
在矽基板101上光刻(photolithography)圖案化之後，藉由蝕刻來形成複數個矽鰭片，且一組介電絕緣物106(例如，一組氧化物絕緣物)填充多個鰭片之間的多個溝槽之底部，以隔離建構在多個鰭片頂部之多個裝置。
閘極耦合型鰭片110C實質上被浮動閘極120圍繞，且用以重摻雜閘極耦合型鰭片110C的不純物類型係為可選擇的，閘極耦合型鰭片110C的不純物類型(例如，N-型)和基板101的不純物類型(例 如，P-型)不同。閘極耦合型鰭片110C與浮動閘極120，以及位於閘極耦合型鰭片110C與浮動閘極120之間的介電絕緣體130，形成記憶裝置103之耦合電容。閘極耦合型鰭片110C(作為耦合電容之電極)的一側作為記憶裝置103之控制閘極，記憶裝置103使用閘極耦合型鰭片110C中的源極153及/或汲極163電連接通道135C(介於源極153與汲極163之間)。通道135C具有的不純物類型和源極153及汲極163之不純物類型相同。藉由透過源極153及/或汲極163上的接點施加電壓於記憶裝置103之控制閘極，浮動閘極120上的電壓根據記憶裝置閘極耦合比率(coupling ratio)和所施加電壓的一部分耦合，記憶裝置閘極耦合比率取決於裝置結構設計。
讀取型鰭片110B可包含讀取通道區135B。讀取通道區135B被閘極介電絕緣體130覆蓋，且選擇性地以低濃度摻雜。讀取通道區135B的不純物類型和矽基板101的不純物類型相同。讀取型鰭片110B可更包含源極152與汲極162，源極152與汲極162位於浮動閘極120之相對兩側。浮動閘極120覆蓋讀取通道區135B，閘極介電絕緣體130位於浮動閘極120和讀取通道區135B之間。鰭式場效電晶體金屬氧化物半導體讀取電晶體可包含浮動閘極120、源極152、汲極162與讀取通道區135B，且鰭式場效電晶體金屬氧化物半導體讀取電晶體操控記憶裝置103之主要讀取功能。
寫入型鰭片110A實質上被浮動閘極120圍繞，閘極介電絕緣體130位於寫入型鰭片110A和浮動閘極120之間，用以摻雜寫入型鰭片110A的不純物類型係為可選擇的，寫入型鰭片110A的不 純物類型和基板101的不純物類型相同，寫入型鰭片110A包含源極151與汲極161，源極151與汲極161位於浮動閘極120之相對兩側，且寫入型鰭片110A包含被介電絕緣體130包圍的通道區135A。浮動閘極120、通道區135A、源極151與汲極161形成鰭式場效電晶體金屬氧化物半導體寫入電晶體，用於主要編程與抹除操作，編程與抹除操作係透過多個電子移動跨越介電絕緣體130位於浮動閘極120與寫入型鰭片110A之間的一部分來進行。
多個實施例可有關於製造及/或操作一或多個裝置的方法。用於浮動閘極鰭式場效電晶體寫入電晶體與讀取電晶體之偏壓狀態係為不同的。為了使N-型金屬氧化物半導體記憶裝置103編程為高臨界電壓狀態，通道熱電子機制與偏壓條件可僅施加於寫入電晶體(包含寫入型鰭片110A)。為了使N-型金屬氧化物半導體記憶裝置103抹除為低臨界電壓狀態，通道熱電洞機制與偏壓條件可僅施加於寫入電晶體(包含寫入型鰭片110A)。多個電子或電洞頻繁移動跨越介電絕緣體130只會發生於具有寫入型鰭片110A的寫入電晶體，且不會影響記憶裝置103之讀取電流特性。具有讀取型鰭片110B的讀取電晶體不包含由編程抹除循環(program erase cycles)潛在引起的劣化的(de-graded)介電質。本發明之益處在於，記憶裝置可具有理想的耐久度(durability)、滿意的可靠度(reliability)及/或足夠的讀取準確性(read accuracy)。
所述多個實施例係為舉例說明本發明，且在不背離本案申請專利範圍界定之保護範圍下當可以多種方式變更。
101:基板
102:記憶裝置
110:介電絕緣體
111:第一型鰭片
112:第二型鰭片
115A:第一型通道
115B:第二型通道
121:第一型源極
122:第二型源極
125:浮動閘極
132:第二型汲極

Claims (28)

  1. 一種用以和一邏輯電晶體一起操作之記憶裝置，該邏輯電晶體包含一電晶體閘極，該電晶體閘極由一材料形成，該記憶裝置包含：一基板；一浮動閘極(floating gate)，位於基板上且由該材料形成；至少一第一型鰭片(fin)，位於基板上，該至少一第一型鰭片包含一第一型通道(channel)、一第一型源極(source)及一第一型汲極(drain)，其中該第一型通道、該第一型源極及該第一型汲極中的每一者具有一第一導電類型；一第二型鰭片，位於基板上，且該第二型鰭片包含一第二型通道、一第二型源極及一第二型汲極，其中該第二型源極及該第二型汲極中的每一者具有該第一導電類型，其中該第二型通道具有一第二導電類型，該第二導電類型和該第一導電類型不同；及一介電絕緣體(dielectric insulator)，位於該第一型鰭片與該第二型鰭片上，且使該第一型鰭片與該第二型鰭片中的每一者和該浮動閘極絕緣，其中該浮動閘極位於該第一型通道與該第二型通道上，且其中該記憶裝置係為一非揮發性記憶裝置。
  2. 如請求項1所述之記憶裝置，其中該浮動閘極與該第一型鰭片形成用於該記憶裝置之一耦合電容(coupling capacitor)。
  3. 如請求項1所述之記憶裝置，其中該第一型源極與該第一型汲極形成該記憶裝置之一控制閘極(control gate)。
  4. 如請求項1所述之記憶裝置，其中該浮動閘極與該第二型鰭片形成用於該記憶裝置之一讀取電晶體(read transistor)。
  5. 如請求項1所述之記憶裝置，其中該記憶裝置之一編程操作與一抹除操作透過多個電子移動跨越該介電絕緣體位於該浮動閘極與該第二型鰭片之間的一部分來進行。
  6. 如請求項1所述之記憶裝置，其中該至少一第一型鰭片包含複數個第一型鰭片。
  7. 如請求項1所述之記憶裝置，其中該記憶裝置係為一一次性可編程裝置(one-time programmable device)。
  8. 如請求項1所述之記憶裝置，其中該記憶裝置係為一多次性可編程裝置(multiple time programmable device)。
  9. 一種用以和一邏輯電晶體一起操作之記憶裝置，該邏輯電晶體包含一電晶體閘極，該電晶體閘極由一材料形成，該記憶裝置包含：一基板；一浮動閘極，位於該基板上，且該浮動閘極由該材料形成；至少一第一型鰭片，位於該基板上，該至少一第一型鰭片包含一第一型通道、一第一型源極及一第一型汲極，其中該第一型通 道、該第一型源極及該第一型汲極中的每一者具有一第一導電類型；一第二型鰭片，位於基板上，且該第二型鰭片包含一第二型通道、一第二型源極及一第二型汲極，其中該第二型源極及該第二型汲極中的每一者具有該第一導電類型，其中該第二型通道具有一第二導電類型，該第二導電類型和該第一導電類型不同；一第三型鰭片，位於基板上，且該第三型鰭片包含一第三型通道、一第三型源極及一第三型汲極，其中該第三型源極及該第三型汲極中的每一者具有該第一導電類型，其中該第三型通道具有該第二導電類型；及一介電絕緣體，位於該第一型鰭片、該第二型鰭片與該第三型鰭片上，且該介電絕緣體裝配以使該第一型鰭片、該第二型鰭片與該第三型鰭片中的每一者和該浮動閘極絕緣，其中該浮動閘極位於該第一型通道、該第二型通道與該第三型通道上，其中該記憶裝置係為一非揮發性記憶裝置，且其中用於該第二型鰭片的一偏壓條件和用於該第三型鰭片的一偏壓條件不同。
  10. 如請求項9所述之記憶裝置，其中該浮動閘極與該第一型鰭片形成用於該記憶裝置之一耦合電容。
  11. 如請求項9所述之記憶裝置，其中該第一型源極與該第一型汲極形成該記憶裝置之一控制閘極。
  12. 如請求項9所述之記憶裝置，其中該浮動閘極與該第二型鰭片形成用於該記憶裝置之一讀取電晶體。
  13. 如請求項9所述之記憶裝置，其中該記憶裝置之一編程操作與一抹除操作透過多個電子移動跨越該介電絕緣體位於該浮動閘極與該第三型鰭片之間的一部分來進行。
  14. 如請求項9所述之記憶裝置，其中該至少一第一型鰭片包含複數個第一型鰭片。
  15. 如請求項9所述之記憶裝置，其中該記憶裝置係為一一次性可編程裝置。
  16. 如請求項9所述之記憶裝置，其中該記憶裝置係為一多次性可編程裝置。
  17. 一種操作一記憶裝置與一邏輯電晶體的方法，該邏輯電晶體包含一電晶體閘極，該電晶體閘極由一材料形成，該方法包含：操作一浮動閘極，該浮動閘極位於一基板上，且該浮動閘極由該材料形成；操作至少一第一型鰭片，該第一型鰭片位於該基板上，且該第一型鰭片包含一第一型通道、一第一型源極及一第一型汲極，其中該第一型通道、該第一型源極及該第一型汲極中的每一者具有一第一導電類型；操作一第二型鰭片，該第二型鰭片位於該基板上，且該第二型鰭片包含一第二型通道、一第二型源極及一第二型汲極，其中該 第二型源極及該第二型汲極中的每一者具有該第一導電類型，其中該第二型通道具有一第二導電類型，該第二導電類型和該第一導電類型不同；及將該記憶裝置用作一非揮發性記憶裝置，其中一介電絕緣體位於該第一型鰭片與該第二型鰭片上，且該介電絕緣體使該第一型鰭片與該第二型鰭片中的每一者和該浮動閘極絕緣，且其中該浮動閘極位於該第一型通道與該第二型通道上。
  18. 如請求項17所述之方法，更包含：使用該浮動閘極與該第一型鰭片以形成用於該記憶裝置之一耦合電容。
  19. 如請求項17所述之方法，更包含：使用該第一型源極與該第一型汲極以形成該記憶裝置之一控制閘極。
  20. 如請求項17所述之方法，更包含：使用該浮動閘極與該第二型鰭片以形成用於該記憶裝置之一讀取電晶體。
  21. 如請求項17所述之方法，更包含：透過多個電子移動跨越該介電絕緣體位於該浮動閘極與該第二型鰭片之間的一部分來進行該記憶裝置之一編程操作與一抹除操作。
  22. 如請求項17所述之方法，其中該至少一第一型鰭片包含複數個第一型鰭片。
  23. 如請求項17所述之方法，更包含：將該記憶裝置用作一一次性可編程裝置。
  24. 如請求項17所述之方法，更包含將該記憶裝置用作一多次性可編程裝置。
  25. 如請求項17所述之方法，更包含：藉由通過該第二型鰭片之通道熱電洞注入(channel hot hole injection)來進行一抹除操作。
  26. 如請求項17所述之方法，更包含：操作一第三型鰭片，該第三鰭片位於該基板上，且該第三型鰭片包含一第三型通道、一第三型源極及一第三型汲極，其中該第三型源極與該第三型汲極中的每一者具有該第一導電類型，其中該第三型通道具有該第二導電類型，且其中用於該第二型鰭片的一偏壓條件和用於該第三型鰭片的一偏壓條件不同。
  27. 如請求項26所述之方法，更包含：使用該浮動閘極與該第二型鰭片以形成用於該記憶裝置之一讀取電晶體；及透過多個電子移動跨越該介電絕緣體位於該浮動閘極與該第三型鰭片之間的一部分來進行該記憶裝置之一編程操作與一抹除操作。
  28. 如請求項26所述之方法，更包含： 藉由通過該第三型鰭片之通道熱電洞注入來進行一抹除操作。
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