TWI712266B - 分頻器 - Google Patents

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Abstract

本發明的實施例揭露一種分頻器，此分頻器包含一漣波計數單元，一重新載入訊號輸出單元和一狀態延展單元。漣波計數單元係配置為用以根據時脈訊號輸出複數個分頻訊號。重新載入訊號輸出單元耦接至漣波計數單元，且係配置為用以判斷漣波計數單元是否處於終止狀態，並依據分頻訊號和遮罩訊號輸出重新載入訊號。狀態延展單元耦接至漣波計數單元和重新載入訊號輸出單元，且係配置為用以依據重新載入訊號發送遮罩訊號。

Description

分頻器
本發明涉及一種分頻器，特別是一種多模組態的分頻器電路。
分頻器廣泛運用於現代的無線通訊系統中，在一些分頻器的電路結構中，漣波計數器被用於頻率分割。然而，當漣波計數器中的計數器數量越來越多，延遲的問題也會越來越嚴重。
本發明的實施例揭露一種分頻器，此分頻器包含一漣波計數單元，一重新載入訊號輸出單元和一狀態延展單元。漣波計數單元係配置為用以根據時脈訊號輸出複數個分頻訊號。重新載入訊號輸出單元耦接至漣波計數單元，且係配置為用以判斷漣波計數單元是否處於終止狀態，並依據分頻訊號和遮罩訊號輸出重新載入訊號。狀態延展單元耦接至漣波計數單元和重新載入訊號輸出單元，且係配置為用以依據重新載入訊號發送遮罩訊號。
為了對上述內容和本發明的其他方面有更佳的理解，在實施方式中以更佳但非限定的實施例做進一步說明，以下說明請參考隨附圖示。
10:分頻器
102:漣波計數單元
104:重新載入訊號輸出單元
106、106a、106b:狀態延展單元
1041:組合邏輯電路
1043:D型正反器
C1~C4:時脈訊號週期
CLK:時脈訊號
CMP:比較器
D1~D3:D型正反器
D1in1~D3in1:第一輸入節點
D1in2~D3in2:第二輸出節點
D1in3~D3in3:第三輸入節點
D1out~D3out:輸出節點
FD1、...、FDn:分頻訊號
LC:漏電電容
MK:遮罩訊號
PS:電源
REL:重新載入訊號
S1:第一訊號
SW:開關
T1~T3:時脈訊號週期
Verf1:參考電壓
第1圖為根據本發明一實施例的分頻器的方塊圖；第2圖為根據本發明一實施例的分頻器的訊號-時間關係圖；第3圖為根據本發明一實施例的狀態延展單元的方塊圖；第4圖為根據本發明一實施例的狀態延展單元的訊號-時間關係圖；第5圖為根據本發明另一實施例的狀態延展單元的方塊圖。
請參考第1圖，第1圖為根據本發明一實施例的分頻器方塊圖，分頻器10包括一漣波計數單元102，一重新載入訊號輸出單元104和一狀態延展單元106。
漣波計數器102係配置為用以接收一時脈訊號CLK並輸出複數個分頻訊號FD1~FDn，其中分頻訊號FD1~FDn的頻率為時脈訊號CLK的1/N，在不同的分頻訊號中，N可為不同的整數。本領域有通常知識者可以各種方式實現漣波計數單元102。在一實施例中，漣波計數單元102包括複數個D型正反器以串接方式耦接，且係配置為用以個別地輸出分頻訊號FD1~FDn。
重新載入訊號輸出單元104耦接至漣波計數單元102，重新載入訊號輸出單元104係配置為用以接收時脈訊號CLK、一遮罩訊號MK和一分頻訊號FD1~FDn，並根據時脈訊號CLK、遮罩訊號MK和分頻訊號FD1~FDn輸出一重新載入訊號REL。明確來說，重新載入訊號輸出單元104能依據時脈訊號CLK、遮罩訊號MK和分頻訊號FD1~FDn判斷漣波計數單元102是否在一終止狀態，當重新載入訊號輸出單元104判斷漣波計數單元102在終止狀態時，重新載入訊號輸 出單元104可輸出「TRUE」(例如：數位的1)做為重新載入訊號REL。在一實施例中，重新載入訊號輸出單元104包括一組合邏輯電路1041(即此實施例中的一多輸入反或閘)和一D型正反器1043，多輸入反或閘1041係配置為用以接收遮罩訊號MK和分頻訊號FD1~FDn，並根據遮罩訊號MK和分頻訊號FD1~FDn輸出一第一訊號S1。在一實施例中，多輸入反或閘可以複數個反或閘(NOR gate)和反及閘(NAND gate)(即雙輸入反或閘和反及閘)以串接方式耦接來實施。D型正反器1043耦接至多輸入反或閘，D型正反器1043係配置為用以接收時脈訊號CLK和第一訊號S1，並依據時脈訊號CLK和第一訊號S1輸出重新載入訊號REL。重新載入訊號係被傳送至漣波計數單元102，漣波計數單元102依據重新載入訊號REL判斷是否重置並載入一新的時脈訊號，其中新的時脈訊號可能與時脈訊號CLK不同。舉例來說，如果重新載入訊號REL指示漣波計數單元102在一終止階段，漣波計數單元102可重置並重新載入一新的時脈訊號。
狀態延展單元106耦接至漣波計數單元102和重新載入訊號輸出單元104，狀態延展單元106係配置為用以接收重新載入訊號REL和時脈訊號CLK，並依據重新載入訊號REL和時脈訊號CLK輸出遮罩訊號MK。明確來說，遮罩訊號MK用於延長漣波計數單元102的終止狀態。
接著，關於分頻器的原理請參照第2圖，第2圖為本發明實施例中分頻器10的訊號-時間關係圖。在此實施例中，分頻訊號FD1的頻率為時脈訊號CLK頻率的1/2，分頻訊號FD2的頻率為時脈訊號CLK頻率的1/4，分頻訊號FD3的頻率為時脈訊號CLK頻率的1/8，依此類推。當分頻訊號FD1~FDn和遮罩訊號MK位於低準位時，第一訊號S1為高準位。換句話說，當任一分頻訊號FD1~FDn和遮罩訊號位於高準位時，第一訊號S1為低準位。如第2圖所示，在T1時，分頻 訊號FD1~FDn和遮罩訊號位於低準位，且第一訊號S1進入持續一個時脈週期的高準位。在T2時，重新載入訊號REL進入持續一個時脈週期的高準位。在T3時，遮罩訊號進入持續一或多個時脈週期的高準位。在遮罩訊號MK位於高準位的期間，第一訊號S1無視於分頻訊號FD1~FDn而位於低準位，舉例來說，在此實施例中漣波計數單元102係配置為用以當重新載入訊號REL進入高準位時，輸出數位的「000...01」作為分頻訊號FD1~FDn(即分頻訊號FD1~FD(n-1)為0，且分頻訊號FDn為1)。然而，由於漣波計數單元102中第n個漣波計數器的長延遲，第n個漣波計數器所輸出的分頻訊號FDn有可能在重新載入之後位於低準位(即數位的0)。這會造成在沒有遮罩訊號MK時，第一訊號S1不該位於高準位卻位於高準位。透過調整遮罩訊號MK的脈衝寬度，這些當遮罩訊號MK位於高準位的期間由漣波計數單元102所產生異常輸出能被遮蔽。
請參照第3圖，第3圖為本發明實施例中狀態延展單元的方塊圖，狀態延展單元106a包括複數階的D型正反器D1~D3並以串接方式耦接，每一D型正反器D1~D3包括一第一輸入節點D1in1~D3in3、一第二輸入節點D1in2~D3in2、一第三輸入節點D1in3~D3in3和一輸出節點D1out~D3out。D型正反器D1~D3的第一階D1中的第一輸入節點D1in1耦接至用以代表數位0的一參考電壓Vref(例如：接地)。D型正反器D1~D3最後一階D3中的輸出節點D3out係配置為用以輸出遮罩訊號MK，且耦接至重新載入訊號輸出單元104。D型正反器D1~D3中的第二輸入節點D1in2~D3in2係配置為用以接收時脈訊號CLK。第三輸入節點D1in3~D3in3係配置為用以接收重新載入訊號REL或與重新載入訊號相關聯的訊號，例如：重新載入訊號REL的一反向訊號。位於第一階D1和最後一階D3之間的一或多階D2，第一輸入節點D2in1耦接至前一階D1的輸出節點 D1out，且輸出節點D2out耦接至下一階D3的第一輸入節點D3in1。D型正反器D1~D3能依據重新載入訊號REL或與重新載入訊號相關聯的訊號判斷是否強制輸出節點D1out~D3out的輸出為1。當D型正反器D1~D3沒有強制輸出節點D1out~D3out的輸出為1時，輸出節點D1out~D3out的輸出是依據輸入至第一輸入節點D1in1~D3in1的訊號和時脈訊號CLK來決定。
請參照第4圖，第4圖為本發明實施例中狀態延展單元的訊號-時間關係圖。在時脈週期C1期間，輸出節點D1out~D3out的輸出訊號因重新載入訊號REL進入高準位而被強制為輸出1。在接下來的三個時脈週期C2~C4，因重新載入訊號REL進入低準位，輸出節點D1out~D3out的輸出訊號依序變為111、011、001和000，其中0係指數位0，代表低準位，且1係指數位1，代表高準位。因此能產生維持四個時脈週期高準位的遮罩訊號MK。
請參照第5圖，第5圖為本發明另一實施例中狀態延展單元的方塊圖，狀態延展單元106b包括一電源PS、一開關SW、一漏電電容LC和一比較器CMP。
電源PS可為一電壓源或一電流源，開關SW的一第一節點耦接至電源PS，開關SW依據重新載入訊號REL來決定開啟或關閉。在此實施例中，當重新載入訊號REL位於高準位時，開關SW開啟(即處於短路狀態)，而當重新載入訊號REL位於低準位時，開關SW關閉(即處於開路狀態)。
漏電電容LC的一第一節點耦接至開關SW的一第二節點，漏電電容LC的一第二節點接地。在一實施例中，漏電電容LC可以電晶體電容的方式來實施，例如：一pFET電容。
比較器CMP的一第一輸入節點耦接至開關SW的第二節點和漏電電容LC的第一節點，比較器CMP的一第二輸入節點耦接至參考電壓Vref1，比較器CMP的一輸出節點係配置為用以輸出遮罩訊號MK。比較器CMP比較漏電電容LC與參考電壓Vref1的電壓，如漏電電容LC的第二節點的電壓大於參考電壓Vref1，則比較器CMP輸出高準位(即數位的1)作為遮罩訊號MK；當漏電電容LC的第二節點的電壓不大於參考電壓Vref1，則比較器CMP輸出低準位(即數位的0)為遮罩訊號MK。
接著說明狀態延展單元106b的原理，當重新載入訊號REL進入高準位時，開關SW開啟，且電源PS對漏電電容LC充電。當漏電電容的電壓充電至大於參考電壓Vref1時，比較器CMP輸出「1」作為遮罩訊號MK。在開關SW因為重新載入訊號REL轉為低準位而關閉後，漏電電容開始漏電。當漏電電容LC的電壓因漏電而不大於參考電壓Vref時，比較器CMP輸出「0」作為遮罩訊號MK。亦即，從漏電電容LC的電壓充電至大於參考電壓Vref1開始到因漏電而不大於參考電壓為止的期間，遮罩訊號MK為「1」。遮罩訊號MK維持在「1」的時間長短取決於所選擇的參考電壓Vref1及/或漏電電容LC。
再次申明，上述所提及的「高準位」和「低準位」分別係指一「數位的高準位」和「數位的低準位」，且等同於「1(數位的1)」和「0(數位的0)」。
總結來說，本發明的狀態延展單元基於重新載入訊號產生一遮罩訊號，將此遮罩訊號供給至重新載入訊號輸出單元。遮罩訊號能遮蔽由漣波計數單元所產生的異常訊號，進一步避免組合邏輯電路因此異常訊號所產生的突波。
在本發明中雖描述數個方法和最佳實施例，然而要理解的是其並非用以限定本發明，相反的其用意在於涵蓋不同面向的改良、相似的配置或流程，故請求項也應以最大範圍進行解釋以包含所有的改良、相似的配置或流程。
10:分頻器
102:漣波計數單元
104:重新載入訊號輸出單元
106:狀態延展單元
1041:組合邏輯電路
1043:D型正反器
CLK:時脈訊號
FD1、...、FDn:分頻訊號
MK:遮罩訊號
REL:重新載入訊號
S1:第一訊號

Claims (8)

  1. 一種分頻器，包含：一漣波計數單元，係配置為用以依據一時脈訊號輸出複數個分頻訊號；一重新載入訊號輸出單元，耦接至該漣波計數單元且係配置為用以判斷該漣波計數單元是否處於一終止狀態，並依據該些分頻訊號與一遮罩訊號輸出一重新載入訊號至該漣波計數單元；以及一狀態延展單元，耦接至該漣波計數單元和該重新載入訊號輸出單元，且係配置為用以依據該重新載入訊號輸出該遮罩訊號，其中該重新載入訊號輸出單元包含一組合邏輯電路和一D型正反器，該組合邏輯電路係配置為用以根據該些分頻訊號和該遮罩訊號輸出一第一訊號，該D型正反器耦接至該組合邏輯電路，並係配置為用以依據該第一訊號和該時脈訊號輸出該重新載入訊號。
  2. 如申請專利範圍第1項所述之分頻器，其中該組合邏輯電路為一多輸入反或閘。
  3. 如申請專利範圍第1項所述之分頻器，其中該狀態延展單元包含以串接方式耦接的複數階D型正反器。
  4. 如申請專利範圍第3項所述之分頻器，其中各該D型正反器包含一第一輸入節點，一第二輸入節點，一第三輸入節點和一輸出節點，該些D型正反器中的一第一階的該第一輸入節點耦接至一參考電壓，該些D型正反器中的一最後一階的該輸出節點係配置為用以輸出該遮罩訊號，該些D型正反器的該些第二輸入節點係配置為用以接收該時脈訊號，該些D型正反器的該些第三輸入節點係配置為用以接收該重新載入訊號或是與該重新載入訊號相關聯的一訊號， 對於該第一階與該最後一階之間的一或多階，各該階的該第一輸入節點耦接至該階的一前一階的該輸出節點，且各該階的該輸出節點耦接至該階的一下一階的該第一輸入節點。
  5. 如申請專利範圍第4項所述之分頻器，其中該參考電壓為數位低準位，代表一數位的「0」。
  6. 如申請專利範圍第4項所述之分頻器，其中該D型正反器依據該重新載入訊號或是與該重新載入訊號相關聯的該訊號判斷是否強制將該輸出節點的輸出為1，且當該D型正反器沒有強制該輸出節點的輸出為1時，該輸出節點的輸出依據輸入至該第一輸入節點的訊號和該時脈訊號來決定。
  7. 如申請專利範圍第1項所述之分頻器，其中該狀態延展單元包含一電源，一開關，一漏電電容和一比較器。
  8. 如申請專利範圍第7項所述之分頻器，其中該開關的一第一節點耦接至該電源，該開關依據該重新載入訊號來決定開啟或是關閉，該漏電電容的一第一節點耦接至該開關的一第二節點，該漏電電容的一第二節點接地，該比較器的一第一輸入節點耦接至該開關的該第二節點和該漏電電容的該第一節點，該比較器的一第二節輸入節點耦接至一參考電壓，該比較器的一輸出節點係配置為用以輸出該遮罩訊號。
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