TWI710851B - 半導體裝置之分解布局的方法以及使用此方法製造半導體裝置的方法 - Google Patents

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Abstract

本發明提供分解半導體裝置的布局的方法及使用其製造半導體裝置的方法。在分解所述半導體裝置的所述布局的所述方法中，可將包含於所述半導體裝置的所述布局中的多個多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形。可將第一針腳插入於所述複合多邊形上的所述多個相交點之間。可藉由對所述布局執行圖案劃分操作而產生多個分解圖案。

Description

半導體裝置之分解布局的方法以及使用此方法製造 半導體裝置的方法 【對相關申請案的交叉參考】
本申請案根據35 USC § 119主張2014年9月4日於韓國智慧財產局(Korean Intellectual Property Office，KIPO)申請的韓國專利申請案第10-2014-0117785號的優先權，所述韓國專利申請案的內容以全文引用的方式併入本文中。
實例實施例是有關於一種製造半導體裝置(semiconductor device)的方法，且更特定言之，是有關於一種分解半導體裝置的布局的方法。
在製造高密度半導體裝置時，通常使用雙重圖案化技術(double patterning technology，DPT)製程來避免包含於半導體裝 置的布局中的圖案之間的衝突。在DPT製程中，半導體裝置的布局分解成兩個圖案，且藉由使用所述兩個圖案對基板執行微影製程兩次而在所述基板上形成佈線圖案(wiring pattern)。
近來，已開發三重圖案化技術(triple patterning technology，TPT)製程以及四重圖案化技術(quadruple patterning technology，QPT)製程，在TPT製程中，半導體裝置的布局分解成三個圖案，且藉由使用所述三個圖案對基板執行微影製程三次而在所述基板上形成佈線圖案，在QPT製程中，半導體裝置的布局分解成四個圖案，且藉由使用所述四個圖案對基板執行微影製程四次而在所述基板上形成佈線圖案。
如上文所描述，半導體裝置的布局可分解成多個分解圖案(decomposed pattern)以執行DPT製程、TPT製程或QPT製程。然而，當多個分解圖案的圖案密度彼此不同時，臨界尺寸(critical dimension)均一性(uniformity)可能會受影響，且在基於所述多個分解圖案執行罩幕製造製程及蝕刻製程時負載效應(loading effect)可能會增大。
實例實施例是有關於一種分解半導體裝置的布局的方法，所述方法有效地減小多個分解圖案的圖案密度之間的差異。
實例實施例是有關於一種使用分解半導體裝置的布局的方法製造半導體裝置的方法。
根據實例實施例，一種分解半導體裝置的布局的方法包 含：判定多邊形(polygon)為包含於所述半導體裝置的所述布局中的多個多邊形當中的複合多邊形(complex polygon)；將第一針腳(stitch)插入於所述複合多邊形上的多個相交點(intersection)之間；以及藉由對所述布局執行圖案劃分操作(pattern dividing operation)而產生多個分解圖案。每一複合多邊形包含至少兩條線交叉所在的多個相交點。
在實例實施例中，插入所述第一針腳可包含將所述第一針腳插入於包含於所述複合多邊形中的所述多個相交點當中的兩個鄰近相交點的中心處。
在實例實施例中，所述布局可包含多個所述複合多邊形，且插入所述第一針腳可包含將所述第一針腳插入於所述多個所述複合多邊形中的至少一者上的所述多個相交點之間。
在實例實施例中，產生所述多個分解圖案可包含至少基於所述複合多邊形的第一部分及所述複合多邊形的第二部分將所述多個分解圖案分隔成彼此不同的分解圖案。所述複合多邊形的所述第一部分可在所述第一針腳的一側上。所述複合多邊形的所述第二部分可在所述第一針腳的另一側上。
在實例實施例中，所述方法可更包含將第一分隔件(seperator)插入於包含於所述布局中的所述多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間。
在實例實施例中，產生所述多個分解圖案可包含至少基於所述兩個多邊形將所述多個分解圖案分隔成彼此不同的分解圖案。所述兩個多邊形可位於所述第一分隔件的各側邊。
在實例實施例中，所述方法可更包含判定在所述布局中連接到所述第一分隔件的所述多邊形當中是否形成奇圈(odd cycle)。若形成所述奇圈，則所述方法可更包含將第二針腳插入於包含於所述奇圈中的奇數數目個所述多邊形中的一者上。
在實例實施例中，產生所述多個分解圖案可包含至少基於所述兩個多邊形、包含所述第二針腳的多邊形的第一部分及包含所述第二針腳的所述多邊形的第二部分將所述多個分解圖案分隔成彼此不同的分解圖案。包含所述第二針腳的所述多邊形的所述第一部分可在所述第二針腳的一側上。包含所述第二針腳的所述多邊形的所述第二部分可在所述第二針腳的另一側上。
在實例實施例中，所述方法可更包含將第二分隔件插入於包含於所述布局中的所述多邊形當中的彼此鄰近大於所述臨界尺寸的距離的兩個多邊形之間。
在實例實施例中，產生所述多個分解圖案可包含至少基於所述兩個多邊形將所述多個分解圖案分隔成彼此不同的分解圖案。所述兩個多邊形可位於所述第二分隔件的各側邊。
在實例實施例中，產生所述多個分解圖案可包含在所述第二分隔件插入於第一多邊形與在對應於所述第一多邊形的短軸(minor axis)的方向上與所述第一多邊形隔開大於所述臨界尺寸的第二多邊形之間的情況下，在所述第二分隔件執行所述圖案劃分操作時指派第一優先級(priority)。產生所述多個分解圖案可包含在所述第二分隔件插入於所述第一多邊形與在對應於所述第一多邊形的長軸(major axis)的方向上與所述第一多邊形隔開大於所 述臨界尺寸的第三多邊形之間的情況下，在所述第二分隔件執行所述圖案劃分操作時指派第二優先級。
在實例實施例中，藉由對所述布局執行所述圖案劃分操作而產生所述多個分解圖案可包含：將位於所述第一分隔件的各側邊的所述兩個多邊形指派至所述多個分解圖案當中的彼此不同的分解圖案；將包含於所述布局中的未指派多邊形當中的鄰近於具有所述第一優先級的所述第二分隔件的多邊形指派至所述多個分解圖案中的一者；以及將包含於所述布局中的未指派多邊形當中的鄰近於具有所述第二優先級的所述第二分隔件的多邊形指派至所述多個分解圖案中的一者。
在實例實施例中，可使用用於雙重圖案化技術(DPT)製程的雙重圖案劃分演算法(double pattern dividing algorithm)執行所述圖案劃分操作。
在實例實施例中，所述多個分解圖案的數目可為二。
在實例實施例中，可用彼此不同的色彩顯示所述多個分解圖案。
在實例實施例中，所述半導體裝置可對應於系統單晶片(system-on-chip)。
根據實例實施例，一種製造半導體裝置的方法可包含：執行上述分解半導體裝置的布局的方法；產生分別對應於所述多個分解圖案的多個罩幕；以及藉由使用所述多個罩幕對基板執行微影製程多次而在所述基板上形成佈線圖案。
在實例實施例中，所述方法可更包含將第一分隔件插入 於包含於所述布局中的所述多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間。
在實例實施例中，所述方法可更包含判定在所述布局中連接到所述第一分隔件的所述多邊形當中是否形成奇圈。若形成所述奇圈，則所述方法可更包含將第二針腳插入於包含於所述奇圈中的奇數數目個所述多邊形中的一者上。
在實例實施例中，所述方法可更包括將第二分隔件插入於包含於所述布局中的所述多邊形當中的彼此鄰近大於所述臨界尺寸的距離的兩個多邊形之間。
根據實例實施例，一種分解半導體裝置的布局的方法包含：將第一分隔件插入於包含於所述半導體裝置的所述布局中的多個多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間；將第二分隔件插入於包含於所述布局中的所述多邊形當中的彼此鄰近大於所述臨界尺寸的距離的兩個多邊形之間；以及藉由對所述布局執行圖案劃分操作而產生多個分解圖案。
在實例實施例中，所述方法可更包含判定在包含於所述布局中藉由所述第一分隔件連接的所述多邊形當中是否形成奇圈。若形成所述奇圈，則可將針腳插入於包含於所述奇圈中的奇數數目個所述多邊形中的一者上。
在實例實施例中，所述方法可更包含：判定多邊形為所述布局中的多個多邊形當中的複合多邊形，所述複合多邊形包含至少兩條線交叉所在的多個相交點；以及將第一針腳插入於所述複合多邊形上的所述多個相交點之間。
根據實例實施例，提供一種分解半導體裝置的布局的方法。所述布局包含多個多邊形。所述方法包含在所述布局中插入以下各者中的至少一者：若所述多個多邊形包含至少一個複合多邊形，則將第一針腳插入於所述至少一個複合多邊形中的至少兩條線交叉所在的多個相交點之間，且若所述多個多邊形包含彼此隔開小於臨界尺寸的距離的兩個多邊形，則將第一分隔件插入於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形之間。所述方法可更包含藉由對所述布局執行圖案劃分操作而產生多個分解圖案。
在實例實施例中，所述方法可包括將所述第一針腳插入於所述至少一個複合多邊形中的至少兩條線交叉所在的所述多個相交點之間，產生所述多個分解圖案可包含至少基於每一第一針腳在所述至少一個複合多邊形中的位置而將所述多個分解圖案分隔成不同的分解圖案，所述不同的分解圖案可包含第一分解圖案以及第二分解圖案，所述第一分解圖案可基於所述至少一個複合多邊形的在每一針腳的第一側上的至少一第一部分，所述第二分解圖案可基於所述至少一個複合多邊形的在每一第一針腳的另一側上的至少一第二部分，且所述第一分解圖案可不同於所述第二分解圖案。
在實例實施例中，所述方法可包含將所述第一分隔件插入於彼此隔開小於所述臨界尺寸的所述距離的兩個多邊形之間，產生所述多個分解圖案可包含至少基於所述第一分隔件相對於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形的位置而 將所述多個分解圖案分隔成不同的分解圖案，所述不同的分解圖案可包含第一分解圖案以及第二分解圖案，所述第一分解圖案的至少部分可基於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形中的一者，所述第二分解圖案的至少部分可基於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形中的另一者，且所述第一分解圖案可不同於所述第二分解圖案。
在實例實施例中，所述方法可更包含在所述多個多邊形包含彼此隔開大於所述臨界尺寸的距離的兩個多邊形的情況下將第二分隔件插入於彼此隔開大於所述臨界尺寸的距離的所述兩個多邊形之間。
根據實例實施例，一種製造半導體裝置的方法可包含：執行上述分解半導體裝置的布局的方法；產生分別對應於所述多個分解圖案的多個罩幕；以及藉由使用所述多個罩幕對基板執行微影製程多次而在所述基板上形成佈線圖案。
10、20、30、40‧‧‧布局分解裝置
110、130‧‧‧針腳產生器
120、140‧‧‧分隔件產生器
200‧‧‧控制器
300‧‧‧圖案分解裝置
400‧‧‧基板
410‧‧‧超低介電層
411‧‧‧溝槽
415‧‧‧犧牲層
420‧‧‧硬式罩幕層
421、422‧‧‧罩幕圖案
431、432‧‧‧光阻層
441、442‧‧‧光阻圖案
450‧‧‧佈線圖案
501、502‧‧‧罩幕
900‧‧‧計算系統
910‧‧‧系統單晶片
920‧‧‧數據機
930‧‧‧儲存裝置
940‧‧‧記憶體裝置
950‧‧‧輸入/輸出裝置
960‧‧‧電源供應器
AR1、AR2、AR3、AR4‧‧‧區域
DCP、DCP1、DCP2‧‧‧分解圖案
IS‧‧‧相交點
LO‧‧‧布局
LO_T1、LO_T2、LO_T3、LO_T4‧‧‧暫時性布局
OC‧‧‧奇圈
PG1、PG2、PG3、PG4、PG5、PG6、PG7、PG8、PG9、PG10、PG11、PG12、PG13、PG14‧‧‧多邊形
S110、S120、S210、S220、S230、S310、S400、S500、S600‧‧‧步驟
SP1、SP2、SP2-1、SP2-2‧‧‧分隔件
ST1、ST2‧‧‧針腳
TP‧‧‧目標圖案
從以下詳細描述結合附圖將更清楚地理解說明性、非限制性實例實施例。
圖1為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖2為說明根據實例實施例的布局分解裝置的方塊圖。
圖3為說明提供至圖2的布局分解裝置的半導體裝置的布局的實例的圖。
圖4為說明藉由在圖3的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。
圖5、圖6以及圖7為說明藉由對目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖8、圖9以及圖10為說明在無第一針腳的情況下藉由對圖3的布局執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖11為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖12為說明根據實例實施例的布局分解裝置的方塊圖。
圖13為說明提供至圖12的布局分解裝置的半導體裝置的布局的實例的圖。
圖14為說明藉由在圖13的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。
圖15為說明藉由在圖13的布局上插入第一分隔件而產生的第二暫時性布局的實例的圖。
圖16為說明藉由在圖15的第二暫時性布局上插入第二針腳而產生的第三暫時性布局的實例的圖。
圖17為說明藉由組合圖14的第一暫時性布局與圖16的第三暫時性布局而產生的目標圖案的實例的圖。
圖18、圖19以及圖20為說明藉由對圖17的目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖21為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖22為說明根據實例實施例的布局分解裝置的方塊圖。
圖23為說明提供至圖22的布局分解裝置的半導體裝置的布局的實例的圖。
圖24為說明藉由在圖23的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。
圖25為說明藉由在圖23的布局上插入第一分隔件而產生的第二暫時性布局的實例的圖。
圖26為說明藉由在圖25的第二暫時性布局上插入第二針腳而產生的第三暫時性布局的實例的圖。
圖27為說明藉由在圖23的布局上插入第二分隔件而產生的第四暫時性布局的實例的圖。
圖28為說明藉由組合圖24的第一暫時性布局、圖26的第三暫時性布局與圖27的第四暫時性布局而產生的目標圖案的實例的圖。
圖29、圖30以及圖31為說明藉由對圖28的目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖32為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖33為說明根據實例實施例的布局分解裝置的方塊圖。
圖34為說明根據實例實施例的製造半導體裝置的方法的流程圖。
圖35為說明圖34的製造半導體裝置的方法的實例的流程圖。
圖36至圖42為用於描述圖34以及圖35的在基板上形成佈 線圖案的製程的實例的圖。
圖43為說明根據實例實施例的計算系統(computing system)的方塊圖。
現將參照附圖更完整地描述實例實施例，在所述附圖中，展示一些實例實施例。然而，實例實施例可以許多不同形式體現且不應解釋為限於本文中闡述的實施例；實情為，提供這些實例實施例以使得本揭露將透徹且完整，且將發明概念的實例實施例的範疇完全傳達給一般熟習此項技術者。在圖式中，為了清楚起見而誇大層以及區的厚度。圖式中的相同參考符號及/或數字表示相同元件，且因此可省略其描述。
為了易於描述，諸如「在...下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」以及其類似者的空間相對術語可在本文中用以描述如在圖中所說明的一個元件或特徵與另一(多個)元件或特徵的關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中所描繪的定向以外的不同定向。舉例而言，若翻轉圖中的裝置，則描述為在其他元件或特徵「下方」或「下」的元件將定向為在其他元件或特徵「上方」。因此，術語「在...下方」可涵蓋在...上方以及在...下方的定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且相應地解譯本文所使用的空間相關描述詞。
諸如「中的至少一者(at least one of)」的表達當接在元 件的清單前時修飾元件的整個清單而非修飾清單中的個別元件。
本文中參照示意性地說明實例實施例的理想化實施例(以及中間結構)的橫截面說明來描述實例實施例。因而，應預期由於(例如)製造技術及/或容差而引起相對於諸圖的形狀變化的結果。因此，實例實施例不應被理解為限於本文中所說明的區的特定形狀，而應包含由(例如)製造導致的形狀偏差。舉例而言，說明為矩形的植入區可具有圓形或彎曲特徵及/或在植入區的邊緣處的植入濃度梯度，而非自植入區至非植入區的二元改變。同樣，藉由植入形成的埋入區可在埋入區與藉以發生植入的表面之間的區中導致某些植入。因此，諸圖中所說明的區本質上為示意性的，且其形狀不意欲說明裝置的區的實際形狀且不意欲限制實例實施例的範疇。
儘管可能不展示一些橫截面圖的對應平面圖及/或透視圖，但本文中說明的裝置結構的橫截面圖提供對於沿著兩個不同方向(如在平面圖中所說明)及/或在三個不同方向上(如在透視圖中所說明)延伸的多個裝置結構的支持。兩個不同方向可或可不彼此正交。三個不同方向可包含可與所述兩個不同方向正交的第三方向。多個裝置結構可整合於相同電子裝置中。舉例而言，當以橫截面圖說明裝置結構(例如，記憶體單元結構或電晶體結構)時，電子裝置可包含多個所述裝置結構(例如，記憶體單元結構或電晶體結構)，如藉由電子裝置的平面圖所說明。多個裝置結構可配置成陣列及/或二維圖案。
應理解，儘管本文中可使用第一、第二等術語以描述各 種元件，但此等元件不應受限於此等術語。此等術語用於將一個元件與另一元件區分開來。舉例而言，在不脫離本發明概念的範疇的情況下，可將第一元件稱為第二元件，且類似地，可將第二元件稱為第一元件。如本文所使用，術語「及/或」包含相關聯的所列項目中的一或多者中的任一者或所有組合。
應理解，當一元件被稱作「連接(connected)」或「耦接(coupled)」至另一元件時，其可直接連接或耦接至另一元件或者可存在介入元件(intervening element)。相比之下，當一元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在任何介入元件。用以描述元件之間的關係的其他詞應以相似方式進行解譯(例如，「在...之間」與「直接在...之間」、「鄰近」與「直接鄰近」，等)。
本文中使用的術語用於描述特定實施例的目的，且並不意欲限制發明概念。如本文所使用，單數形式「一(a,an)」及「所述(the)」意欲亦包含複數形式，除非上下文明確指示不包含複數形式。將進一步理解，當在本文中使用的術語「包括」及/或「包含」指定所陳述的特徵、整體、步驟、操作、元件及/或組件(component)的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另外界定，否則本文中所使用之所有術語(包括技術及科技術語)具有與由一般熟習實例實施例所屬的此項技術者通常理解的涵義相同的涵義。將進一步理解，術語(諸如常用詞典中所界定的術語)應被解釋為具有與其在相關技術的上下文中 的意義一致的意義，且不會以理想化或過於正式的意義來解釋，除非本文明確如此界定。
圖1為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
在圖1中，說明將包含具有不同形狀的多邊形的半導體裝置的布局分解成多個分解圖案的方法。
參照圖1，將包含於半導體裝置的布局中的多個多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形(步驟S110)，且將第一針腳插入於所述複合多邊形上的所述多個相交點之間(步驟S120)。
在實例實施例中，第一針腳可插入於包含於所述複合多邊形中的多個相交點當中的兩個鄰近相交點的中心處。
在實例實施例中，所述布局可包含多個所述複合多邊形。在此情況下，可將所述第一針腳插入於包含於所述布局中的所述多個複合多邊形中的至少一者上的多個相交點之間。
此後，藉由對包含第一針腳的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
包含於布局中的所述多邊形中的每一者可藉由圖案劃分操作而指派給多個分解圖案中的一者。在複合多邊形包含第一針腳的情況下，在第一針腳的一側上的複合多邊形的第一部分以及在第一針腳的另一側上的複合多邊形的第二部分可藉由圖案劃分操作分隔成所述多個分解圖案當中的彼此不同的分解圖案。
在圖1的分解半導體裝置的布局的方法中，可使用各種 圖案劃分演算法執行圖案劃分操作。
在實例實施例中，可使用用於雙重圖案化技術(DPT)製程的雙重圖案劃分演算法執行所述圖案劃分操作。在此情況下，可藉由對布局執行圖案劃分操作而產生包含第一分解圖案以及第二分解圖案的兩個分解圖案。舉例而言，可藉由用於DPT製程中的圖案分解裝置執行圖案劃分操作。根據實例實施例，圖案分解裝置可實施為軟體、硬體或軟體與硬體的組合。
在實例實施例中，可使用用於三重圖案化技術(TPT)製程的三重圖案劃分演算法執行圖案劃分操作。在此情況下，可藉由對布局執行圖案劃分操作而產生包含第一分解圖案、第二分解圖案以及第三分解圖案的三個分解圖案。舉例而言，可藉由用於TPT製程中的圖案分解裝置執行圖案劃分操作。根據實例實施例，圖案分解裝置可實施為軟體、硬體或軟體與硬體的組合。
在實例實施例中，可使用用於四重圖案化技術(QPT)製程的四重圖案劃分演算法執行圖案劃分操作。在此情況下，可藉由對布局執行圖案劃分操作而產生包含第一分解圖案、第二分解圖案、第三分解圖案以及第四分解圖案的四個分解圖案。舉例而言，可藉由用於QPT製程中的圖案分解裝置執行圖案劃分操作。根據實例實施例，圖案分解裝置可實施為軟體、硬體或軟體與硬體的組合。
在實例實施例中，所述半導體裝置可對應於系統單晶片。舉例而言，半導體裝置可為包含邏輯電路的系統單晶片。因此，圖1的分解半導體裝置的布局的方法可用於製造系統單晶片。
在實例實施例中，可用彼此不同的色彩顯示所述多個分解圖案。因此，可以高可見度在一個布局圖中顯示多個分解圖案。出於此原因，圖案劃分操作可稱為著色操作。
若對布局執行圖案劃分操作而不將第一針腳插入於複合多邊形上，則所述複合多邊形可指派給多個分解圖案中的一者。因此，若複合多邊形的大小相對較大，則包含複合多邊形的分解圖案的圖案密度與不包含複合多邊形的分解圖案的圖案密度之間的差異可能相對較大。隨著多個分解圖案的圖案密度之間的差異增大，在基於多個分解圖案執行罩幕製造製程以及蝕刻製程時，臨界尺寸均一性可能會受影響，且負載效應可能會增大。
然而，如上文所描述，在圖1的分解半導體裝置的布局的方法中，可在將第一針腳插入於複合多邊形上的多個相交點之間之後對布局執行圖案劃分操作。因此，複合多邊形的各部分可基於所述第一針腳分隔成多個分解圖案。由此，可有效地減小多個分解圖案的圖案密度之間的差異。
圖2為說明根據實例實施例的布局分解裝置的方塊圖。
可藉由圖2的布局分解裝置10執行圖1的分解半導體裝置的布局的方法。
下文中，將參照圖1以及圖2描述藉由圖2的布局分解裝置10執行的圖1的分解半導體裝置的布局的方法。
參照圖2，布局分解裝置10包含第一針腳產生器110、控制器200以及圖案分解裝置300。在實例實施例中，控制器200可為硬體處理器，例如中央處理單元(central processing unit， CPU)、多處理器(multi-processor)、分佈式處理系統(distributed processing system)、特殊應用積體電路(application specific integrated circuit，ASIC)及/或合適的硬體處理單元。針腳產生器110可實施為硬體、軟體或硬體與軟體的組合。圖案分解裝置300可實施為硬體、軟體或硬體與軟體的組合。
第一針腳產生器110接收半導體裝置的布局LO。
第一針腳產生器110可將包含於半導體裝置的布局LO中的多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形(步驟S110)，且將第一針腳插入於所述複合多邊形上的所述多個相交點之間以產生第一暫時性布局LO_T1(步驟S120)。
圖3為說明提供至圖2的布局分解裝置的半導體裝置的布局的實例的圖。圖4為說明藉由在圖3的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。
參照圖3，半導體裝置的布局LO可包含第一多邊形PG1、第二多邊形PG2、第三多邊形PG3以及第四多邊形PG4。
第一針腳產生器110可基於在每一者處至少兩條線交叉的數個相交點IS判定第一多邊形PG1、第二多邊形PG2、第三多邊形PG3至第四多邊形PG4中的每一者是否對應於複合多邊形。
在圖3中，第一多邊形PG1、第二多邊形PG2、第三多邊形PG3至第四多邊形PG4中的每一者包含在每一者處至少兩條線交叉的多個相交點IS。因此，第一針腳產生器110可將第一多邊形PG1、第二多邊形PG2、第三多邊形PG3至第四多邊形PG4 中的每一者判定為複合多邊形。
因此，如圖4中所說明，第一針腳產生器110可藉由將第一針腳ST1插入於複合多邊形PG1、複合多邊形PG2、複合多邊形PG3以及複合多邊形PG4中的每一者上的多個相交點IS之間而產生第一暫時性布局LO_T1。
在圖4的情況下，第一針腳產生器110將第一針腳ST1插入於包含於布局LO中的所有複合多邊形PG1、複合多邊形PG2、複合多邊形PG3以及複合多邊形PG4上的多個相交點IS之間。然而，根據實例實施例，第一針腳產生器110可將第一針腳ST1插入於包含於布局LO中的一些複合多邊形PG1、複合多邊形PG2、複合多邊形PG3以及複合多邊形PG4上的多個相交點IS之間以產生第一暫時性布局LO_T1。
再次參照圖2，控制器200自第一針腳產生器110接收第一暫時性布局LO_T1，且將第一暫時性布局LO_T1作為目標圖案TP提供至圖案分解裝置300。
圖案分解裝置300可藉由對目標圖案TP執行圖案劃分操作而產生多個分解圖案DCP(步驟S400)。
舉例而言，對於包含於布局LO中的複合多邊形PG1、複合多邊形PG2、複合多邊形PG3以及複合多邊形PG4中的每一者，圖案分解裝置300可將在第一針腳ST1的一側上的複合多邊形的第一部分以及在第一針腳ST1的另一側上的複合多邊形的第二部分分隔成多個分解圖案DCP當中的彼此不同的分解圖案。
在實例實施例中，圖案分解裝置300可使用各種圖案劃 分演算法執行圖案劃分操作。舉例而言，圖案分解裝置300可使用用於DPT製程中的雙重圖案劃分演算法、用於TPT製程中的三重圖案劃分演算法以及用於QPT製程中的四重圖案劃分演算法中的一者執行圖案劃分操作。
圖5、圖6以及圖7為說明藉由對目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖5表示藉由圖案分解裝置300使用用於DPT製程中的雙重圖案劃分演算法對目標圖案TP執行的圖案劃分操作以產生第一分解圖案DCP1以及第二分解圖案DCP2的結果。圖6以及圖7分開地表示第一分解圖案DCP1與第二分解圖案DCP2。
如圖5、圖6以及圖7中所說明，圖案分解裝置300可藉由對於包含第一針腳ST1的複合多邊形PG1、複合多邊形PG2、複合多邊形PG3以及複合多邊形PG4中的每一者將在第一針腳ST1的一側上的複合多邊形的第一部分以及在第一針腳ST1的另一側上的複合多邊形的第二部分分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2而產生第一分解圖案DCP1以及第二分解圖案DCP2。在實例實施例中，第一針腳ST1所位於的區域可包含於第一分解圖案DCP1以及第二分解圖案DCP2兩者中。
圖8、圖9以及圖10為說明在無第一針腳的情況下藉由對圖3的布局執行圖案劃分操作而產生的多個分解圖案的實例的圖。
下文中，將參照圖8、圖9以及圖10描述在不插入第一針腳ST1的情況下對圖3的布局LO執行圖案劃分操作時可能發 生的問題。
圖8表示藉由圖案分解裝置300使用用於DPT製程中的雙重圖案劃分演算法對不包含第一針腳ST1的布局LO執行圖案劃分操作以產生第一分解圖案DCP1以及第二分解圖案DCP2的結果。圖9以及圖10分開地表示第一分解圖案DCP1與第二分解圖案DCP2。
如圖8、圖9以及圖10中所說明，當圖案分解裝置300對布局LO執行圖案劃分操作而未將第一針腳ST1插入於第一多邊形PG1、第二多邊形PG2、第三多邊形PG3至第四多邊形PG4上時，圖案分解裝置300可藉由將包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3至第四多邊形PG4中的每一者指派給第一分解圖案DCP1以及第二分解圖案DCP2中的一者而產生第一分解圖案DCP1以及第二分解圖案DCP2。
在此情況下，如圖8、圖9以及圖10中所說明，在第一區域AR1以及第四區域AR4中，第一分解圖案DCP1的圖案密度遠高於第二分解圖案DCP2的圖案密度，且在第二區域AR2以及第三區域AR3中，第二分解圖案DCP2的圖案密度遠高於第一分解圖案DCP1的圖案密度。因此，包含於第一分解圖案DCP1以及第二分解圖案DCP2中的圖案的局部密度之間的差異可能相對較高。隨著包含於多個分解圖案DCP中的圖案的局部密度之間的差異增大，在基於多個分解圖案DCP執行罩幕製造製程以及蝕刻製程時，臨界尺寸均一性可能會受影響，且負載效應可能會增大。
然而，如上文參照圖1至圖7所描述，在根據實例實施 例的分解半導體裝置的布局的方法中，在將第一針腳ST1插入於複合多邊形上的多個相交點IS之間之後對布局LO執行圖案劃分操作。因此，複合多邊形的各部分可基於第一針腳ST1分隔成第一分解圖案DCP1以及第二分解圖案DCP2。由此，可有效地減小第一分解圖案DCP1以及第二分解圖案DCP2的圖案密度之間的差異。
圖11為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖11的分解半導體裝置的布局的方法更包含來自圖1的分解半導體裝置的布局的方法的步驟S210、步驟S220以及步驟S230。因此，此處將省略重複描述。
當接收到半導體裝置的布局時，將第一分隔件插入於包含於布局中的所述多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間(步驟S210)。
在執行圖案劃分操作時，第一分隔件可表示將位於第一分隔件兩側的兩個多邊形分隔成多個分解圖案當中的彼此不同的分解圖案的限制物。
此後，判定是否形成奇圈，其中包含於布局中的奇數數目個多邊形藉由第一分隔件循環地連接(步驟S220)。
當未形成奇圈時(步驟S220；否)，藉由對包含插入於複合多邊形上的第一針腳以及第一分隔件的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
在形成奇圈時(步驟S220；是)，將第二針腳插入於包 含於所述奇圈中的奇數數目個多邊形中的一者上(步驟S230)。此後，藉由對包含插入於複合多邊形上的第一針腳、第一分隔件以及插入於包含於奇圈中的奇數數目個多邊形中的一者上的第二針腳的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
藉由執行圖案劃分操作，在第一針腳的一側上的複合多邊形的第一部分以及在第一針腳的另一側上的複合多邊形的第二部分可分隔成多個分解圖案當中的彼此不同的分解圖案，位於第一分隔件兩側的兩個多邊形可分隔成多個分解圖案當中的彼此不同的分解圖案，且在第二針腳的一側上的包含第二針腳的多邊形的第一部分以及在第二針腳的另一側上的包含第二針腳的多邊形的第二部分可分隔成多個分解圖案當中的彼此不同的分解圖案。
圖12為說明根據實例實施例的布局分解裝置的方塊圖。
可藉由圖12的布局分解裝置20執行圖11的分解半導體裝置的布局的方法。
圖12的布局分解裝置20相較於圖2的布局分解裝置10，更包含第一分隔件產生器120以及第二針腳產生器130。第一分隔件產生器120以及第二針腳產生器130分別可實施為硬體、軟體或硬體與軟體的組合。
下文中，將參照圖1以及圖12描述藉由圖12的布局分解裝置20執行的圖11的分解半導體裝置的布局的方法。
第一針腳產生器110以及第一分隔件產生器120接收半導體裝置的布局LO。
第一針腳產生器110可將包含於半導體裝置的布局LO 中的多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形(步驟S110)，且將第一針腳插入於所述複合多邊形上的所述多個相交點之間以產生第一暫時性布局LO_T1(步驟S120)。
第一分隔件產生器120可將第一分隔件插入於包含於布局LO中的多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間以產生第二暫時性布局LO_T2(步驟S210)。
第二針腳產生器130可自第一分隔件產生器120接收第二暫時性布局LO_T2且判定奇圈是否形成於第二暫時性布局LO_T2中，在奇圈中，包含於布局LO中的奇數數目個多邊形藉由第一分隔件循環地連接(步驟S220)。
當奇圈並未形成於第二暫時性布局LO_T2中時(步驟S220；否)，第二針腳產生器130可將第二暫時性布局LO_T2作為第三暫時性布局LO_T3提供至控制器200。
當奇圈形成於第二暫時性布局LO_T2中時(步驟S220；是)，第二針腳產生器130可將第二針腳插入於包含於奇圈中的奇數數目個多邊形中的一者上以產生第三暫時性布局LO_T3(步驟S230)，且將所述第三暫時性布局LO_T3提供至控制器200。
圖13為說明提供至圖12的布局分解裝置的半導體裝置的布局的實例的圖。圖14為說明藉由在圖13的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。圖15為說明藉由在圖13的布局上插入第一分隔件而產生的第二暫時性布局的實例的圖。圖16為說明藉由在圖15的第二暫時性布局上插入第二針腳 而產生的第三暫時性布局的實例的圖。
參照圖13，半導體裝置的布局LO可包含第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8至第九多邊形PG9。
在包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8至第九多邊形PG9當中，第一多邊形PG1以及第二多邊形PG2中的每一者包含在每一者處至少兩條線交叉的多個相交點IS，且第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8至第九多邊形PG9中的每一者包含等於或少於一個相交點IS。因此，第一針腳產生器110可將第一多邊形PG1以及第二多邊形PG2中的每一者判定為複合多邊形。
因此，如圖14中所說明，第一針腳產生器110可藉由將第一針腳ST1插入於第一多邊形PG1以及第二多邊形PG2中的每一者上的多個相交點IS之間而產生第一暫時性布局LO_T1。
在圖13的布局LO中，第三多邊形PG3、第四多邊形PG4、第五多邊形PG5至第六多邊形PG6當中的兩個鄰近多邊形之間的距離可小於臨界尺寸。類似地，第七多邊形PG7、第八多邊形PG8至第九多邊形PG9當中的兩個鄰近多邊形之間的距離可小於臨界尺寸。
因此，如圖15中所說明，第一分隔件產生器120可藉 由將第一分隔件SP1插入於包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8至第九多邊形PG9當中的在彼此的臨界尺寸內的兩個多邊形之間而產生第二暫時性布局LO_T2。
參照圖15，第三多邊形PG3、第四多邊形PG4、第五多邊形PG5至第六多邊形PG6可形成偶圈(even cycle)，其中偶數數目個多邊形藉由第一分隔件SP1循環地連接。然而，第七多邊形PG7、第八多邊形PG8至第九多邊形PG9可形成奇圈OC，其中奇數數目個多邊形藉由第一分隔件SP1循環地連接。
因此，如圖16中所說明，第二針腳產生器130可藉由將第二針腳ST2插入於包含於在第二暫時性布局LO_T2中形成的奇圈OC中的奇數數目個多邊形PG7、多邊形PG8以及多邊形PG9中的一者上而產生第三暫時性布局LO_T3。在圖16中，作為一實例，第二針腳ST2插入於第七多邊形PG7上。
再次參照圖12，控制器200可自第一針腳產生器110接收第一暫時性布局LO_T1且自第二針腳產生器130接收第三暫時性布局LO_T3。控制器200可組合第一暫時性布局LO_T1與第三暫時性布局LO_T3以產生目標圖案TP。
圖17為說明藉由組合圖14的第一暫時性布局與圖16的第三暫時性布局而產生的目標圖案的實例的圖。
如圖17中所說明，控制器200可產生包含包含於第一暫時性布局LO_T1中的第一針腳ST1以及包含於第三暫時性布局 LO_T3中的第一分隔件SP1以及第二針腳ST2的目標圖案TP。
控制器200可將目標圖案TP提供至圖案分解裝置300。
圖案分解裝置300可藉由對目標圖案TP執行圖案劃分操作而產生多個分解圖案DCP(步驟S400)。
在實例實施例中，圖案分解裝置300可使用各種圖案劃分演算法執行圖案劃分操作。
圖18、圖19以及圖20為說明藉由對圖17的目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖18表示藉由圖案分解裝置300使用用於DPT製程中的雙重圖案劃分演算法對圖17的目標圖案TP執行的圖案劃分操作以產生第一分解圖案DCP1以及第二分解圖案DCP2的結果。圖19以及圖20分開地表示第一分解圖案DCP1與第二分解圖案DCP2。
如圖18、圖19以及圖20中所說明，圖案分解裝置300可基於包含於目標圖案TP中的第一針腳ST1、第一分隔件SP1以及第二針腳ST2而產生第一分解圖案DCP1以及第二分解圖案DCP2。舉例而言，圖案分解裝置300可將在第一針腳ST1的一側上的複合多邊形的第一部分以及在第一針腳ST1的另一側上的複合多邊形的第二部分分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2，對於包含第一針腳ST1的複合多邊形PG1以及複合多邊形PG2中的每一者，將位於第一分隔件SP1兩側的兩個多邊形分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2，且將在第二針腳ST2的一側上的包含第二針腳ST2的多邊形PG7的 第一部分以及在第二針腳ST2的另一側上的包含第二針腳ST2的多邊形PG7的第二部分分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2。在實例實施例中，第一針腳ST1或第二針腳ST2所位於的區域可包含於第一分解圖案DCP1以及第二分解圖案DCP2兩者中。
如上文參照圖1至圖20所描述，在根據實例實施例的分解半導體裝置的布局的方法中，在將第一針腳ST1插入於複合多邊形上的多個相交點IS之間、將第一分隔件SP1插入於在彼此的臨界尺寸內的兩個多邊形之間且將第二針腳ST2插入於包含於奇圈OC中的奇數數目個多邊形中的一者上之後，對布局LO執行圖案劃分操作以產生多個分解圖案DCP。因此，可有效地減小第一分解圖案DCP1以及第二分解圖案DCP2的圖案密度之間的差異。由此，當基於多個分解圖案DCP製造半導體裝置時，臨界尺寸均一性可增大且負載效應可減小，同時限制及/或防止鄰近圖案連接在一起的橋接部的出現。
圖21為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖21的分解半導體裝置的布局的方法更包含來自圖11的分解半導體裝置的布局的方法的步驟S310。因此，此處將省略重複描述。
當接收到半導體裝置的布局時，將第二分隔件插入於包含於布局中的多邊形當中的彼此鄰近大於臨界尺寸的距離的兩個多邊形之間(步驟S310)。
在執行圖案劃分操作時，第二分隔件可表示將位於第二分隔件兩側的兩個多邊形分隔成多個分解圖案當中的彼此不同的分解圖案的限制物。
此後，藉由對包含第一分隔件、第二分隔件、第一針腳以及第二針腳的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
藉由執行圖案劃分操作，在第一針腳的一側上的複合多邊形的第一部分以及在第一針腳的另一側上的複合多邊形的第二部分可分隔成多個分解圖案當中的彼此不同的分解圖案，位於第一分隔件兩側的兩個多邊形可分隔成多個分解圖案當中的彼此不同的分解圖案，在第二針腳的一側上的包含第二針腳的多邊形的第一部分以及在第二針腳的另一側上的包含第二針腳的多邊形的第二部分可分隔成多個分解圖案當中的彼此不同的分解圖案，且位於第二分隔件兩側的兩個多邊形可分隔成多個分解圖案當中的彼此不同的分解圖案。
圖22為說明根據實例實施例的布局分解裝置的方塊圖。
可藉由圖22的布局分解裝置30執行圖21的分解半導體裝置的布局的方法。
圖22的布局分解裝置30相較於圖12的布局分解裝置20，更包含第二分隔件產生器140。
下文中，將參照圖1以及圖22描述藉由圖22的布局分解裝置30執行的圖21的分解半導體裝置的布局的方法。
第一針腳產生器110、第一分隔件產生器120以及第二 分隔件產生器140接收半導體裝置的布局LO。第二分隔件產生器140可為硬體、軟體或硬體與軟體的組合。
第一針腳產生器110可將包含於半導體裝置的布局LO中的多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形(步驟S110)，且將第一針腳插入於所述複合多邊形上的所述多個相交點之間以產生第一暫時性布局LO_T1(步驟S120)。
第一分隔件產生器120可將第一分隔件插入於包含於布局LO中的多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間以產生第二暫時性布局LO_T2(步驟S210)。
第二針腳產生器130可自第一分隔件產生器120接收第二暫時性布局LO_T2且判定奇圈是否形成於第二暫時性布局LO_T2中，在奇圈中，包含於布局LO中的奇數數目個多邊形藉由第一分隔件循環地連接(步驟S220)。
當奇圈並未形成於第二暫時性布局LO_T2中時(步驟S220；否)，第二針腳產生器130可將第二暫時性布局LO_T2作為第三暫時性布局LO_T3提供至控制器200。
當奇圈形成於第二暫時性布局LO_T2中時(步驟S220；是)，第二針腳產生器130可將第二針腳插入於包含於奇圈中的奇數數目個多邊形中的一者上以產生第三暫時性布局LO_T3(步驟S230)，且將所述第三暫時性布局LO_T3提供至控制器200。
第二分隔件產生器140可將第二分隔件插入於包含於布局LO中的多邊形當中的彼此鄰近大於臨界尺寸的距離的兩個多 邊形之間以產生第四暫時性布局LO_T4(步驟S310)。
圖23為說明提供至圖22的布局分解裝置的半導體裝置的布局的實例的圖。圖24為說明藉由在圖23的布局上插入第一針腳而產生的第一暫時性布局的實例的圖。圖25為說明藉由在圖23的布局上插入第一分隔件而產生的第二暫時性布局的實例的圖。圖26為說明藉由在圖25的第二暫時性布局上插入第二針腳而產生的第三暫時性布局的實例的圖。圖27為說明藉由在圖23的布局上插入第二分隔件而產生的第四暫時性布局的實例的圖。
參照圖23，半導體裝置的布局LO可包含第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8、第九多邊形PG9、第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14。
在包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8、第九多邊形PG9、第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14當中，第一多邊形PG1包含在每一者處至少兩條線交叉的多個相交點IS，且第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8、第九多邊形PG9、第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14中的每一者包含等於或少 於一個相交點IS。因此，第一針腳產生器110可將第一多邊形PG1判定為複合多邊形。
因此，如圖24中所說明，第一針腳產生器110可藉由將第一針腳ST1插入於第一多邊形PG1上的多個相交點IS之間而產生第一暫時性布局LO_T1。
在圖23的布局LO中，第三多邊形PG3、第四多邊形PG4、第五多邊形PG5至第六多邊形PG6當中的兩個鄰近多邊形之間的距離可小於臨界尺寸。類似地，第七多邊形PG7、第八多邊形PG8至第九多邊形PG9當中的兩個鄰近多邊形之間的距離可小於臨界尺寸。
因此，如圖25中所說明，第一分隔件產生器120可藉由將第一分隔件SP1插入於包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8、第九多邊形PG9、第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14當中的在彼此的臨界尺寸內的兩個多邊形之間而產生第二暫時性布局LO_T2。
參照圖25，第三多邊形PG3、第四多邊形PG4、第五多邊形PG5至第六多邊形PG6可形成偶圈，其中偶數數目個多邊形藉由第一分隔件SP1循環地連接。然而，第七多邊形PG7、第八多邊形PG8至第九多邊形PG9可形成奇圈OC，其中奇數數目個多邊形藉由第一分隔件SP1循環地連接。
因此，如圖26中所說明，第二針腳產生器130可藉由將第二針腳ST2插入於包含於在第二暫時性布局LO_T2中形成的奇圈OC中的奇數數目個多邊形PG7、多邊形PG8以及多邊形PG9中的一者上而產生第三暫時性布局LO_T3。在圖26中，作為一實例，第二針腳ST2插入於第七多邊形PG7上。
在圖23的布局LO中，第二多邊形PG2以及第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14當中的兩個鄰近多邊形之間的距離可大於臨界尺寸。
因此，如圖27中所說明，第二分隔件產生器140可藉由將第二分隔件SP2插入於包含於布局LO中的第一多邊形PG1、第二多邊形PG2、第三多邊形PG3、第四多邊形PG4、第五多邊形PG5、第六多邊形PG6、第七多邊形PG7、第八多邊形PG8、第九多邊形PG9、第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12、第十三多邊形PG13至第十四多邊形PG14當中的彼此鄰近大於臨界尺寸的距離的兩個多邊形之間而產生第四暫時性布局LO_T4。
在實例實施例中，特定多邊形(例如，圖27中的第十多邊形PG10、第十一多邊形PG11、第十二多邊形PG12至第十三多邊形PG13中的一者)可具有與在對應於所述特定多邊形的短軸的方向(亦即，所述特定多邊形的寬度方向)上與所述特定多邊形隔開大於所述臨界尺寸的第一相鄰多邊形以及在對應於所述特定多邊形的長軸的方向(亦即，所述特定多邊形的縱向方向)上 與所述特定多邊形隔開大於所述臨界尺寸的第二相鄰多邊形。在此情況下，插入於所述特定多邊形與在對應於所述特定多邊形的短軸的方向上與所述特定多邊形隔開大於臨界尺寸的所述第一相鄰多邊形之間的第二分隔件SP2-1，在執行圖案劃分操作時可具有第一優先級，且插入於所述特定多邊形與在對應於所述特定多邊形的長軸的方向上與所述特定多邊形隔開大於臨界尺寸的所述第二相鄰多邊形之間的第二分隔件SP2-2，在執行圖案劃分操作可具有低於所述第一優先級的第二優先級。
再次參照圖22，控制器200可自第一針腳產生器110接收第一暫時性布局LO_T1，自第二針腳產生器130接收第三暫時性布局LO_T3且自第二分隔件產生器140接收第四暫時性布局LO_T4。控制器200可組合第一暫時性布局LO_T1、第三暫時性布局LO_T3與第四暫時性布局LO_T4以產生目標圖案TP。
圖28為說明藉由組合圖24的第一暫時性布局、圖26的第三暫時性布局與圖27的第四暫時性布局而產生的目標圖案的實例的圖。
如圖28中所說明，控制器200可產生包含包含於第一暫時性布局LO_T1中的第一針腳ST1、包含於第三暫時性布局LO_T3中的第一分隔件SP1以及第二針腳ST2以及包含於第四暫時性布局LO_T4中的第二分隔件SP2的目標圖案TP。
控制器200可將目標圖案TP提供至圖案分解裝置300。
圖案分解裝置300可藉由對目標圖案TP執行圖案劃分操作而產生多個分解圖案DCP(步驟S400)。
如上文所描述，目標圖案TP可包含三種分隔件，即第一分隔件SP1、具有第一優先級的第二分隔件SP2-1以及具有第二優先級的第二分隔件SP2-2。因此，當圖案分解裝置300對目標圖案TP執行圖案劃分操作時，圖案分解裝置300可將位於目標圖案TP中的第一分隔件SP1兩側的兩個多邊形指派給多個分解圖案DCP當中的彼此不同的分解圖案，且接著將包含於目標圖案TP中的未指派多邊形當中的鄰近於具有第一優先級的第二分隔件SP2-1的多邊形指派給多個分解圖案DCP中的一者，且接著將包含於目標圖案TP中的未指派多邊形當中的鄰近於具有第二優先級的第二分隔件SP2-2的多邊形指派給多個分解圖案DCP中的一者。
在實例實施例中，圖案分解裝置300可使用各種圖案劃分演算法執行圖案劃分操作。
圖29、圖30以及圖31為說明藉由對圖28的目標圖案執行圖案劃分操作而產生的多個分解圖案的實例的圖。
圖29表示藉由圖案分解裝置300使用用於DPT製程中的雙重圖案劃分演算法對圖28的目標圖案TP執行的圖案劃分操作以產生第一分解圖案DCP1以及第二分解圖案DCP2的結果。圖30以及圖31分開地表示第一分解圖案DCP1與第二分解圖案DCP2。
如圖29、圖30以及圖31中所說明，圖案分解裝置300可基於包含於目標圖案TP中的第一針腳ST1、第一分隔件SP1、第二針腳ST2以及第二分隔件SP2產生第一分解圖案DCP1以及 第二分解圖案DCP2。舉例而言，圖案分解裝置300可將在第一針腳ST1的一側上的複合多邊形的第一部分以及在第一針腳ST1的另一側上的複合多邊形的第二部分分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2，對於包含第一針腳ST1的複合多邊形PG1，將位於第一分隔件SP1兩側的兩個多邊形分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2，且將在第二針腳ST2的一側上的包含第二針腳ST2的多邊形PG7的第一部分以及在第二針腳ST2的另一側上的包含第二針腳ST2的多邊形PG7的第二部分分別分隔成第一分解圖案DCP1以及第二分解圖案DCP2。
此外，圖案分解裝置300可將包含於目標圖案TP中的未指派多邊形PG2、多邊形PG10、多邊形PG11、多邊形PG12、多邊形PG13以及多邊形PG14當中的鄰近於具有第一優先級的第二分隔件SP2-1的多邊形PG10、多邊形PG11、多邊形PG12以及多邊形PG13分隔成第一分解圖案DCP1以及第二分解圖案DCP2。此後，圖案分解裝置300可將包含於目標圖案TP中的未指派多邊形PG2以及多邊形PG14當中的鄰近於具有第二優先級的第二分隔件SP2-2的多邊形PG2以及多邊形PG14分隔成第一分解圖案DCP1以及第二分解圖案DCP2。
如圖29、圖30以及圖31中所說明，位於具有第二優先級的第二分隔件SP2-2兩側的兩個多邊形可指派給多個分解圖案DCP當中的相同分解圖案。然而，如上文所描述，第二分隔件SP2可插入於彼此鄰近大於臨界尺寸的距離的兩個多邊形之間。因 此，儘管將位於具有第二優先級的第二分隔件SP2-2兩側的兩個多邊形指派給多個分解圖案DCP當中的相同分解圖案，但在基於多個分解圖案DCP製造半導體裝置時，可能不會出現鄰近圖案連接在一起的橋接部。
若執行圖案劃分操作而不將第二分隔件SP2插入於彼此鄰近大於臨界尺寸的距離的兩個多邊形之間，則可將兩個多邊形指派給多個分解圖案DCP當中的相同分解圖案。在此情況下，多個分解圖案DCP的圖案密度之間的差異可能會增大。
然而，如上文所描述，在圖21的分解半導體裝置的布局的方法中，可在將第二分隔件SP2插入於包含於布局LO中的多邊形當中的彼此鄰近大於臨界尺寸的距離的兩個多邊形之間之後執行圖案劃分操作。因此，彼此鄰近大於臨界尺寸的距離的多邊形可基於第二分隔件SP2而分隔成多個分解圖案DCP。由此，多個分解圖案DCP的圖案密度之間的差異可進一步減小。
圖32為說明根據實例實施例的分解半導體裝置的布局的方法的流程圖。
圖32的分解半導體裝置的布局的方法與圖21的分解半導體裝置的布局的方法相同，惟圖32的分解半導體裝置的布局的方法自圖21的分解半導體裝置的布局的方法略去步驟S110以及步驟S120除外。
因此，在圖32的分解半導體裝置的布局的方法中，可將第一分隔件、第二針腳以及第二分隔件插入於布局上而並不將第一針腳插入於布局上，且接著可對布局執行圖案劃分操作以產 生多個分解圖案。
包含於圖32的方法中的步驟S210、步驟S220、步驟S230、步驟S310以及步驟S400與包含於圖21的方法中的步驟S210、步驟S220、步驟S230、步驟S310以及步驟S400相同。因此，此處將省略重複描述。
圖33為說明根據實例實施例的布局分解裝置的方塊圖。
可藉由圖33的布局分解裝置40執行圖32的分解半導體裝置的布局的方法。
圖33的布局分解裝置40與圖22的布局分解裝置30相同，惟圖33的布局分解裝置40自圖22的布局分解裝置30略去第一針腳產生器110除外。
因此，圖33的布局分解裝置40可將第一分隔件SP1、第二針腳ST2以及第二分隔件SP2插入於布局LO上而不將第一針腳ST1插入於布局LO上，且接著對包含第一分隔件SP1、第二針腳ST2以及第二分隔件SP2的目標圖案TP執行圖案劃分操作以產生多個分解圖案DCP。
包含於圖33的布局分解裝置40中的第一分隔件產生器120、第二針腳產生器130、第二分隔件產生器140、控制器200以及圖案分解裝置300可與包含於圖22的布局分解裝置30中的第一分隔件產生器120、第二針腳產生器130、第二分隔件產生器140、控制器200以及圖案分解裝置300相同。因此，此處將省略重複描述。
圖34為說明根據實例實施例的製造半導體裝置的方法 的流程圖。
參照圖34，將包含於半導體裝置的布局中的多邊形當中的包含在每一者處至少兩條線交叉的多個相交點的多邊形判定為複合多邊形(步驟S110)，且將第一針腳插入於所述複合多邊形上的所述多個相交點之間(步驟S120)。
在實例實施例中，第一針腳可插入於包含於所述複合多邊形中的多個相交點當中的兩個鄰近相交點的中心處。
在實例實施例中，所述布局可包含多個所述複合多邊形。在此情況下，可將所述第一針腳插入於包含於所述布局中的所述多個複合多邊形中的至少一者上的多個相交點之間。
此後，藉由對包含第一針腳的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
圖35為說明圖34的製造半導體裝置的方法的實例的流程圖。
在圖35的製造半導體裝置的方法中，可在進一步插入第一分隔件、第二針腳以及第二分隔件之後執行圖案劃分操作以產生多個分解圖案。
參照圖35，在執行圖案劃分操作之前，可將第一分隔件插入於包含於布局LO中的多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間(步驟S210)。
此後，可判定是否形成奇圈，其中包含於布局中的奇數數目個多邊形藉由第一分隔件循環地連接(步驟S220)。在形成奇圈時(步驟S220；是)，可將第二針腳插入於包含於所述奇圈中的 奇數數目個多邊形中的一者上(步驟S230)。
此外，在執行圖案劃分操作之前，可將第二分隔件插入於包含於布局中的多邊形當中的彼此鄰近大於臨界尺寸的距離的兩個多邊形之間(步驟S310)。
此後，可藉由對包含第一分隔件、第二分隔件、第一針腳以及第二針腳的布局執行圖案劃分操作而產生多個分解圖案(步驟S400)。
包含於圖35的方法中的步驟S110、步驟S120、步驟S210、步驟S220、步驟S230、步驟S310以及步驟S400與包含於圖21的方法中的步驟S110、步驟S120、步驟S210、步驟S220、步驟S230、步驟S310以及步驟S400相同。因此，此處將省略重複描述。
此後，如圖34以及圖35中所說明，產生分別對應於多個分解圖案的多個罩幕(步驟S500)，且藉由使用所述多個罩幕對基板執行微影製程多次而在基板上形成佈線圖案(步驟S600)。
根據實例實施例，可使用各種微影製程在基於多個罩幕在基板上形成佈線圖案。
圖36至圖42為用於描述圖34以及圖35的在基板上形成佈線圖案的製程的實例的圖。
在圖36至圖42中，作為實例說明藉由使用第一罩幕以及第二罩幕執行微影製程兩次而在基板上形成佈線圖案的製程，所述微影製程是在藉由使用用於DPT製程中的雙重圖案劃分演算法對半導體裝置的布局執行圖案劃分操作而產生第一分解圖案以 及第二分解圖案且產生分別對應於第一分解圖案以及第二分解圖案的第一罩幕以及第二罩幕之後執行。
參照圖36，超低介電層410可形成於基板400上。基板400可包含矽(Si)。超低介電層410可包含具有超低介電常數(ultra low dielectric constant，ULK)的材料。
在實例實施例中，超低介電層410可對應於藉由對基板400執行氧化製程而形成的氧化矽層(SiO2)。
犧牲層415可形成於超低介電層410上，且硬式罩幕層420可形成於犧牲層415上。如稍後將描述，罩幕圖案可藉由對硬式罩幕層420執行多個蝕刻製程而形成於硬式罩幕層420中，且溝槽可藉由使用罩幕圖案作為蝕刻罩幕蝕刻超低介電層410而形成於超低介電層410中。犧牲層415可限制及/或防止超低介電層410在對硬式罩幕層420執行多個蝕刻製程以形成罩幕圖案期間被蝕刻。
第一光阻層431可塗佈於硬式罩幕層420上。
在圖37中，可基於藉由圖1、圖11、圖21以及圖32的分解半導體裝置的布局的方法中的一者產生的第一分解圖案DCP1而製造第一罩幕501。
參照圖37，可藉由使用第一罩幕501對第一光阻層431執行光微影製程以及顯影製程而形成第一光阻圖案441。
參照圖38，可藉由使用第一光阻圖案441作為蝕刻罩幕來蝕刻硬式罩幕層420而形成第一罩幕圖案421。此後，可移除第一光阻層431。
在圖39中，可基於藉由圖1、圖11、圖21以及圖32的分解半導體裝置的布局的方法中的一者產生的第二分解圖案DCP2而製造第二罩幕502。
參照圖39，第二光阻層432可塗佈於硬式罩幕層420上，且可藉由使用第二罩幕502對第二光阻層432執行光微影製程以及顯影製程而形成第二光阻圖案442。
參照圖40，可藉由使用第二光阻圖案442作為蝕刻罩幕來蝕刻硬式罩幕層420而形成第二罩幕圖案422。此後，可移除第二光阻層432。
如上文參照圖36至圖40所描述，對應於半導體的布局LO的第一罩幕圖案421以及第二罩幕圖案422可藉由使用藉由圖1、圖11、圖21以及圖32的分解半導體裝置的布局的方法中的一者而產生的第一分解圖案DCP1以及第二分解圖案DCP2對基板400執行DPT製程而形成於硬式罩幕層420中。
參照圖41，可藉由使用第一罩幕圖案421以及第二罩幕圖案422作為蝕刻罩幕蝕刻犧牲層415以及超低介電層410而形成溝槽411。此後，可移除硬式罩幕層420以及犧牲層415。
參照圖42，可藉由用金屬材料填充溝槽411而形成佈線圖案450。
上文參照圖36至圖42來作為一實例描述藉由基於第一分解圖案DCP1以及第二分解圖案DCP2對基板400執行DPT製程而形成半導體裝置的佈線圖案450的方法。然而，實例實施例不限於此，且可藉由基於第一分解圖案DCP1以及第二分解圖案 DCP2執行各種DPT製程來形成半導體裝置的佈線圖案。
圖43為說明根據實例實施例的計算系統的方塊圖。
參照圖43，計算系統900包含系統單晶片(SOC)910、數據機(modem)920、儲存裝置(storage device)930、記憶體裝置(memory device)940、輸入/輸出裝置(input/output device)950以及電源供應器(power supply)960。
系統單晶片910控制計算系統900的總體操作。
系統單晶片910可包含各種邏輯電路。可使用圖1、圖11、圖21以及圖32的分解半導體裝置的布局的方法中的一者以及圖34以及圖35的製造半導體裝置的方法中的一者來製造系統單晶片910。
數據機920經由有線或無線通信與外部裝置進行資料通信。
儲存裝置930儲存經由數據機920自外部裝置接收的資料以及經由數據機920傳送至外部裝置的資料。儲存裝置930可包含非揮發性記憶體裝置(non-volatile memory device)，諸如快閃記憶體裝置(flash memory device)、固態磁碟機(solid state drive，SSD)、硬式硬碟機(hard disk drive，HDD)等。
記憶體裝置940儲存計算系統900的操作所需的資料。記憶體裝置940可包含動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)或非揮發性記憶體，諸如可抹除可程式化唯讀記憶體(erasable programmable read-only memory， EPROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)、快閃記憶體等。
輸入/輸出裝置950可包含觸控式螢幕、小鍵盤(keypad)、鍵盤(keyboard)、滑鼠、印表機、顯示器等。電源供應器960可供應操作電力。
儘管圖43中未說明，但計算系統900可更包含與視訊卡(video card)、音效卡(sound card)、記憶卡、通用串列匯流排(universal serial bus，USB)裝置或其他電子裝置通信的埠。
系統單晶片910可經由位址匯流排、控制匯流排及/或資料匯流排與儲存裝置930、記憶體裝置940以及輸入/輸出裝置950通信。在實例實施例中，系統單晶片910可耦接至擴展匯流排，諸如周邊組件互連(peripheral component interconnection，PCI)匯流排。
計算系統900可為包含系統單晶片910的任何計算系統。舉例而言，計算系統900可包含數位相機、行動電話(mobile phone)、智慧型手機(smart phone)、膝上型電腦、攜帶型多媒體播放器(portable multimedia player，PMP)、個人數位助理(personal digital assistant，PDA)等。
計算系統900及/或計算系統900的組件可以不同形式封裝，諸如層疊封裝(package on package，PoP)、球狀柵格陣列(ball grid array，BGA)、晶片級封裝(chip scale package，CSP)、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)、晶粒蜂窩狀封裝(die in waffle pack)、晶圓中晶粒形式(die in wafer form)、板載晶片(chip on board，COB)、陶瓷雙列直插封裝(ceramic dual in-line package，CERDIP)、塑膠四方扁平封裝(metric quad flat pack，MQFP)、薄型四方扁平封裝(thin quad flat pack，TQFP)、小輪廓IC(small outline IC，SOIC)、收縮型小輪廓封裝(shrink small outline package，SSOP)、薄型小輪廓封裝(thin small outline package，TSOP)、系統級封裝(system in package，SIP)、多晶片封裝(multi chip package，MCP)、晶圓級製造封裝(wafer-level fabricated package，WFP)或晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)。
應理解，本文中描述的實例實施例應僅視為描述意義，且非出於限制目的。根據實例實施例的每一裝置或方法內的特徵或態樣的描述應通常視為可用於根據實例實施例的其他裝置或方法中的其他類似特徵或態樣。雖然已特定地展示並描述一些實例實施例，但一般熟習此項技術者將理解，可在不偏離申請專利範圍的精神以及範疇的情況下對其進行形式以及細節上的諸種變化。
S110、S120、S400‧‧‧步驟

Claims (17)

  1. 一種分解半導體裝置的布局的方法，包括：判定多邊形為包含於所述半導體裝置的所述布局中的多個多邊形當中的複合多邊形，所述複合多邊形包含至少兩條線交叉所在的多個相交點；將第一針腳插入於所述複合多邊形上的所述多個相交點之間；將第一分隔件插入於包含於所述布局中的所述多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間；判定在所述布局中連接至所述第一分隔件的所述多邊形當中是否形成奇圈，所述奇圈包含奇數數目個所述多邊形；以及若形成所述奇圈，則將第二針腳插入於包含於所述奇圈中的所述奇數數目個所述多邊形中的一者上；以及藉由對所述布局執行圖案劃分操作而產生多個分解圖案。
  2. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，其中所述插入所述第一針腳包含將所述第一針腳插入於包含於所述複合多邊形中的所述多個相交點當中的兩個鄰近相交點的中心處。
  3. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，其中所述布局包含多個所述複合多邊形，且所述插入所述第一針腳包含將所述第一針腳插入於所述多個所述複合多邊形中的至少一者上的所述多個相交點之間。
  4. 如申請專利範圍第1項所述的分解半導體裝置的布局的方 法，其中所述產生所述多個分解圖案包含至少基於所述複合多邊形的第一部分及所述複合多邊形的第二部分將所述多個分解圖案分隔成彼此不同的分解圖案，所述複合多邊形的所述第一部分在所述第一針腳的一側上，且所述複合多邊形的所述第二部分在所述第一針腳的另一側上。
  5. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，其中所述產生所述多個分解圖案包含至少基於所述兩個多邊形將所述多個分解圖案分隔成彼此不同的分解圖案，且所述兩個多邊形位於所述第一分隔件的各側邊。
  6. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，更包括：將第二分隔件插入於包含於所述布局中的所述多邊形當中的彼此鄰近大於所述臨界尺寸的距離的兩個多邊形之間。
  7. 如申請專利範圍第6項所述的分解半導體裝置的布局的方法，其中所述產生所述多個分解圖案包含至少基於所述兩個多邊形將所述多個分解圖案分隔成彼此不同的分解圖案，且所述兩個多邊形位於所述第二分隔件的各側邊。
  8. 如申請專利範圍第6項所述的分解半導體裝置的布局的方 法，其中所述產生所述多個分解圖案包含在所述第二分隔件插入於第一多邊形與在對應於所述第一多邊形的短軸的方向上與所述第一多邊形隔開大於所述臨界尺寸的第二多邊形之間的情況下當對所述第二分隔件執行所述圖案劃分操作時指派第一優先級，且所述產生所述多個分解圖案包含在所述第二分隔件插入於所述第一多邊形與在對應於所述第一多邊形的長軸的方向上與所述第一多邊形隔開大於所述臨界尺寸的第三多邊形之間的情況下當對所述第二分隔件執行所述圖案劃分操作時指派第二優先級，在執行所述圖案劃分操作時所述第二優先級低於所述第一優先級。
  9. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，其中使用用於雙重圖案化技術製程的雙重圖案劃分演算法執行所述圖案劃分操作。
  10. 如申請專利範圍第1項所述的分解半導體裝置的布局的方法，其中所述多個分解圖案的數目為二。
  11. 一種分解半導體裝置的布局的方法，包括：將第一分隔件插入於包含於所述半導體裝置的所述布局中的多個多邊形當中的在彼此的臨界尺寸內的兩個多邊形之間；將第二分隔件插入於包含於所述布局中的所述多邊形當中的彼此鄰近大於所述臨界尺寸的距離的兩個多邊形之間；以及藉由對所述布局執行圖案劃分操作而產生多個分解圖案。
  12. 如申請專利範圍第11項所述的分解半導體裝置的布局的 方法，更包括：判定包含於所述布局中的所述多邊形當中的多邊形為複合多邊形，所述複合多邊形包含至少兩條線交叉所在的多個相交點；以及將第一針腳插入於所述複合多邊形上的所述多個相交點之間。
  13. 一種製造半導體裝置的方法，包括：執行如申請專利範圍第1項所述的分解半導體裝置的布局的方法；產生分別對應於所述多個分解圖案的多個罩幕；以及藉由使用所述多個罩幕對基板執行微影製程而在所述基板上形成佈線圖案。
  14. 一種分解半導體裝置的布局的方法，所述布局包含多個多邊形，所述方法包括：在所述布局中插入以下各者中的至少一者，若所述多個多邊形包含至少一個複合多邊形，則將第一針腳插入於所述至少一個複合多邊形中的至少兩條線交叉所在的多個相交點之間，且若所述多個多邊形包含彼此隔開小於臨界尺寸的距離的兩個多邊形，則將第一分隔件插入於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形之間；在所述多個多邊形包含彼此隔開大於所述臨界尺寸的距離的兩個多邊形的情況下將第二分隔件插入於彼此隔開大於所述臨界尺寸的所述距離的所述兩個多邊形之間；以及 藉由對所述布局執行圖案劃分操作而產生多個分解圖案。
  15. 如申請專利範圍第14項所述的分解半導體裝置的布局的方法，其中所述方法包含將所述第一針腳插入於至少一個複合多邊形中的至少兩條線交叉所在的所述多個相交點之間，所述產生所述多個分解圖案包含至少基於每一第一針腳在所述至少一個複合多邊形中的位置而將所述多個分解圖案分隔成不同的分解圖案，所述不同的分解圖案包含第一分解圖案以及第二分解圖案，所述第一分解圖案是基於所述至少一個複合多邊形的在每一第一針腳的一側上的至少第一部分，所述第二分解圖案是基於所述至少一個複合多邊形的在每一第一針腳的另一側上的至少第二部分，且所述第一分解圖案不同於所述第二分解圖案。
  16. 如申請專利範圍第14項所述的分解半導體裝置的布局的方法，更包括：所述方法包含將所述第一分隔件插入於彼此隔開小於所述臨界尺寸的所述距離的兩個多邊形之間，所述產生所述多個分解圖案包含至少基於所述第一分隔件相對於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形的位置而將所述多個分解圖案分隔成彼此不同的分解圖案，所述分解圖案包含第一分解圖案以及第二分解圖案，至少部分的所述第一分解圖案是基於彼此隔開小於所述臨界 尺寸的所述距離的所述兩個多邊形中的一者，至少部分的所述第二分解圖案是基於彼此隔開小於所述臨界尺寸的所述距離的所述兩個多邊形中的另一者，且所述第一分解圖案不同於所述第二分解圖案。
  17. 一種製造半導體裝置的方法，包括：執行如申請專利範圍第14項所述的分解半導體裝置的布局的方法；產生分別對應於所述多個分解圖案的多個罩幕；以及藉由使用所述多個罩幕對基板執行微影製程而在所述基板上形成佈線圖案。
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