CN102636959A - 双重图形光刻中对半导体器件设计布局的分解和标记 - Google Patents

Abstract

本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记，具体地，为了评估半导体器件水平面的设计布局，并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件，提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联，根据该标记，将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记，并且该标记包含在电子文件上，该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时，除了被分解的设计布局的覆盖因素和临界尺寸因素，还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系，以及器件环境和其他器件层。

Description

双重图形光刻中对半导体器件设计布局的分解和标记

技术领域

本发明基本上涉及用于半导体器件制造中的光掩模，以及这种光掩模的制造。更具体地来说，本发明涉及针对光掩模的双重图形光刻(DoublePatterning Lithography，DPL)器件布局分解。

背景技术

在如今的半导体制造工业中，大规模集成电路(LSI)器件在集成度和复杂度的级别增加方面持续发展。这些集成度的级别增加需要改进和制造出精密的以及高度准确的LSI图案。这些图案需要高度准确的图案形成技术，从而形成精密的图案部件。根据传统技术，诸如集成电路的半导体器件利用光掩模设置形成在半导体基板上，每个光掩模都用于形成特定器件水平面(device level)的完整暴露图案。利用光刻和其他操作将暴露图案转移到器件上，该暴露图案还可以称为器件图案。当暴露图案形成在诸如光刻胶的掩模层中时，该暴露图案可以用作掩模，从而进行注入、蚀刻或者任何其他在基板上实施的用于制造器件图案的工艺操作。随着器件的部件(feature)变得越来越小，之间并且间隔越来越接近，并且当器件部件的尺寸接近或者变得小于用于暴露特定部件的光线的波长时，一种方式是利用DPL，双重图形光刻而，以在半导体基板上形成器件图案。

根据传统方法，设计室(design house)提供的暴露图案的设计布局通常位于电子文件中，例如，存储在计算机可读存储介质上的文件。该设计布局可以利用CAD(计算机辅助设计)技术形成，根据该设计布局，将暴露图案提供到制造光掩模的掩模制造厂。根据DPL技术，将设计布局分解为两个独立部分，每个独立部分形成在独立的光掩模上。分解产生了两个光掩模，可以通过以下方式在半导体器件的成中形成图案：首先利用一个光掩模实施光刻操作，然后在层上实施蚀刻或者注入或者其他操作，接着利用另一光掩模实施第二次光刻操作，并且在层上实施独立的蚀刻或者注入或者其他操作。

传统上，设计室将暴露图案的设计布局提供给掩模制造厂。传统上，由制造厂完成设计布局的分解，其中，制造厂针对手上的设计布局主要仅仅基于最小间隔设计规则而将设计布局分解为两个设计布局，然后由两个分解的设计布局图案制造出两个掩模。当前的DPL技术的缺陷在于，当分解掩模时，掩模制造厂无法考虑到其他因素。根据传统技术，当特定设计布局与不同器件或者不同工艺技术结合使用，或者在不同的器件环境中使用时，而掩模制造厂没有在分解设计布局时考虑到这些不同。

因此，现有的DPL技术被各种缺陷和限制所困扰。

发明内容

根据本发明的一个方面，提供了一种用于将半导体器件的设计布局分解为多个光掩模的方法，其中，多个光掩模可以利用双重图形光刻DPL技术通过组合形成暴露图案，该方法包括：为半导体器件标识暴露图案的将分解的设计布局；将设计布局的电子文件提供给掩模制造厂，设计布局包括：第一部件，第一部件带有第一标记，第一标记指示第一部件将要形成在第一光掩模上；第二部件，第二部件带有第二标记，第二标记指示第二部件将要形成在第二光掩模上；以及拼接位置，通过拼接标记进行标记；以及掩模制造厂基于电子文件将设计布局分解为多个布局，并且根据每个布局形成光掩模。

其中，第一标记、第二标记以及拼接标记包括文本特征、符号、颜色以及遮盖物中的一种。

其中，提供的步骤包括根据设计标准标记设计布局，设计标准包括光学邻近校正、临界尺寸和覆盖的设计规则。

其中，半导体器件包括集成电路器件，并且，提供的步骤包括根据设计、器件、以及工艺标准中的一种标记设计布局，标记的步骤包括以下步骤的至少一种：用相同的标记来标记形状类似的部件；用相同的标记来标记将处于相同工艺条件的部件；用相同的标记来标记尺寸类似的部件；用相同的标记来标记基本上确定器件速度的部件；基于下层器件水平面上的其他器件部件来标记部件；以及在集成电路器件上形成暴露图案之前，根据产生在集成电路器件上的工艺操作的效果标记部件。

根据本发明的另一方面，提供了一种用于将设计布局分解为多个光掩模的方法，其中，多个光掩模可以利用双重图形光刻DPL技术通过组合形成半导体器件的暴露图案，方法包括：标识将要转印到半导体基板上的暴露图案，从而形成电子器件，暴露图案包括设计布局；将指示提供给制造厂以分解暴露图案来产生多个光掩模，利用DPL技术，多个光掩模通过组合在半导体器件上形成暴露图案，将指示提供给制造厂的步骤可以通过以下方式完成：在掩模制造厂实施分解步骤之前，基于器件标准和工艺标准中的至少一种标记设计布局的部件，标记的步骤包括：用第一标记来标记第一部件，第一部件指示第一部件将要包含在第一光掩模上；用第二标记来标记第二部件，第二部件指示第二部件将要包含在第二光掩模上；用拼接标记来标记拼接位置；以及遮盖设计布局上将不被分解的部分。

其中，将指示提供给掩模制造厂的步骤进一步包括：基于设计标准标记设计布局的部件。

其中，设计标准包括光学邻近校正、临界尺寸以及覆盖的设计规则。

其中，标记设计布局的部件的步骤包括：基于以下因素之一进行标记：之前形成在半导体器件上的其他部件；以及，在将暴露图案转印到半导体基板上之前，在半导体器件上实施的之前的工艺操作。

其中，将指示提供给制造厂以将暴露图案分解为多个光掩模的步骤包括：制造厂将设计布局分解为两个布局部分，一个布局部分与第一光掩模相关联，另一个布局部分与第二光掩模相关联，并且进一步包括：制造第一光掩模和第二光掩模。

其中，标记的步骤包括：用相同的标记来标记形状类似的部件；以及用相同的标记来标记尺寸类似的部件。

其中，标记的步骤包括：用相同的标记来标记将处于相同工艺环境的部件。

其中，标记的步骤包括：用相同的标记来标记基本上确定器件速度的部件。

其中，标识的步骤包括：通过计算机可读电子存储介质上的设计工具来提供设计布局。

其中，标记的步骤包括：通过将文本特征施加到设计布局来进行标记。

其中，标记的步骤包括：将符号施加到设计布局，以及将遮盖部件施加到设计布局。

该方法进一步包括：利用第一光掩模、第一蚀刻工艺、第二光掩模、第二蚀刻工艺来将暴露图案转印到半导体器件的器件层上。

根据本发明的再一方面，提供了一种用于半导体器件的器件图案的设计布局，设计布局包括：计算机可读电子存储介质，包括半导体器件水平面的暴露图案的电子文件，暴露图案包含设计布局；设计布局包括多个部件，多个部件通过组合形成暴露图案，标记指示将要形成在多个光掩模中的特定一个光掩模上的多个部件中的部件，多个光掩模通过组合提供暴露图案。

其中，设计布局的第一部件包括指示第一部件将要形成在第一光掩模上的第一标记，第二部件带有第二标记，第二标记指示第二部件将要形成在第二光掩模上，拼接位置包括拼接标记，并且遮盖标记指示设计布局中将不被分解的部分。

其中，用第一标记来标记将要处于相同的工艺条件下的所有部件；或者用第一标记来标记基本上确定器件速度的所有部件。

其中，标记包括文本、符号以及遮盖物中的一种，并且，其中，至少一个尺寸类似的部件包含相同标记，并且，形状类似的部件包含相同标记。

附图说明

当结合以下附图阅读时，可以通过以下详细描述最好地理解本发明。需要强调的是，根据惯例，附图中的各种部件没有按比例绘制。相反，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。在整个说明书和附图中，相同的标号表示相同的部件。

图1是示出本发明的示例性方法的流程图；

图2示出了根据本发明的示例性实施例进行分解和标记的，代表暴露图案的示例性设计布局；

图3A和图3B示出了根据本发明的示例性实施例进行分解和标记的，代表暴露图案的示例性设计布局；

图4示出了通过示例性标记进行标记，并相应进行分解的示例性设计布局；以及

图5示出了遮盖(block)设计布局的一部分而不被分解的示例性标记。

具体实施方式

一种设计布局代表了将要形成在半导体器件上的暴露图案。可以将该设计布局通过存储在计算机可读电子存储介质或其他电子文件或者其他适当方式，提供给掩模制造厂。将设计布局的器件部件分解到用于形成特定暴露图案的两个独立的光掩模中。在设计水平面(design level)(即，提供到掩模制造厂的设计布局)上，指示了将要分解到第一掩模上的器件部件和将要分解到第二掩模上的器件部件。在设计水平面(即，提供到掩模制造厂的设计布局)上还指示了拼接位置。在拼接位置处，两个不同的经分解的掩模中的部件拼接在一起，从而形成连续部件。提供给掩模制造厂的设计布局包含将部件与第一光掩模或者第二光掩模还有拼接位置关联的标记、还可以包含用于遮盖设计布局的部分而不被分解的标记。当部件通过标记与特定光掩模关联(例如，与第一光掩模关联)时，该部件将因此出现在第一光掩模上，并且将利用第一光掩模和至少一种光刻操作将该部件形成在半导体器件上。

根据一个方面，提供了一种在掩模制造厂进行分解之前用于在设计水平面以及在掩模制造厂分解之前标记设计布局的方法。标记要考虑到设计规则、设计标准、器件因素和特殊工艺限制，并且包括在提供给掩模制造厂的原始电子文件上或者其他提供给掩模制造厂的其他设计布局中。工艺之间的变化、以及基于诸如CD(临界尺寸)以及OVL(对准，overlay)的因素的工艺及其的影响之间的变化，影响了器件性能和产量，并且考虑到该变化和影响以确定如何将器件部件分解分解，从而将对其标记。当为进行分解而标记器件部件时，可以考虑器件水平面的整体均匀。可以标记出直接影响器件速度或者其他电气参数的特定器件水平面的设计布局中的部件，从而使得在一个实施例中，这些部件中的每个都可以形成在光掩模上，并且通过该同一光掩模形成。可以标记相同工艺组中的部件，从而形成在同一光掩模上。对于器件部件的环境或者包含该器件部件的特定单元的环境、先前工艺操作以及下层子结构，可以与带有特定光掩模的器件部件关联进行考虑，并且因此将其进行标记。提供了本发明的实施例，用于将某个区域标识为期望的拼接位置，并且标识设计布局中不应该进行分解的其他位置。特定器件水平面的拼接位置通过考虑下层的几何结构完成，在传统技术中通常没有考虑这些因素。特定布局(即，设计布局中的特定单元)可以多次出现，并且在不同位置上作用不同，并且基于不同的环境具有不同的工艺考量，当为了分解而标记布局时，上述问题都要考虑。

由于在设计水平面上指示和标记了部件，因此可以制成设计布局而不用按照各种设计规则进行设计，这是由于设计简单地指示可能产生设计挑战的部件，从而当分解设计布局时，产生在独立的光掩模上。另外，例如，由于上述部件可以是相关联的，并且利用不同的光掩模在该光掩模上形成而进行标记，因此不需要解决与这些部件间隔过近相关联的周边影响。

根据本发明的另一方面，提供了计算机可读存储介质或者其他电子文件。计算机可读存储介质利用计算机程序代码进行编码，从而使得当通过处理器执行该计算机程序代码时，处理器会执行根据设计布局产生多个光掩模的方法，比如，通过根据本文所描述的方法的第一分解。CAD工具可以产生存储在计算机可读存储介质上的电子文件。计算机可读介质可以是流片(tape out)，该流片是最终被核准的电子CAD文件，根据该电子CAD文件中，形成了一个或者多个光掩模。流片是通过半导体集成电路或者其他器件的设计室进行生产的设计周期的结果，并且是发送到掩模制造厂的电子文件，并且用于制造光掩模。电子文件包括已经标记的设计布局，从而使得两个或者更多光掩模将根据单个器件布局形成。

一方面，本发明提供了一种用于将设计布局分解为多个光掩模的方法，其中，多个光掩模可以利用DPL(双重图形光刻)技术通过组合形成半导体器件的暴露图案。该方法包括：标识暴露图案，该暴露图案将要转印到半导体基板上以形成电子器件，暴露图案为设计布局的形式；该方法还包括：将指示提供给掩膜制造厂以分解暴露图案来形成多个光掩模，在掩模制造厂实施分解之前，基于器件原则标准和工艺标准和工艺原则中的至少一种标记设计布局的部件，多个光掩模将用于利用DPL技术通过组合在半导体器件上形成暴露图案；该标记的步骤包括：用第一标记来标记第一部件，第一标记指示第一部件将要包含在第一光掩模上；用第二标记来标记第二部件，第二标记指示第二部件将要包含在第二光掩模上；用拼接标记来标记拼接位置；以及遮盖设计布局上不进行分解的部分。

在另一方面，本发明提供了一种用于将设计布局分解为多个光掩模的方法，其中，多个光掩模可以利用DPL(双重图形光刻)技术通过组合形成暴露图案，该方法包括：标识将要分解的半导体器件的暴露图案的设计布局；该方法还包括：将设计布局的电子文件提供给掩模制造厂，设计布局包括：第一部件，第一部件带有第一标记，第一标记指示第一部件将要形成在第一光掩模上；第二部件，第二部件带有第二标记，第二标记指示第二部件将要形成在第二掩模上；以及拼接位置，拼接位置通过拼接标记进行标记。该方法进一步包括：掩模制造厂基于电子文件将设计布局分解到为布局，并且根据每个布局形成光掩模。

本发明还提供了一种用于半导体器件的器件图案的设计布局。该设计布局包括半导体器件水平面的暴露图案的电子文件。该电子文件包括计算机可读电子存储介质，暴露图案包括设计布局。设计布局包括多个部件，多个部件通过组合形成暴露图案，标记指示多个部件中将要形成在多个光掩模中的特定一个光掩模上的部件，多个光掩模通过组合形成暴露图案。

图1是示出了示例性方法的示意图。可以结合设计室105中的步骤103来实现步骤101。在步骤101中，提供了设计布局(在下文中称为“设计布局”)，该设计布局具有多重图案化标记信息，即，该设计布局包含标记。标记信息指示了将要形成在第一光掩模上的设计布局的某些部件，和将要形成在第二光掩模上的设计布局的其他部件。当制造厂107实施掩模分解工序并且根据设计布局(可能为流片的形式)产生多个光掩模时，该标记信息指导制造厂107。带有标记信息的设计布局在109处提供给制造厂107，在步骤111中，该制造厂107利用该标记信息实现了多重图案化掩模分解。在步骤113中，制造厂107根据标记的设计布局制造出了多个光掩模。

在设计水平面，利用设计者头脑中的观点完成标记。在上文或者下文中描述的各种设计规则、设计标准、器件因素和工艺限制，用于示出设计布局如何进行标记，以将该设计布局分解为两个或者更多光掩模，该两个或者更多光掩模通过组合来形成与设计布局相关的暴露图案。例如，涉及CD’s(临界尺寸)、最小间距规则以及覆盖(OVL)因素的设计规则，用于确定利用不同的光掩模所要形成的部件。通常，当设计布局分解为两个通过组合而形成暴露图案的光掩模时，不同的暴露设置将用于不同的光掩模。在一个实施例中，利用光刻将由第一光掩模形成的第一图案形成在半导体基板上，并且实施蚀刻工序，从而将第一图案转印到器件层中，然后利用光刻使用第二光掩模在器件层上形成第二图案，接下来，实施第二次蚀刻操作蚀刻器件层。在第一次光刻、第一次蚀刻、第二次光刻、和第二次蚀刻工序实施之后，在器件层中形成图案。蚀刻操作仅仅是示例性的，并且根据其他示例性实施例，可以根据以下顺序实施其他工艺操作：光刻I、工艺操作I、光刻II、以及工艺操作II。在一个实施例中，工艺操作可以是注入或者结合掩模(由光刻工艺形成)使用的其他操作，从而形成半导体器件。根据再一示例性实施例，可以通过半导体基板上的第一光掩模在光刻胶层中形成第一光刻图案，可以通过第二光掩模在相同的或者不同的光刻胶层中形成第二光刻图案，然后，在两个光掩模图案都形成之后，可以在器件水平面实施蚀刻、注入或者其他工艺操作，从而形成器件图案。

本发明的各个方面为了考虑设计、器件以及工艺标准做了准备，从而1)判断哪些部件应该与多个光掩模中的哪些相关，并且还确定了拼接位置和遮盖位置，以及2)利用字母或者其他文字、符号、字块(block)、计数、上色、或者其他适当标记方式将部件适当标记出。设计水平面(即，在设计室105中)上产生了标记，并且可以适当标记出设计布局的电子文件或者其他表示。同样，标记信息存储在提供给制造厂107的设计布局中。

制造厂将设计布局分解，并且根据设计布局和标记信息制造光掩模。根据标记信息和由每个布局形成的光掩模，将设计布局分为两个或者多个布局。光掩模用于通过组合来形成半导体器件中的图案。可以在半导体集成电路或者其他器件的制造过程中的多个器件水平面中进行这种标识和标记工序。

用于确定哪些部件将要标记为形成在第一光掩模上、哪些部件将要标记为形成在第二光掩模上的一些设计、器件和工艺标准包括但不限于如下所述。不考虑被分解的特定器件水平面，而在特定器件水平面上的部件确定和标记期间，需要考虑涉及半导体器件的其他水平面(即，下层的或者之后的)的因素。在一个实施例中，可以对所有具有基本相似的尺寸或者临界尺寸的部件进行标识和标记，从而形成在相同的光掩模上。根据另一示例性实施例，可以对基本上包括相同或者相似形状的所有部件都进行标记，从而产生在通过分解设计布局形成的多个光掩模中同一个光掩模上。对处于相同工艺条件的部件(例如，与隔离部件不同的嵌套部件)可以类似地进行标记。过于靠近的部件将通过独立光掩模分解，从而进行制造。当为了分解而标记部件时，可以考虑整体器件均匀，即，标记可以用于避免器件在通过分解形成的任意光掩模的一侧或者一部分突出。在一个示例性实施例中，可以实现通过设计布局的分解形成的多个光掩模的图案密度均衡。根据另一示例性实施例，可以将关键的、或者确定器件速度或另一器件参数或性能的所有部件进行标记，从而形成在同一光掩模上。

根据另一示例性实施例，可以将同一工艺组的所有部件进行如此标记，从而形成在同一光掩模上。当为特定光掩模关联和标记器件部件时，可以考虑光学邻近校正因素。还可以考虑工艺偏差。例如，如果特定器件水平面的特定暴露图形将要与不同器件结合使用，该器件可以包括不同下层子结构，并且可以具有通过不同工艺技术形成的子结构，当指示和标记将要分解为不同掩模的器件时，可以考虑不同的子结构和/或不同的工序工艺。为了包含在适当相关光掩模上，在指示和标记器件部件时，确定出并且考虑到不同工艺的影响或者CD和覆盖上的工艺变化的影响。根据另一示例性实施例，考虑到了将要利用的暴露图案的环绕结构或者其他邻近结构或者环境的其他方面。整体设计布局可以分配到各个单元中，其中的一些单元可以是重复的单元，基于单元所在的环境(即，邻近或者环绕不同的单元的区域)，可以对类似的单元进行不同的分解。分解器件部件，从而产生两个布局，当两个布局产生在两个光掩模时，通过稳定的工艺保证产生最精密、精确、和有效的图案。

可以考虑各种因素来确定拼接位置。拼接位置代表了设计布局中连续的部件被分为两个部件的位置，该两个部件将通过不同掩模形成，从而出现在不同掩模上，该不同掩模通过组合形成暴露图案，在该暴露图案中，部件在所形成的器件上是连续的。优选地，可以将拼接位置确定和标记在远离关键电路部件的位置上。还可以通过考虑之前的工艺层，从而确定拼接位置。例如，优选地，用于形成多晶硅图案的暴露图案的拼接位置将处于除晶体管栅极位置之外的其他位置。

在设计水平面，暴露图案的设计布局的功能表达可以是多边形分层表示。通过大量几何规则管理半导体器件的设计布局，该半导体器件的设计布局包含诸如多边形的几何部件，从而示出器件部件的适当尺寸、形状、位置和分解。如上所述的器件、设计和工艺标准及其相互关系可以应用到设计水平面上的多边形表示，从而将设计布局指定分解为两个光掩模。设计布局的特定多边形可以为了在设计水平面进行分解而进行预分配，从而防止表示不同的器件部件的多边形之间的工艺变化。根据分层多边形表示，可以在设计水平面处建立高优先级多边形、低优先级多边形、次级多边形等等，并且将其用于指示和标记部件应当如何进行分解。例如，制造厂可以首先分解高优先级多边形，然后分解低优先级多边形。如果拼接不可避免，则上述方式强行在低优先级多边形上实施拼接。

图2示出了DPT箭头左侧的图案2。图案2代表了设计布局的一部分，该设计布局代表了将要利用光刻技术转印到半导体器件上的暴露图案。DPT箭头右侧的图案15和20代表了两种可能的合成图案，该合成图案通过第一部件和第二部件叠加而成，该第一部件和第二部件由不同的光掩模形成，第一部件和第二部件都代表了图案2的分解部分。

部件4构成了图案2和位置6，图案2和位置6示出了间距侵犯(spacingviolation)，即，部件4间距过近的位置，并且该位置违背了一个光掩模的器件之间的最小间距的设计规则的位置。根据各个实施例，当图案2分解时，该图案2可以有差别地分解，即，可以分解为图案15，或者分解为图案20。

在图案15和图案20中，第一部件12、22可以代表第一光掩模上的部件，第二部件14、24可以代表第二光掩模上的部件。可选地，可以认为第一部件12、22和第二部件14、24分别代表了利用第一光掩模和第二光掩模形成代表部件，其中，该第一光掩模和第二光掩模通过组合形成半导体器件中的器件图案。

图案15示出了第一部件12、第二部件14、和拼接位置16。相反，图案20示出了将图2进行分解，从而形成第一部件22、第二部件24、和拼接位置26。图2中图案15和图案20的检查显示出图案15的第一部件12不同于图案20的第一部件22，图案15的第二部件14不同于图案20的第二部件24。相应的拼接位置16和26也不相同。当制造厂没有根据本发明的设计、器件和工艺标准(即，没有根据在设计水平面上标识和标记的部件)实施分解时，就可能会制造出图案15或图案20。

根据本发明的器件部件指示和标记方面，图案2可以被分解，使得没有光掩模包括两个相互邻近而违反特定器件水平面的设计规则的部件，即，间距侵犯6两侧的部件将通过不同的光掩模形成。根据一个实施例，前述器件、设计和工艺标准及其间相互关系可能使图案20没有图案15理想，如图案20上出现的“X”所示。图案20可能没有图案15理想的原因在于：图案20更难制造和/或不易于下层的或者随后的器件层兼容。

图案2的部件4包括第一标记10和第二标记18。所使用的符号仅仅是示例性的，并且用于制造期望的图案15。第一标记10标识出当图案2分解时，将要通过第一光掩模制成的部件，第二标记18标识出当图案2分解时，将要在第二光掩模上形成的部件。拼接标记8标识出了期望的拼接位置。通过对部件如此标记，基于提供给制造厂的设计布局上出现的标记8、10和18，通过制造厂实施的分解工艺，从而制造出了分解图案15。因为标记了部件，所以不会形成不够理想的图案20。图案15的拼接位置16被确定为在设计中不如图案20的拼接位置26关键的位置。由于前述设计、器件和工艺标准、及其间相互关系中的至少一种，第一部件12和第二部件14被标记为形成在不同光掩模上。如图案15和图案20，实际形成在半导体器件上的物理图案利用两个不同的光掩模形成，一个光掩模只包括第一部件12，另一个光掩模只包括第二部件14。

图3A和图3B示为彼此邻近位于同一图纸上，从而示出了本发明的另一方面，即，一个图案30如何可以基于器件环境和/或CD和覆盖上的工艺变化的影响而不同地分解。在图3A和图3B中，图案30包括部件32。位置34代表了设计侵犯，特别是在示例性示例中没有遵守的最小间隔需要。换言之，部件32在位置34上间距过近，从而无法在同一光掩模上进行可靠制造。在图3A和图3B中，标记38标识出将利用第一光掩模形成在半导体器件上的部件，标记40标识出将利用第二光掩模形成在半导体器件上的部件。

在图3A中，包括图案30的单元与部分36临近，在图3B中，包括图案30的单元与部分54邻近，部分36和部分54不同，并且表示了包括图案30的单元的不同环境。根据各个示例性实施例，不同的部分36和54的图案密度或者暴露材料可以不同。图案30可以代表在与特定器件水平面相关联的一个器件布局中多次出现的单元或者单元的一部分。根据图3A中所示出的实施例，其中，单元与部分36邻近，标记部件从而产生分解的图案46，该分解的图案包括第一部件48和第二部件50，该第一部件将要包括在第一光掩模上，该第二部件将要包括在第二光掩模上。通过比较，在图3B中，单元与部分54邻近，图案56还包括第一部件48和第二部件50，该第一部件将要包括在第一光掩模上，该第二部件将要包括在第二光掩模上。图案46和56还可以理解为代表了形成在半导体器件中的图案，其中，利用第一光掩模形成第一部件48，利用第二光掩模形成第二部件50。图案46的第一部件48和第二部件50与图案56的第一部件48和第二部件50不同。另外，图案46的间距52不同于图案56的间距58，考虑到其他工艺因素和器件以及设计问题，分解可以进一步进行定制。在一个示例性实施例中，可以根据通过图3A和图3B中的分解制成的光掩模，使用不同的工艺形成半导体器件。当将部件32关联和标记为第一部件48和第二部件50时，工艺变化的影响可以是可靠的。

图4示出了用作分解图案的标记的示例性符号。图案66包括部件68，且间距72代表了设计规则违背或者将邻近部件与不同光掩模关联的其他原因。因为使用了不同的标记，所以第一标记图案74与第二标记图案86不同。第一标记图案74包括文本或者符号70，该文本或者符号标识出部件68中的哪个部件将形成在第一光掩模上和标记图案86中，矩形76用于标记这些部件。在其他示例性实施例中，可以使用不同的标记。根据一个示例性实施例，当设计布局显示在硬拷贝上时，标记为将要形成在不同光掩模上的不同部件可以表示为具有不同颜色的部件，或者该不同部件显示为存储在电子文件上的设计布局的图形表示。根据第一标记图案74或者第二标记图案86，形成图案80，该图案80包括第一部件82和第二部件84，该第一部件82和第二部件84将通过不同掩模形成。

图5示出了可以用于对不应分解的设计布局的部分进行标记的各种定型的遮盖物90、92和94。这些区域将通过同一光掩模形成，并且将通过上述各个器件、设计和工艺标准中的任一或者全部标识出。根据一个示例性实施例，遮盖物90、92或者94可以施加到设计布局的一部分，该设计布局中，电路部件的尺寸和几何形状并不关键。例如，在布局的该部分中的器件部件可以不包括最小间距。同时，这些部件在电子或者器件的其他功能性中可以是关键的，并且，优选地，应该进行遮盖，从而形成在同一光掩模上而不被分解。作为对比，在现有技术中，这种分解上的限制没有提供给制造厂。

前面所描述的内容仅仅示出了实施例的原则。因此，本领域技术人员将能够作出各种布置方式，尽管没有在本文中明确描述或者示出这些布置方式，但是这些布置方式体现了实施例的原则，并且包含在实施例的精神和范围内。而且，本文中所描述的所有实例和受到条件制约的语言主要趋向于特别地仅仅为了教导目的，从而帮助读者理解实施例的原则和通过发明人提供的概念，从而促进本领域发展，并且分析为但不限于特别描述的实例和条件。而且，描述了原则、方面和实施例的本文描述，及其特定实例，趋向于包括其结构等价物和功能等价物。另外，可以认为，这种等价物包括现有技术中已知的等价物和未来发展出的等价物，即，实现相同功能，不管结构，所发展出的任意部件。

参考附图来阅读示例性实施例的描述，这些附图认为整个所作描述的一部分。在描述中，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)应当解释为如描述后面出现的附图中所描述的或者所示出的方向。这些相对位置术语是为了描述方便，并且不需要将器件(例如，光掩模或者半导体器件)在特定方向上解释或者操作。

尽管根据示例性实施例描述了实施例，但并不限于此。相反，所附权利要求应该广义理解，从而包括本领域技术人员可以作出的其他变型和实施例，这些变型和实施例并没有超出等效物的范围。

Claims (10)

1.一种用于将半导体器件的设计布局分解为多个光掩模的方法，其中，所述多个光掩模可以利用双重图形光刻DPL技术通过组合形成暴露图案，所述方法包括：

为半导体器件标识暴露图案的将分解的设计布局；

将所述设计布局的电子文件提供给掩模制造厂，所述设计布局包括：第一部件，所述第一部件带有第一标记，所述第一标记指示所述第一部件将要形成在第一光掩模上；第二部件，所述第二部件带有第二标记，所述第二标记指示所述第二部件将要形成在第二光掩模上；以及拼接位置，通过拼接标记进行标记；以及

所述掩模制造厂基于所述电子文件将所述设计布局分解为多个布局，并且根据每个所述布局形成光掩模。

2.根据权利要求1所述的方法，其中，所述第一标记、所述第二标记以及所述拼接标记包括文本特征、符号、颜色以及遮盖物中的一种。

3.根据权利要求1所述的方法，其中，所述提供的步骤包括根据设计标准标记所述设计布局，所述设计标准包括光学邻近校正、临界尺寸和覆盖的设计规则。

4.根据权利要求1所述的方法，其中，所述半导体器件包括集成电路器件，并且，所述提供的步骤包括根据设计、器件、以及工艺标准中的一种标记所述设计布局，所述标记的步骤包括以下步骤的至少一种：

用相同的标记来标记形状类似的部件；

用相同的标记来标记将处于相同工艺条件的部件；

用相同的标记来标记尺寸类似的部件；

用相同的标记来标记基本上确定器件速度的部件；

基于下层器件水平面上的其他器件部件来标记部件；以及

在所述集成电路器件上形成所述暴露图案之前，根据产生在所述集成电路器件上的工艺操作的效果标记部件。

5.一种用于将设计布局分解为多个光掩模的方法，其中，所述多个光掩模可以利用双重图形光刻DPL技术通过组合形成半导体器件的暴露图案，所述方法包括：

标识将要转印到半导体基板上的暴露图案，从而形成电子器件，所述暴露图案包括设计布局；

将指示提供给制造厂以分解所述暴露图案来产生多个光掩模，利用DPL技术，所述多个光掩模通过组合在所述半导体器件上形成所述暴露图案，所述将指示提供给制造厂的步骤可以通过以下方式完成：在所述掩模制造厂实施所述分解步骤之前，基于器件标准和工艺标准中的至少一种标记所述设计布局的部件，所述标记的步骤包括：

用第一标记来标记第一部件，所述第一部件指示所述第一部件将要包含在第一光掩模上；

用第二标记来标记第二部件，所述第二部件指示所述第二部件将要包含在第二光掩模上；

用拼接标记来标记拼接位置；以及

遮盖所述设计布局上将不被分解的部分。

6.根据权利要求5所述的方法，其中，所述将指示提供给掩模制造厂的步骤进一步包括：基于设计标准标记所述设计布局的部件；

其中，所述设计标准包括光学邻近校正、临界尺寸以及覆盖的设计规则。

7.根据权利要求5所述的方法，其中，所述将指示提供给制造厂以将所述暴露图案分解为多个光掩模的步骤包括：所述制造厂将所述设计布局分解为两个布局部分，一个所述布局部分与所述第一光掩模相关联，另一个所述布局部分与所述第二光掩模相关联，并且进一步包括：制造所述第一光掩模和所述第二光掩模。

8.根据权利要求5所述的方法，其中，所述标记的步骤包括：用相同的标记来标记形状类似的部件；以及用相同的标记来标记尺寸类似的部件。

9.根据权利要求5所述的方法，进一步包括：利用所述第一光掩模、第一蚀刻工艺、所述第二光掩模、第二蚀刻工艺来将所述暴露图案转印到所述半导体器件的器件层上。

10.一种用于半导体器件的器件图案的设计布局，所述设计布局包括：

计算机可读电子存储介质，包括半导体器件水平面的暴露图案的电子文件，所述暴露图案包含设计布局；

所述设计布局包括多个部件，所述多个部件通过组合形成所述暴露图案，所述标记指示将要形成在多个光掩模中的特定一个光掩模上的所述多个部件中的部件，所述多个光掩模通过组合提供所述暴露图案；

其中，所述设计布局的第一部件包括指示所述第一部件将要形成在第一光掩模上的第一标记，第二部件带有第二标记，所述第二标记指示所述第二部件将要形成在第二光掩模上，拼接位置包括拼接标记，并且遮盖标记指示所述设计布局中将不被分解的部分；

其中，

用所述第一标记来标记将要处于相同的工艺条件下的所有部件；或者

用所述第一标记来标记基本上确定器件速度的所有部件。

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