KR20160028791A - 반도체 장치의 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법 - Google Patents

반도체 장치의 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법 Download PDF

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Abstract

반도체 장치의 레이아웃 분리 방법에서, 반도체 장치의 레이아웃에 포함되는 폴리곤들(polygons) 중에서 두 개 이상의 라인들이 교차하는 교차점(intersection)을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하고, 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치(stitch)를 생성하고, 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성한다.

Description

반도체 장치의 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법{METHOD OF DECOMPOSING LAYOUT OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 레이아웃(layout)을 분리하는 방법 및 이를 사용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 반도체 장치의 레이아웃(layout)에 포함되는 패턴들 사이의 충돌을 피하기 위해 더블 패터닝 기술(Double Patterning Technology; DPT) 공정이 사용된다. DPT 공정이란 반도체 장치의 레이아웃을 두 개의 패턴들로 분리한 후, 상기 두 개의 패턴들을 사용하여 리소그래피 공정을 두 번 수행하여 배선 패턴을 형성하는 기법을 의미한다.
최근에는, 반도체 장치의 레이아웃을 세 개의 패턴들로 분리한 후, 상기 세 개의 패턴들을 사용하여 리소그래피 공정을 세 번 수행하여 배선 패턴을 형성하는 트리플 패터닝 기술(Triple Patterning Technology; TPT) 공정 및 반도체 장치의 레이아웃을 네 개의 패턴들로 분리한 후, 상기 네 개의 패턴들을 사용하여 리소그래피 공정을 네 번 수행하여 배선 패턴을 형성하는 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정이 개발되었다.
이와 같이, DPT 공정, TPT 공정 및 QPT 공정을 수행하기 위해서는 반도체 장치의 레이아웃을 복수의 분리 패턴들로 분리해야 하는데, 상기 복수의 패턴들 각각의 패턴 밀도(pattern density)의 차이가 큰 경우 상기 복수의 분리 패턴들을 사용한 마스크 제조 공정 및 식각 공정에서 임계 치수 균일도(critical dimension uniformity)가 감소되고, 전계 효과(loading effect)가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 분리 패턴들 사이에 패턴 밀도의 차이를 감소시킬 수 있는 반도체 장치의 레이아웃 분리 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 레이아웃 분리 방법을 사용한 반도체 장치 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법에서, 반도체 장치의 레이아웃에 포함되는 폴리곤들(polygons) 중에서 두 개 이상의 라인들이 교차하는 교차점(intersection)을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하고, 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치(stitch)를 생성하고, 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성한다.
일 실시예에 있어서, 상기 제1 스티치는 상기 이차원 폴리곤에 포함되는 상기 교차점들 중에서 서로 인접한 두 개의 교차점들의 중앙에 생성될 수 있다.
일 실시예에 있어서, 상기 레이아웃은 상기 이차원 폴리곤을 복수 개 포함하고, 상기 제1 스티치는 상기 레이아웃에 포함되는 상기 이차원 폴리곤들 중에서 적어도 하나의 이차원 폴리곤의 상기 교차점들 사이에 생성될 수 있다.
일 실시예에 있어서, 상기 이차원 폴리곤에서 상기 제1 스티치의 일측에 인접하는 제1 부분과 상기 제1 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
일 실시예에 있어서, 상기 레이아웃 분리 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수(critical dimension) 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(separator)를 생성하는 단계를 더 포함할 수 있다.
상기 제1 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
상기 레이아웃 분리 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클(odd cycle)이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함할 수 있다.
상기 제2 스티치를 포함하는 폴리곤에서 상기 제2 스티치의 일측에 인접하는 제1 부분과 상기 제2 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
상기 레이아웃 분리 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하는 단계를 더 포함할 수 있다.
상기 제2 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
제1 폴리곤과 상기 제1 폴리곤의 단축(minor axis) 방향으로 상기 임계 치수보다 큰 거리로 인접하는 제2 폴리곤 사이에 생성되는 상기 제2 분리 기준자는 상기 패턴 분리 동작 수행 시 제1 우선순위(priority)를 갖고, 상기 제1 폴리곤과 상기 제1 폴리곤의 장축(major axis) 방향으로 상기 임계 치수보다 큰 거리로 인접하는 제3 폴리곤 사이에 생성되는 상기 제2 분리 기준자는 상기 패턴 분리 동작 수행 시 상기 제1 우선순위보다 낮은 제2 우선순위를 가질 수 있다.
상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하는 단계는, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 제1 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계, 상기 레이아웃에 포함되는 미할당된 폴리곤들 중에서 상기 제1 우선순위를 갖는 상기 제2 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계, 및 상기 레이아웃에 포함되는 미할당된 폴리곤들 중에서 상기 제2 우선순위를 갖는 상기 제2 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행될 수 있다.
일 실시예에 있어서, 상기 복수의 분리 패턴들은 두 개의 분리 패턴들을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 분리 패턴들 각각은 서로 다른 컬러들로 표시될 수 있다.
일 실시예에 있어서, 상기 반도체 장치는 시스템-온-칩(system-on-chip)일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법에서, 반도체 장치의 레이아웃에 포함되는 폴리곤들 중에서 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자를 생성하고, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하고, 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성한다.
일 실시예에 있어서, 상기 레이아웃 분리 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 레이아웃 분리 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하는 단계, 및 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치를 생성하는 단계를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서, 반도체 장치의 레이아웃에 포함되는 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하고, 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치를 생성하고, 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하고, 상기 복수의 분리 패턴들에 상응하는 복수의 마스크들을 생성하고, 상기 복수의 마스크들을 사용하여 기판에 리소그래피(Lithography) 공정을 복수 회 수행하여 배선 패턴을 형성한다.
일 실시예에 있어서, 상기 반도체 장치의 제조 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자를 생성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 장치의 제조 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 장치의 제조 방법은 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 레이아웃 분리 방법 및 레이아웃 분리 장치는 하나의 이차원 폴리곤을 복수의 부분으로 분리하여 복수의 분리 패턴들을 생성함으로써 상기 복수의 분리 패턴들의 패턴 밀도의 차이를 효과적으로 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치의 레이아웃 분리 방법 및 레이아웃 분리 장치는 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들을 서로 다른 분리 패턴들로 분리함으로써 상기 복수의 분리 패턴들의 패턴 밀도의 차이를 더욱 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃(layout) 분리 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 3은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이다.
도 4는 도 3의 레이아웃에 제1 스티치(stitch)를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이다.
도 5 내지 7은 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 8 내지 10은 도 3의 레이아웃에 대해 직접 패턴 분리 동작을 수행하는 경우 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 12는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 13은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이다.
도 14는 도 13의 레이아웃에 제1 스티치를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이다.
도 15는 도 13의 레이아웃에 제1 분리 기준자를 삽입하여 생성되는 제2 임시 레이아웃의 일 예를 나타내는 도면이다.
도 16은 도 15의 제2 임시 레이아웃에 제2 스티치를 삽입하여 생성되는 제3 임시 레이아웃의 일 예를 나타내는 도면이다.
도 17은 도 14의 제1 임시 레이아웃 및 도 16의 제3 임시 레이아웃의 조합에 상응하는 타겟 패턴의 일 예를 나타내는 도면이다.
도 18 내지 20은 도 17의 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 21은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 22는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 23은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이다.
도 24는 도 23의 레이아웃에 제1 스티치를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이다.
도 25는 도 23의 레이아웃에 제1 분리 기준자를 삽입하여 생성되는 제2 임시 레이아웃의 일 예를 나타내는 도면이다.
도 26은 도 25의 제2 임시 레이아웃에 제2 스티치를 삽입하여 생성되는 제3 임시 레이아웃의 일 예를 나타내는 도면이다.
도 27은 도 23의 레이아웃에 제2 분리 기준자를 삽입하여 생성되는 제4 임시 레이아웃의 일 예를 나타내는 도면이다.
도 28은 도 24의 제1 임시 레이아웃, 도 26의 제3 임시 레이아웃 및 도 27의 제4 임시 레이아웃의 조합에 상응하는 타겟 패턴의 일 예를 나타내는 도면이다.
도 29 내지 31은 도 28의 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 32는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 33은 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 순서도이다.
도 35는 도 34의 반도체 장치 제조 방법의 일 예를 나타내는 순서도이다.
도 36 내지 42는 도 34의 복수의 마스크들을 사용하여 기판에 리소그래피(lithography) 공정을 복수회 수행하여 배선 패턴을 형성하는 단계의 일 예를 설명하기 위한 도면들이다.
도 43은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃(layout) 분리 방법을 나타내는 순서도이다.
도 1을 참조하면, 반도체 장치의 레이아웃에 포함되는 폴리곤들(polygons) 중에서 두 개 이상의 라인들이 교차하는 교차점(intersection)을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하고(단계 S110), 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치(stitch)를 생성한다(단계 S120).
일 실시예에 있어서, 상기 제1 스티치는 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 중에서 서로 인접한 두 개의 교차점들의 중앙에 생성될 수 있다.
일 실시예에 있어서, 상기 레이아웃은 상기 이차원 폴리곤을 복수 개 포함할 수 있다. 이 경우, 상기 제1 스티치는 상기 레이아웃에 포함되는 상기 이차원 폴리곤들 중에서 적어도 하나의 이차원 폴리곤의 상기 교차점들 사이에 생성될 수 있다.
이후, 상기 제1 스티치를 포함하는 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성한다(단계 S400).
상기 패턴 분리 동작을 통해 상기 레이아웃에 포함되는 상기 폴리곤들 각각은 상기 복수의 분리 패턴들 중의 하나로 분리될 수 있다. 이 때, 상기 제1 스티치를 포함하는 상기 이차원 폴리곤에서 상기 제1 스티치의 일측에 인접하는 제1 부분과 상기 제1 스티치의 타측에 인접하는 제2 부분은 서로 분리되어 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
도 1에 도시된 본 발명의 실시예들에 따른 반도체 장치의 레이아웃 분리 방법은 다양한 종류의 패턴 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
일 실시예에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행될 수 있다. 이 경우, 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 제1 분리 패턴 및 제2 분리 패턴을 포함하는 두 개의 분리 패턴들을 생성할 수 있다. 예를 들어, 상기 패턴 분리 동작은 DPT 공정에 사용되는 패턴 분리 장치를 사용하여 수행될 수 있다. 실시예에 따라서, 상기 패턴 분리 장치는 소프트웨어로 구현될 수도 있고, 하드웨어와 소프트웨어의 조합으로 구현될 수도 있다.
다른 실시예에 있어서, 상기 패턴 분리 동작은 트리플 패터닝 기술(Triple Patterning Technology; TPT) 공정을 위한 트리플 패터닝 분리 알고리즘을 사용하여 수행될 수 있다. 이 경우, 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 제1 분리 패턴, 제2 분리 패턴 및 제3 분리 패턴을 포함하는 세 개의 분리 패턴들을 생성할 수 있다. 예를 들어, 상기 패턴 분리 동작은 TPT 공정에 사용되는 패턴 분리 장치를 사용하여 수행될 수 있다. 실시예에 따라서, 상기 패턴 분리 장치는 소프트웨어로 구현될 수도 있고, 하드웨어와 소프트웨어의 조합으로 구현될 수도 있다.
또 다른 실시예에 있어서, 상기 패턴 분리 동작은 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 쿼드러플 패터닝 분리 알고리즘을 사용하여 수행될 수 있다. 이 경우, 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 제1 분리 패턴, 제2 분리 패턴, 제3 분리 패턴 및 제4 분리 패턴을 포함하는 네 개의 분리 패턴들을 생성할 수 있다. 예를 들어, 상기 패턴 분리 동작은 QPT 공정에 사용되는 패턴 분리 장치를 사용하여 수행될 수 있다. 실시예에 따라서, 상기 패턴 분리 장치는 소프트웨어로 구현될 수도 있고, 하드웨어와 소프트웨어의 조합으로 구현될 수도 있다.
일 실시예에 있어서, 상기 반도체 장치는 시스템-온-칩(system-on-chip)일 수 있다. 예를 들어, 상기 반도체 장치는 로직 회로를 포함하는 시스템-온-칩일 수 있다. 따라서 도 1에 도시된 레이아웃 분리 방법은 반도체 장치를 제조하는 데에 사용될 수 있다.
일 실시예에 있어서, 상기 복수의 분리 패턴들 각각은 서로 다른 컬러들로 표시될 수 있다. 따라서 상기 복수의 분리 패턴들은 하나의 레이아웃 도면(layout diagram)에서 효과적으로 분리되어 표시될 수 있다. 따라서 상기 패턴 분리 동작은 컬러링(coloring) 동작이라고도 부를 수 있다.
상기 이차원 폴리곤에 상기 제1 스티치를 생성하지 않고 상기 패턴 분리 동작을 수행하는 경우, 상기 이차원 폴리곤은 상기 복수의 분리 패턴들 중의 하나에 포함될 수 있다. 이 때, 상기 이차원 폴리곤의 크기가 상대적으로 큰 경우, 상기 이차원 폴리곤을 포함하는 분리 패턴과 나머지 분리 패턴들의 패턴 밀도(pattern density)의 차이가 증가할 수 있다. 상기 복수의 분리 패턴들 각각의 패턴 밀도의 차이가 증가할수록 상기 복수의 분리 패턴들을 사용한 마스크 제조 공정 및 식각 공정에서 임계 치수 균일도(critical dimension uniformity)가 감소되고 전계 효과(loading effect)가 증가하는 문제점이 있다.
그러나, 상술한 바와 같이, 도 1에 도시된 반도체 장치의 레이아웃 분리 방법에 따르면, 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 상기 제1 스티치를 생성한 후 상기 패턴 분리 동작을 수행한다. 따라서 하나의 이차원 폴리곤은 상기 제1 스티치에 기초하여 분리되어 상기 복수의 분리 패턴들로 분산될 수 있다. 따라서 상기 복수의 분리 패턴들 각각의 패턴 밀도의 차이를 효과적으로 감소시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 1에 도시된 반도체 장치의 레이아웃 분리 방법은 도 2의 레이아웃 분리 장치(10)를 통해 수행될 수 있다.
이하, 도 1 및 2를 참조하여 레이아웃 분리 장치(10)에 의해 수행되는 도 1의 반도체 장치의 레이아웃 분리 방법에 대해 설명한다.
도 2를 참조하면, 레이아웃 분리 장치(10)는 제1 스티치 생성부(110), 제어부(200) 및 패턴 분리 장치(300)를 포함한다.
제1 스티치 생성부(110)는 반도체 장치의 레이아웃(LO)을 수신한다.
제1 스티치 생성부(110)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 상기 이차원 폴리곤으로 결정하고(단계 S110), 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 상기 제1 스티치를 삽입하여 제1 임시 레이아웃(LO_T1)을 생성할 수 있다(단계 S120).
도 3은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이고, 도 4는 도 3의 레이아웃에 제1 스티치를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이다.
도 3을 참조하면, 반도체 장치의 레이아웃(LO)은 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4)을 포함할 수 있다.
제1 스티치 생성부(110)는 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4) 각각에 포함되는 두 개 이상의 라인들이 교차하는 교차점(IS)의 개수에 기초하여 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4) 각각이 이차원 폴리곤인지 여부를 판단할 수 있다.
도 3에 도시된 바와 같이, 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4) 각각은 두 개 이상의 라인들이 교차하는 교차점(IS)을 복수 개 가지므로, 제1 스티치 생성부(110)는 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4) 각각을 상기 이차원 폴리곤으로 결정할 수 있다.
따라서, 도 4에 도시된 바와 같이, 제1 스티치 생성부(110)는 이차원 폴리곤들(PG1, PG2, PG3, PG4) 상에서 교차점들(IS) 사이에 제1 스티치(ST1)를 삽입함으로써 제1 임시 레이아웃(LO_T1)을 생성할 수 있다.
도 4에는 제1 스티치 생성부(110)가 레이아웃(LO)에 포함되는 이차원 폴리곤들(PG1, PG2, PG3, PG4) 각각에 제1 스티치(ST1)를 삽입한 경우가 도시되어 있으나, 실시예에 따라서 제1 스티치 생성부(110)는 레이아웃(LO)에 포함되는 이차원 폴리곤들(PG1, PG2, PG3, PG4) 중의 일부에 대해서만 교차점들(IS) 사이에 제1 스티치(ST1)를 삽입하여 제1 임시 레이아웃(LO_T1)을 생성할 수도 있다.
다시 도 2를 참조하면, 제어부(200)는 제1 스티치 생성부(110)로부터 제1 임시 레이아웃(LO_T1)을 수신하고, 제1 임시 레이아웃(LO_T1)을 패턴 분리 장치(300)에 타겟 패턴(TP)으로서 제공할 수 있다.
패턴 분리 장치(300)는 타겟 패턴(TP)에 대해 상기 패턴 분리 동작을 수행하여 복수의 분리 패턴들(DCPs)을 생성할 수 있다(단계 S400).
예를 들어, 패턴 분리 장치(300)는 제1 스티치(ST1)를 포함하는 이차원 폴리곤들(PG1, PG2, PG3, PG4)에서 제1 스티치(ST1)의 일측에 인접하는 제1 부분과 제1 스티치(ST1)의 타측에 인접하는 제2 부분을 분리하여 각각 복수의 분리 패턴들(DCPs) 중에서 서로 다른 분리 패턴들에 할당할 수 있다.
일 실시예에 있어서, 패턴 분리 장치(300)는 다양한 종류의 패턴 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다. 예를 들어, 패턴 분리 장치(300)는 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘, TPT 공정에서 사용되는 트리플 패터닝 분리 알고리즘 및 QPT 공정에서 사용되는 쿼드러플 패터닝 분리 알고리즘 중의 하나를 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
도 5 내지 7은 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 5는 패턴 분리 장치(300)가 타겟 패턴(TP)에 대해 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행하여 타겟 패턴(TP)이 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리된 결과의 일 예를 나타내고, 도 6은 제1 분리 패턴(DCP1)만을 나타내고, 도 7은 제2 분리 패턴(DCP2)만을 나타낸다.
도 5 내지 7에 도시된 바와 같이, 패턴 분리 장치(300)는 제1 스티치(ST1)를 포함하는 이차원 폴리곤들(PG1, PG2, PG3, PG4)에서 제1 스티치(ST1)의 일측에 인접하는 제1 부분과 제1 스티치(ST1)의 타측에 인접하는 제2 부분을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리함으로써 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)을 생성할 수 있다. 이 때, 이차원 폴리곤들(PG1, PG2, PG3, PG4)에서 제1 스티치(ST1)가 위치하는 영역은 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)에 모두 포함될 수 있다.
도 8 내지 10은 도 3의 레이아웃에 대해 직접 패턴 분리 동작을 수행하는 경우 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 8 내지 10을 참조하여 도 3의 레이아웃(LO)에 대해 직접 상기 패턴 분리 동작을 수행하는 경우 발생하는 문제점에 대해 설명한다.
도 8은 패턴 분리 장치(300)가 제1 스티치(ST1)를 포함하지 않는 레이아웃(LO)에 대해 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 직접 수행하는 경우 생성되는 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)의 일 예를 나타내고, 도 9는 제1 분리 패턴(DCP1)만을 나타내고, 도 10은 제2 분리 패턴(DCP2)만을 나타낸다.
도 8 내지 10에 도시된 바와 같이, 레이아웃(LO)에 포함되는 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4)에 제1 스티치(ST1)를 생성하지 않고 레이아웃(LO)에 대해 직접 상기 패턴 분리 동작을 수행하는 경우, 패턴 분리 장치(300)는 제1 내지 제4 폴리곤들(PG1, PG2, PG3, PG4) 각각을 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2) 중의 하나로 할당함으로 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)을 생성할 수 있다.
이 경우, 도 8 내지 10에 도시된 바와 같이, 제1 영역(AR1) 및 제4 영역(AR1)에서는 제1 분리 패턴(DCP1)의 패턴 밀도가 제2 분리 패턴(DCP2)의 패턴 밀도보다 매우 높고, 제2 영역(AR2) 및 제3 영역(AR3)에서는 제2 분리 패턴(DCP2)의 패턴 밀도가 제1 분리 패턴(DCP1)의 패턴 밀도보다 매우 높을 수 있다. 따라서 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2) 사이에 패턴의 지역 밀도(local density) 차이가 증가하는 문제점이 발생한다. 이와 같이, 복수의 분리 패턴들(DCPs) 사이에 패턴의 지역 밀도 차이가 클수록 복수의 분리 패턴들(DCPs)을 사용한 마스크 제조 공정 및 식각 공정에서 임계 치수 균일도(critical dimension uniformity)가 감소되고 전계 효과(loading effect)가 증가하는 문제점이 발생할 수 있다.
그러나, 도 1 내지 7을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 장치의 레이아웃 분리 방법의 경우, 레이아웃(LO)에 포함되는 상기 이차원 폴리곤들 상에서 교차점들(IS) 사이에 제1 스티치(ST1)를 생성한 후 상기 패턴 분리 동작을 수행할 수 있다. 따라서 하나의 이차원 폴리곤은 제1 스티치(ST1)에 기초하여 분리되어 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분산되므로, 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)의 패턴 밀도의 차이는 효과적으로 감소될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 11에 도시된 반도체 장치의 레이아웃 분리 방법은 도 1에 도시된 반도체 장치의 레이아웃 분리 방법에서 단계들(S210, S220, S230)을 더 포함할 수 있다. 따라서 도 1에 도시된 반도체 장치의 레이아웃 분리 방법과 중복되는 설명은 생략한다.
상기 반도체 장치의 상기 레이아웃을 수신하는 경우, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수(critical dimension) 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(separator)를 생성할 수 있다(단계 S210).
상기 제1 분리 기준자는 상기 패턴 분리 동작 수행 시 상기 제1 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되어야 한다는 제약 조건을 나타낼 수 있다.
이후, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클(odd cycle)이 형성되는지 여부를 판단할 수 있다(단계 S220).
상기 레이아웃에 상기 홀수 사이클이 형성되지 않는 경우(단계 S220; 아니오), 상기 제1 분리 기준자 및 상기 이차원 폴리곤에 생성되는 상기 제1 스티치를 포함하는 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다(단계 S400).
반면에, 상기 레이아웃에 상기 홀수 사이클이 형성되는 경우(단계 S220; 예), 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성할 수 있다(단계 S230). 이후, 상기 제1 분리 기준자, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 생성되는 상기 제2 스티치 및 상기 이차원 폴리곤에 생성되는 상기 제1 스티치를 포함하는 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다(단계 S400).
상기 패턴 분리 동작을 수행함으로써, 상기 제1 스티치를 포함하는 상기 이차원 폴리곤에서 상기 제1 스티치의 일측에 인접하는 제1 부분과 상기 제1 스티치의 타측에 인접하는 제2 부분은 서로 분리되어 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되고, 상기 제1 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되고, 상기 제2 스티치를 포함하는 폴리곤에서 상기 제2 스티치의 일측에 인접하는 제1 부분과 상기 제2 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
도 12는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 11에 도시된 반도체 장치의 레이아웃 분리 방법은 도 12의 레이아웃 분리 장치(20)를 통해 수행될 수 있다.
도 12의 레이아웃 분리 장치(20)는 도 2의 레이아웃 분리 장치(10)에서 제1 분리 기준자 생성부(120) 및 제2 스티치 생성부(130)를 더 포함할 수 있다.
이하, 도 1 내지 12를 참조하여 레이아웃 분리 장치(20)에 의해 수행되는 도 11의 반도체 장치의 레이아웃 분리 방법에 대해 설명한다.
제1 스티치 생성부(110) 및 제1 분리 기준자 생성부(120)는 반도체 장치의 레이아웃(LO)을 수신한다.
제1 스티치 생성부(110)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 상기 이차원 폴리곤으로 결정하고(단계 S110), 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 상기 제1 스티치를 삽입하여 제1 임시 레이아웃(LO_T1)을 생성할 수 있다(단계 S120).
제1 분리 기준자 생성부(120)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 상기 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 상기 제1 분리 기준자를 삽입하여 제2 임시 레이아웃(LO_T2)을 생성할 수 있다(단계 S210).
제2 스티치 생성부(130)는 제1 분리 기준자 생성부(120)로부터 제공되는 제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되는지 여부를 판단할 수 있다(단계 S220).
제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되지 않는 경우(단계 S220; 아니오), 제2 스티치 생성부(130)는 제2 임시 레이아웃(LO_T2)을 제어부(200)에 제3 임시 레이아웃(LO_T3)으로서 제공할 수 있다.
반면에, 제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되는 경우(단계 S220; 예), 제2 스티치 생성부(130)는 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 상기 제2 스티치를 삽입하여 제3 임시 레이아웃(LO_T3)을 생성하고(단계 S230), 제3 임시 레이아웃(LO_T3)을 제어부(200)에 제공할 수 있다.
도 13은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이고, 도 14는 도 13의 레이아웃에 제1 스티치를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이고, 도 15는 도 13의 레이아웃에 제1 분리 기준자를 삽입하여 생성되는 제2 임시 레이아웃의 일 예를 나타내는 도면이고, 도 16은 도 15의 제2 임시 레이아웃에 제2 스티치를 삽입하여 생성되는 제3 임시 레이아웃의 일 예를 나타내는 도면이다.
도 13을 참조하면, 반도체 장치의 레이아웃(LO)은 제1 내지 제9 폴리곤들(PG1, PG2, PG3, PG4, PG5, PG6, PG7, PG8, PG9)을 포함할 수 있다.
레이아웃(LO)에 포함되는 제1 내지 제9 폴리곤들(PG1, PG2, PG3, PG4, PG5, PG6, PG7, PG8, PG9) 중에서, 제1 폴리곤(PG1) 및 제2 폴리곤(PG2)은 복수의 교차점들(IS)을 포함하고, 제3 내지 제9 폴리곤들(PG3, PG4, PG5, PG6, PG7, PG8, PG9)은 하나 이하의 교차점(IS)을 가지므로, 제1 스티치 생성부(110)는 제1 폴리곤(PG1) 및 제2 폴리곤(PG2)을 상기 이차원 폴리곤으로 결정할 수 있다.
따라서, 도 14에 도시된 바와 같이, 제1 스티치 생성부(110)는 제1 폴리곤(PG1) 및 제2 폴리곤(PG2) 상에서 교차점들(IS) 사이에 제1 스티치(ST1)를 삽입함으로써 제1 임시 레이아웃(LO_T1)을 생성할 수 있다.
또한, 제3 내지 제6 폴리곤들(PG3, PG4, PG5, PG6)에서 서로 인접하는 폴리곤들 사이의 거리는 상기 임계 치수보다 작고, 제7 내지 제8 폴리곤들(PG7, PG8, PG9)에서 서로 인접하는 폴리곤들 사이의 거리는 상기 임계 치수보다 작을 수 있다.
따라서, 도 15에 도시된 바와 같이, 제1 분리 기준자 생성부(120)는 상기 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(SP1)를 삽입함으로써 제2 임시 레이아웃(LO_T2)을 생성할 수 있다.
도 15를 참조하면, 제3 내지 제6 폴리곤들(PG3, PG4, PG5, PG6)은 짝수 개의 폴리곤들이 제1 분리 기준자(SP1)를 통해 순환하여 연결되는 짝수 사이클을 형성함에 반해, 제7 내지 제8 폴리곤들(PG7, PG8, PG9)은 홀수 개의 폴리곤들이 제1 분리 기준자(SP1)를 통해 순환하여 연결되는 홀수 사이클(OC)을 형성할 수 있다.
따라서, 도 16에 도시된 바와 같이, 제2 스티치 생성부(130)는 제2 임시 레이아웃(LO_T2)에서 홀수 사이클(OC)에 포함되는 홀수 개의 폴리곤들(PG7, PG8, PG9) 중의 하나(예를 들면, 제7 폴리곤(PG7))에 제2 스티치(ST2)를 삽입함으로써 제3 임시 레이아웃(LO_T3)을 생성할 수 있다.
다시 도 12를 참조하면, 제어부(200)는 제1 스티치 생성부(110)로부터 제1 임시 레이아웃(LO_T1)을 수신하고, 제2 스티치 생성부(130)로부터 제3 임시 레이아웃(LO_T3)을 수신할 수 있다. 제어부(200)는 제1 임시 레이아웃(LO_T1) 및 제3 임시 레이아웃(LO_T3)을 조합하여 타겟 패턴(TP)을 생성할 수 있다.
도 17은 도 14의 제1 임시 레이아웃 및 도 16의 제3 임시 레이아웃의 조합에 상응하는 타겟 패턴의 일 예를 나타내는 도면이다.
도 17에 도시된 바와 같이, 제어부(200)는 제1 임시 레이아웃(LO_T1)에 포함되는 제1 스티치(ST1) 및 제3 임시 레이아웃(LO_T3)에 포함되는 제1 분리 기준자(SP1)와 제2 스티치(ST2)를 모두 포함하는 타겟 패턴(TP)을 생성할 수 있다.
제어부(200)는 타겟 패턴(TP)을 패턴 분리 장치(300)에 제공할 수 있다.
패턴 분리 장치(300)는 타겟 패턴(TP)에 대해 상기 패턴 분리 동작을 수행하여 복수의 분리 패턴들(DCPs)을 생성할 수 있다(단계 S400).
일 실시예에 있어서, 패턴 분리 장치(300)는 다양한 종류의 패턴 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
도 18 내지 20은 도 17의 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 18은 패턴 분리 장치(300)가 도 17의 타겟 패턴(TP)에 대해 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행하여 타겟 패턴(TP)이 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리된 결과의 일 예를 나타내고, 도 19는 제1 분리 패턴(DCP1)만을 나타내고, 도 20은 제2 분리 패턴(DCP2)만을 나타낸다.
도 18 내지 20에 도시된 바와 같이, 패턴 분리 장치(300)는 제1 스티치(ST1)를 포함하는 이차원 폴리곤들(PG1, PG2)에서 제1 스티치(ST1)의 일측에 인접하는 제1 부분과 제1 스티치(ST1)의 타측에 인접하는 제2 부분을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리하고, 제1 분리 기준자(SP1)의 양측에 위치하는 두 개의 폴리곤들을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리하고, 제2 스티치(ST2)를 포함하는 폴리곤(PG7)에서 제2 스티치(ST2)의 일측에 인접하는 제1 부분과 제2 스티치(ST2)의 타측에 인접하는 제2 부분을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리함으로써 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)을 생성할 수 있다. 이 때, 제1 스티치(ST1) 및 제2 스티치(ST2)가 위치하는 영역은 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)에 모두 포함될 수 있다.
도 1 내지 20을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 장치의 레이아웃 분리 방법의 경우, 레이아웃(LO)에 포함되는 상기 이차원 폴리곤들 상에서 교차점들(IS) 사이에 제1 스티치(ST1)를 삽입하고, 상기 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(SP1)를 삽입하고, 홀수 사이클(OC)에 포함되는 홀수 개의 폴리곤들 중의 하나에 제2 스티치(ST2)를 삽입한 후 상기 패턴 분리 동작을 수행하여 복수의 분리 패턴들(DCPs)을 생성함으로써 복수의 분리 패턴들(DCPs)의 패턴 밀도의 차이를 효과적으로 감소시킬 수 있다. 따라서 복수의 분리 패턴들(DCPs)을 사용하여 반도체를 제조하는 경우, 인접한 패턴들이 서로 연결되는 브리지(bridge)의 발생을 방지하면서, 임계 치수 균일도(critical dimension uniformity)를 증가시킬 수 있고, 전계 효과(loading effect)를 감소시킬 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 21에 도시된 반도체 장치의 레이아웃 분리 방법은 도 11에 도시된 반도체 장치의 레이아웃 분리 방법에서 단계(S310)를 더 포함할 수 있다. 따라서 도 11에 도시된 반도체 장치의 레이아웃 분리 방법과 중복되는 설명은 생략한다.
상기 반도체 장치의 상기 레이아웃을 수신하는 경우, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성할 수 있다(단계 S310).
상기 제2 분리 기준자는 상기 패턴 분리 동작 수행 시 상기 제2 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되어야 한다는 제약 조건을 나타낼 수 있다.
이후, 상기 제1 분리 기준자, 상기 제2 분리 기준자, 상기 제1 스티치 및 상기 제2 스티치를 포함하는 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다(단계 S400).
상기 패턴 분리 동작을 수행함으로써, 상기 제1 스티치를 포함하는 상기 이차원 폴리곤에서 상기 제1 스티치의 일측에 인접하는 제1 부분과 상기 제1 스티치의 타측에 인접하는 제2 부분은 서로 분리되어 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되고, 상기 제1 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되고, 상기 제2 스티치를 포함하는 폴리곤에서 상기 제2 스티치의 일측에 인접하는 제1 부분과 상기 제2 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되고, 상기 제2 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함될 수 있다.
도 22는 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 21에 도시된 반도체 장치의 레이아웃 분리 방법은 도 22의 레이아웃 분리 장치(30)를 통해 수행될 수 있다.
도 22의 레이아웃 분리 장치(30)는 도 12의 레이아웃 분리 장치(20)에서 제2 분리 기준자 생성부(140)를 더 포함할 수 있다.
이하, 도 1 내지 22를 참조하여 레이아웃 분리 장치(30)에 의해 수행되는 도 21의 반도체 장치의 레이아웃 분리 방법에 대해 설명한다.
제1 스티치 생성부(110), 제1 분리 기준자 생성부(120) 및 제2 분리 기준자 생성부(140)는 반도체 장치의 레이아웃(LO)을 수신한다.
제1 스티치 생성부(110)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 상기 이차원 폴리곤으로 결정하고(단계 S110), 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 상기 제1 스티치를 삽입하여 제1 임시 레이아웃(LO_T1)을 생성할 수 있다(단계 S120).
제1 분리 기준자 생성부(120)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 상기 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 상기 제1 분리 기준자를 삽입하여 제2 임시 레이아웃(LO_T2)을 생성할 수 있다(단계 S210).
제2 스티치 생성부(130)는 제1 분리 기준자 생성부(120)로부터 제공되는 제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되는지 여부를 판단할 수 있다(단계 S220).
제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되지 않는 경우(단계 S220; 아니오), 제2 스티치 생성부(130)는 제2 임시 레이아웃(LO_T2)을 제어부(200)에 제3 임시 레이아웃(LO_T3)으로서 제공할 수 있다.
반면에, 제2 임시 레이아웃(LO_T2)에 상기 홀수 사이클이 형성되는 경우(단계 S220; 예), 제2 스티치 생성부(130)는 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 상기 제2 스티치를 삽입하여 제3 임시 레이아웃(LO_T3)을 생성하고(단계 S230), 제3 임시 레이아웃(LO_T3)을 제어부(200)에 제공할 수 있다.
제2 분리 기준자 생성부(140)는 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 상기 제2 분리 기준자를 삽입하여 제4 임시 레이아웃(LO_T4)을 생성할 수 있다(단계 S310).
도 23은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이고, 도 24는 도 23의 레이아웃에 제1 스티치를 삽입하여 생성되는 제1 임시 레이아웃의 일 예를 나타내는 도면이고, 도 25는 도 23의 레이아웃에 제1 분리 기준자를 삽입하여 생성되는 제2 임시 레이아웃의 일 예를 나타내는 도면이고, 도 26은 도 25의 제2 임시 레이아웃에 제2 스티치를 삽입하여 생성되는 제3 임시 레이아웃의 일 예를 나타내는 도면이고, 도 27은 도 23의 레이아웃에 제2 분리 기준자를 삽입하여 생성되는 제4 임시 레이아웃의 일 예를 나타내는 도면이다.
도 23을 참조하면, 반도체 장치의 레이아웃(LO)은 제1 내지 제14 폴리곤들(PG1, PG2, PG3, PG4, PG5, PG6, PG7, PG8, PG9, PG10, PG11, PG12, PG13, PG14)을 포함할 수 있다.
레이아웃(LO)에 포함되는 제1 내지 제14 폴리곤들(PG1, PG2, PG3, PG4, PG5, PG6, PG7, PG8, PG9, PG10, PG11, PG12, PG13, PG14) 중에서, 제1 폴리곤(PG1)은 복수의 교차점들(IS)을 포함하고, 제2 내지 제14 폴리곤들(PG2, PG3, PG4, PG5, PG6, PG7, PG8, PG9, PG10, PG11, PG12, PG13, PG14)은 하나 이하의 교차점(IS)을 가지므로, 제1 스티치 생성부(110)는 제1 폴리곤(PG1)을 상기 이차원 폴리곤으로 결정할 수 있다.
따라서, 도 24에 도시된 바와 같이, 제1 스티치 생성부(110)는 제1 폴리곤(PG1) 상에서 교차점들(IS) 사이에 제1 스티치(ST1)를 삽입함으로써 제1 임시 레이아웃(LO_T1)을 생성할 수 있다.
또한, 제3 내지 제6 폴리곤들(PG3, PG4, PG5, PG6)에서 서로 인접하는 폴리곤들 사이의 거리는 상기 임계 치수보다 작고, 제7 내지 제8 폴리곤들(PG7, PG8, PG9)에서 서로 인접하는 폴리곤들 사이의 거리는 상기 임계 치수보다 작을 수 있다.
따라서, 도 25에 도시된 바와 같이, 제1 분리 기준자 생성부(120)는 상기 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(SP1)를 삽입함으로써 제2 임시 레이아웃(LO_T2)을 생성할 수 있다.
도 25를 참조하면, 제3 내지 제6 폴리곤들(PG3, PG4, PG5, PG6)은 짝수 개의 폴리곤들이 제1 분리 기준자(SP1)를 통해 순환하여 연결되는 짝수 사이클을 형성함에 반해, 제7 내지 제8 폴리곤들(PG7, PG8, PG9)은 홀수 개의 폴리곤들이 제1 분리 기준자(SP1)를 통해 순환하여 연결되는 홀수 사이클(OC)을 형성할 수 있다.
따라서, 도 26에 도시된 바와 같이, 제2 스티치 생성부(130)는 제2 임시 레이아웃(LO_T2)에서 홀수 사이클(OC)에 포함되는 홀수 개의 폴리곤들(PG7, PG8, PG9) 중의 하나(예를 들면, 제7 폴리곤(PG7))에 제2 스티치(ST2)를 삽입함으로써 제3 임시 레이아웃(LO_T3)을 생성할 수 있다.
한편, 제2 및 제10 내지 제14 폴리곤들(PG2, PG10, PG11, PG12, PG13, PG14)은 상기 임계 치수보다 큰 거리로 서로 인접할 수 있다.
따라서, 도 27에 도시된 바와 같이, 제2 분리 기준자 생성부(140)는 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자(SP2)를 삽입함으로써 제4 임시 레이아웃(LO_T4)을 생성할 수 있다.
일 실시예에 있어서, 레이아웃(LO)에 포함되는 상기 폴리곤들 중의 어느 한 폴리곤의 단축 방향(minor axis)(즉, 폭 방향(width direction)) 및 장축 방향(즉, 길이 방향(longitudinal direction))으로 상기 임계 치수보다 큰 거리로 인접하는 폴리곤이 각각 존재하는 경우, 상기 어느 한 폴리곤(도 27의 경우 폴리곤들(PG10, PG11, PG12, PG13) 중의 하나에 해당함)과 상기 어느 한 폴리곤의 상기 단축 방향으로 상기 임계 치수보다 큰 거리로 인접하는 폴리곤 사이에 생성되는 제2 분리 기준자(SP2-1)는 상기 패턴 분리 동작 수행 시 제1 우선순위(priority)를 갖고, 상기 어느 한 폴리곤과 상기 어느 한 폴리곤의 상기 장축 방향으로 상기 임계 치수보다 큰 거리로 인접하는 폴리곤 사이에 생성되는 제2 분리 기준자(SP2-2)는 상기 패턴 분리 동작 수행 시 상기 제1 우선순위보다 낮은 제2 우선순위를 가질 수 있다.
다시 도 22를 참조하면, 제어부(200)는 제1 스티치 생성부(110)로부터 제1 임시 레이아웃(LO_T1)을 수신하고, 제2 스티치 생성부(130)로부터 제3 임시 레이아웃(LO_T3)을 수신하고, 제2 분리 기준자 생성부(140)로부터 제4 임시 레이아웃(LO_T4)을 수신할 수 있다. 제어부(200)는 제1 임시 레이아웃(LO_T1), 제3 임시 레이아웃(LO_T3) 및 제4 임시 레이아웃(LO_T4)을 조합하여 타겟 패턴(TP)을 생성할 수 있다.
도 28은 도 24의 제1 임시 레이아웃, 도 26의 제3 임시 레이아웃 및 도 27의 제4 임시 레이아웃의 조합에 상응하는 타겟 패턴의 일 예를 나타내는 도면이다.
도 28에 도시된 바와 같이, 제어부(200)는 제1 임시 레이아웃(LO_T1)에 포함되는 제1 스티치(ST1), 제3 임시 레이아웃(LO_T3)에 포함되는 제1 분리 기준자(SP1)와 제2 스티치(ST2) 및 제4 임시 레이아웃(LO_T4)에 포함되는 제2 분리 기준자(SP2)를 모두 포함하는 타겟 패턴(TP)을 생성할 수 있다.
제어부(200)는 타겟 패턴(TP)을 패턴 분리 장치(300)에 제공할 수 있다.
패턴 분리 장치(300)는 타겟 패턴(TP)에 대해 상기 패턴 분리 동작을 수행하여 복수의 분리 패턴들(DCPs)을 생성할 수 있다(단계 S400).
상술한 바와 같이, 타겟 패턴(TP)은 세 종류의 분리 기준자, 즉, 제1 분리 기준자(SP1), 상기 제1 우선순위를 갖는 제2 분리 기준자(SP2-1) 및 상기 제2 우선순위를 갖는 제2 분리 기준자(SP2-2)를 포함할 수 있다. 따라서 패턴 분리 장치(300)는 타겟 패턴(TP)에 대해 상기 패턴 분리 동작을 수행하는 경우, 우선 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 제1 분리 기준자(SP1)의 양측에 위치하는 폴리곤들을 각각 복수의 분리 패턴들(DCPs) 중에서 서로 다른 분리 패턴들로 할당하고, 이후 레이아웃(LO)에 포함되는 미할당된 폴리곤들 중에서 상기 제1 우선순위를 갖는 제2 분리 기준자(SP2-1)에 인접하는 폴리곤을 복수의 분리 패턴들(DCPs) 중의 하나로 할당하고, 마지막으로 레이아웃(LO)에 포함되는 미할당된 폴리곤들 중에서 상기 제2 우선순위를 갖는 제2 분리 기준자(SP2-2)에 인접하는 폴리곤을 복수의 분리 패턴들(DCPs) 중의 하나로 할당할 수 있다.
일 실시예에 있어서, 패턴 분리 장치(300)는 다양한 종류의 패턴 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
도 29 내지 31은 도 28의 타겟 패턴에 대해 패턴 분리 동작을 수행하여 생성되는 복수의 분리 패턴들의 일 예를 나타내는 도면들이다.
도 29는 패턴 분리 장치(300)가 도 28의 타겟 패턴(TP)에 대해 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행하여 타겟 패턴(TP)이 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리된 결과의 일 예를 나타내고, 도 30은 제1 분리 패턴(DCP1)만을 나타내고, 도 31은 제2 분리 패턴(DCP2)만을 나타낸다.
도 29 내지 31에 도시된 바와 같이, 패턴 분리 장치(300)는 제1 스티치(ST1)를 포함하는 이차원 폴리곤(PG1)에서 제1 스티치(ST1)의 일측에 인접하는 제1 부분과 제1 스티치(ST1)의 타측에 인접하는 제2 부분을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리하고, 제1 분리 기준자(SP1)의 양측에 위치하는 두 개의 폴리곤들을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리하고, 제2 스티치(ST2)를 포함하는 폴리곤(PG7)에서 제2 스티치(ST2)의 일측에 인접하는 제1 부분과 제2 스티치(ST2)의 타측에 인접하는 제2 부분을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리할 수 있다.
또한, 패턴 분리 장치(300)는 레이아웃(LO)에 포함되는 아직 미할당된 폴리곤들(PG2, PG10, PG11, PG12, PG13, PG14) 중에서 상기 제1 우선순위를 갖는 제2 분리 기준자(SP2-1)에 인접하는 폴리곤들(PG10, PG11, PG12, PG13)을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리할 수 있다.
이후, 패턴 분리 장치(300)는 레이아웃(LO)에 포함되는 아직 미할당된 폴리곤들(PG2, PG14) 중에서 상기 제2 우선순위를 갖는 제2 분리 기준자(SP2-2)에 인접하는 폴리곤들(PG2, PG14)을 각각 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)으로 분리할 수 있다.
도 29 내지 31에 도시된 바와 같이, 상기 제2 우선순위를 갖는 제2 분리 기준자(SP2-2)의 양측에 위치하는 두 개의 폴리곤들은 복수의 분리 패턴들(DCPs)중에서 동일한 분리 패턴으로 할당될 수 있으나, 제2 분리 기준자(SP2)는 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 생성되므로, 상기 제2 우선순위를 갖는 제2 분리 기준자(SP2-2)의 양측에 위치하는 두 개의 폴리곤들이 동일한 분리 패턴으로 할당되는 경우에도 이후 반도체 제조 공정에서 인접한 패턴들이 서로 연결되는 브리지(bridge)는 발생하지 않을 수 있다.
상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자(SP2)를 생성하지 않고 상기 패턴 분리 동작을 수행하는 경우, 상기 임계 치수보다 큰 거리로 서로 인접하는 폴리곤들은 모두 복수의 분리 패턴들(DCPs) 중에서 동일한 분리 패턴으로 할당될 수 있다. 이 경우, 복수의 분리 패턴들(DCPs)의 패턴 밀도의 차이가 증가할 수 있다.
그러나, 도 21에 도시된 반도체 장치의 레이아웃 분리 방법의 경우, 레이아웃(LO)에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자(SP2)를 생성한 후 상기 패턴 분리 동작을 수행할 수 있다. 따라서 상기 임계 치수보다 큰 거리로 서로 인접하는 폴리곤들은 복수의 분리 패턴들(DCPs)에 분산되므로, 복수의 분리 패턴들(DCPs)의 패턴 밀도의 차이는 더욱 감소될 수 있다.
도 32는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 분리 방법을 나타내는 순서도이다.
도 32에 도시된 반도체 장치의 레이아웃 분리 방법은 도 21에 도시된 반도체 장치의 레이아웃 분리 방법에서 단계들(S110, S120)을 생략한 것에 상응할 수 있다.
따라서 도 32에 도시된 반도체 장치의 레이아웃 분리 방법은 상기 제1 스티치는 생성하지 않고, 상기 제1 분리 기준자, 상기 제2 스티치 및 상기 제2 분리 기준자를 생성한 후 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다.
도 32에 도시된 반도체 장치의 레이아웃 분리 방법에 포함되는 단계들(S210, S220, S230, S310, S400)에 대해서는 도 1 내지 31을 참조하여 상술하였으므로, 도 32에 도시된 반도체 장치의 레이아웃 분리 방법에 대한 상세한 설명은 생략한다.
도 33은 본 발명의 일 실시예에 따른 레이아웃 분리 장치를 나타내는 블록도이다.
도 32에 도시된 반도체 장치의 레이아웃 분리 방법은 도 33의 레이아웃 분리 장치(40)를 통해 수행될 수 있다.
도 33의 레이아웃 분리 장치(40)는 도 22의 레이아웃 분리 장치(30)에서 제1 스티치 생성부(110)를 생략한 것에 상응할 수 있다.
따라서 도 33의 레이아웃 분리 장치(40)는 제1 스티치(ST1)는 생성하지 않고, 제1 분리 기준자(SP1), 제2 스티치(ST2) 및 제2 분리 기준자(SP2)를 생성한 후 상기 패턴 분리 동작을 수행하여 복수의 분리 패턴들(DCPs)을 생성할 수 있다.
도 33의 레이아웃 분리 장치(40)에 포함되는 제1 분리 기준자 생성부(120), 제2 스티치 생성부(130), 제2 분리 기준자 생성부(140), 제어부(200) 및 패턴 분리 장치(300)에 대해서는 도 1 내지 31을 참조하여 상술하였으므로, 도 33의 레이아웃 분리 장치(40)에 대한 상세한 설명은 생략한다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 순서도이다.
도 34를 참조하면, 반도체 장치의 레이아웃에 포함되는 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하고(단계 S110), 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치를 생성한다(단계 S120).
일 실시예에 있어서, 상기 제1 스티치는 상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 중에서 서로 인접한 두 개의 교차점들의 중앙에 생성될 수 있다.
일 실시예에 있어서, 상기 레이아웃은 상기 이차원 폴리곤을 복수 개 포함할 수 있다. 이 경우, 상기 제1 스티치는 상기 레이아웃에 포함되는 상기 이차원 폴리곤들 중에서 적어도 하나의 이차원 폴리곤의 상기 교차점들 사이에 생성될 수 있다.
이후, 상기 제1 스티치를 포함하는 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성한다(단계 S400).
도 35는 도 34의 반도체 장치 제조 방법의 일 예를 나타내는 순서도이다.
도 35에 도시된 반도체 장치 제조 방법에 따르면, 상기 레이아웃에 제1 분리 기준자, 제2 스티치 및 제2 분리 기준자를 더 생성한 이후에 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다.
구체적으로, 도 35를 참조하면, 상기 패턴 분리 동작을 수행하기 이전에, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자를 생성할 수 있다(단계 S210).
상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클이 형성되는지 여부를 판단하고(단계 S220), 상기 레이아웃에 상기 홀수 사이클이 형성되는 경우(단계 S220; 예), 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성할 수 있다(단계 S230).
또한, 상기 패턴 분리 동작을 수행하기 이전에, 상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성할 수 있다(단계 S310).
이후, 상기 제1 분리 기준자, 상기 제2 분리 기준자, 상기 제1 스티치 및 상기 제2 스티치를 포함하는 상기 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 상기 복수의 분리 패턴들을 생성할 수 있다(단계 S400).
도 34 및 35의 단계들(S110, S120, S210, S220, S230, S310, S400)을 통해 상기 반도체 장치의 레이아웃을 분리하여 상기 복수의 분리 패턴들을 생성하는 방법은 도 1, 11, 21 및 32에 도시된 반도체 장치의 레이아웃 분리 방법들 중의 하나를 통해 수행될 수 있다. 도 1, 11, 21 및 32에 도시된 반도체 장치의 레이아웃 분리 방법에 대해서는 도 1 내지 33을 참조하여 상술하였으므로, 도 34 및 35의 단계들(S110, S120, S210, S220, S230, S310, S400)에 대한 상세한 설명은 생략한다.
이후, 도 34 및 35에 도시된 바와 같이, 상기 복수의 분리 패턴들에 상응하는 복수의 마스크들을 생성하고(단계 S500), 상기 복수의 마스크들을 사용하여 기판에 리소그래피(lithography) 공정을 복수 회 수행하여 배선 패턴을 형성한다(단계 S600).
실시예에 따라서, 다양한 방식으로 상기 복수의 마스크들을 사용하여 상기 기판에 리소그래피 공정을 복수 회 수행하여 상기 배선 패턴을 형성할 수 있다.
도 36 내지 42는 도 34 및 35의 복수의 마스크들을 사용하여 기판에 리소그래피 공정을 복수 회 수행하여 배선 패턴을 형성하는 단계의 일 예를 설명하기 위한 도면들이다.
도 36 내지 42에는 DPT 공정에서 사용되는 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃에 대해 상기 패턴 분리 동작을 수행하여 제1 분리 패턴 및 제2 분리 패턴을 생성하고, 상기 제1 분리 패턴 및 상기 제2 분리 패턴에 상응하는 제1 마스크 및 제2 마스크를 제조한 후, 상기 제1 마스크 및 상기 제2 마스크를 사용하여 기판에 리소그래피 공정을 두 번 수행하여 상기 배선 패턴을 형성하는 과정이 예시적으로 도시된다.
도 36을 참조하면, 기판(400) 상에 초저유전막(410)을 형성할 수 있다. 기판(400)은 실리콘(Si)을 포함할 수 있다. 초저유전막(410)은 초저유전상수(ultra low dielectric constant; ULK)를 갖는 물질을 포함할 수 있다.
일 실시예에 있어서, 초저유전막(410)은 기판(400)에 산화 공정을 수행하여 형성되는 실리콘 산화막(SiO2)일 수 있다.
초저유전막(410) 상에 희생막(sacrificial layer)(415)을 형성하고, 희생막(415) 상에 하드 마스크막(420)을 형성할 수 있다. 후술하는 바와 같이, 하드 마스크막(420)에 복수의 식각 공정을 수행하여 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 초저유전막(410)을 식각함으로써 초저유전막(410)에 복수의 트렌치들을 형성할 수 있다. 따라서 희생막(415)은 하드 마스크막(420)에 복수의 식각 공정을 수행하는 과정에서 하드 마스크막(420)이 식각되는 것을 방지할 수 있다.
하드 마스크막(420) 상에 제1 포토레지스트막(431)을 코팅할 수 있다.
도 37에서, 제1 마스크(501)는 도 1, 11, 21 및 32의 레이아웃 분리 방법들 중의 하나를 통해 생성된 제1 분리 패턴(DCP1)을 사용하여 제조될 수 있다.
도 37을 참조하면, 제1 마스크(501)를 사용하여 제1 포토레지스트막(431)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제1 포토레지스트 패턴(441)을 형성할 수 있다.
도 38을 참조하면, 제1 포토레지스트 패턴(441)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제1 마스크 패턴(421)을 형성할 수 있다. 이후, 제1 포토레지스트막(431)을 제거할 수 있다.
도 39에서, 제2 마스크(502)는 도 1, 11, 21 및 32의 레이아웃 분리 방법들 중의 하나를 통해 생성된 제2 분리 패턴(DCP2)을 사용하여 제조될 수 있다.
도 39를 참조하면, 하드 마스크막(420) 상에 제2 포토레지스트막(432)을 코팅하고, 제2 마스크(502)를 사용하여 제2 포토레지스트막(432)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제2 포토레지스트 패턴(442)을 형성할 수 있다.
도 40을 참조하면, 제2 포토레지스트 패턴(442)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제2 마스크 패턴(422)을 형성할 수 있다. 이후, 제2 포토레지스트막(432)을 제거할 수 있다.
도 36 내지 40을 참조하여 상술한 바와 같이, 도 1, 11, 21 및 32의 레이아웃 분리 방법들 중의 하나를 통해 생성된 제1 분리 패턴(DCP1) 및 제2 분리 패턴(DCP2)을 사용하여 DPT 공정을 수행함으로써 하드 마스크막(420)에는 반도체 장치의 레이아웃(LO)에 상응하는 제1 마스크 패턴(421) 및 제2 마스크 패턴(422)이 형성될 수 있다.
도 41을 참조하면, 제1 마스크 패턴(421) 및 제2 마스크 패턴(422)을 식각 마스크로 사용하여 희생막(415) 및 초저유전막(410)을 식각하여 트렌치들(411)을 형성할 수 있다. 이후, 하드 마스크막(420) 및 희생막(415)을 제거할 수 있다.
도 42를 참조하면, 트렌치들(411)에 금속 물질을 채움으로써 배선 패턴(450)을 형성할 수 있다.
이상, 도 36 내지 42를 참조하여 제1 마스크(501) 및 제2 마스크(502)를 사용하여 기판(400)에 DPT 공정을 수행하여 배선 패턴(450)을 형성하는 방법의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 다양한 방식으로 DPT 공정을 수행하여 배선 패턴을 형성할 수 있다.
도 43은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 43을 참조하면, 컴퓨팅 시스템(900)은 시스템-온-칩(SOC)(910), 모뎀(920), 저장 장치(STORAGE DEVICE)(930), 메모리 장치(MEMORY DEVICE)(940), 입출력 장치(I/O DEVICE)(950) 및 전원 장치(960)를 포함한다.
시스템-온-칩(910)은 컴퓨팅 시스템(900)의 전반적인 동작을 제어한다.
시스템-온-칩(910)은 다양한 종류의 로직 회로들을 포함할 수 있다. 시스템-온-칩(910)은 도 1, 11, 21 및 32의 레이아웃 분리 방법들 중의 하나 및 도 34 및 35의 반도체 장치의 제조 방법들 중의 하나를 사용하여 제조될 수 있다.
모뎀(920)은 외부 장치와 유무선 통신을 통해 데이터를 송수신할 수 있다.
저장 장치(930)는 모뎀(920)을 통해 수신된 데이터 및 모뎀(920)을 통해 송신할 데이터를 저장할 수 있다. 예를 들어, 저장 장치(930)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD) 등과 같은 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(940)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(940)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(950)는 터치스크린, 키패드 등과 같은 입력 수단 및 스피커, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
또한, 도 43에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
시스템-온-칩(910)은 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(930), 메모리 장치(940) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 시스템-온-칩(910)은 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
한편, 컴퓨팅 시스템(900)은 시스템-온-칩(910)을 포함하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 모바일 시스템일 수 있다.
컴퓨팅 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20, 30, 40: 레이아웃 분리 장치
110: 제1 스티치 생성부
120: 제1 분리 기준자 생성부
130: 제2 스티치 생성부
140: 제2 분리 기준자 생성부
200: 제어부
300: 패턴 분리 장치

Claims (20)

  1. 반도체 장치의 레이아웃에 포함되는 폴리곤들(polygons) 중에서 두 개 이상의 라인들이 교차하는 교차점(intersection)을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하는 단계;
    상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치(stitch)를 생성하는 단계; 및
    상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하는 단계를 포함하는 레이아웃 분리 방법.
  2. 제1 항에 있어서, 상기 제1 스티치는 상기 이차원 폴리곤에 포함되는 상기 교차점들 중에서 서로 인접한 두 개의 교차점들의 중앙에 생성되는 레이아웃 분리 방법.
  3. 제1 항에 있어서, 상기 레이아웃은 상기 이차원 폴리곤을 복수 개 포함하고, 상기 제1 스티치는 상기 레이아웃에 포함되는 상기 이차원 폴리곤들 중에서 적어도 하나의 이차원 폴리곤의 상기 교차점들 사이에 생성되는 레이아웃 분리 방법.
  4. 제1 항에 있어서, 상기 이차원 폴리곤에서 상기 제1 스티치의 일측에 인접하는 제1 부분과 상기 제1 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되는 레이아웃 분리 방법.
  5. 제1 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수(critical dimension) 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자(separator)를 생성하는 단계를 더 포함하는 레이아웃 분리 방법.
  6. 제5 항에 있어서, 상기 제1 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되는 레이아웃 분리 방법.
  7. 제5 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클(odd cycle)이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함하는 레이아웃 분리 방법.
  8. 제7 항에 있어서, 상기 제2 스티치를 포함하는 폴리곤에서 상기 제2 스티치의 일측에 인접하는 제1 부분과 상기 제2 스티치의 타측에 인접하는 제2 부분은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되는 레이아웃 분리 방법.
  9. 제5 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하는 단계를 더 포함하는 레이아웃 분리 방법.
  10. 제9 항에 있어서, 상기 제2 분리 기준자의 양측에 위치하는 상기 두 개의 폴리곤들은 각각 상기 복수의 분리 패턴들 중에서 서로 다른 분리 패턴들에 포함되는 레이아웃 분리 방법.
  11. 제9 항에 있어서, 제1 폴리곤과 상기 제1 폴리곤의 단축(minor axis) 방향으로 상기 임계 치수보다 큰 거리로 인접하는 제2 폴리곤 사이에 생성되는 상기 제2 분리 기준자는 상기 패턴 분리 동작 수행 시 제1 우선순위(priority)를 갖고, 상기 제1 폴리곤과 상기 제1 폴리곤의 장축(major axis) 방향으로 상기 임계 치수보다 큰 거리로 인접하는 제3 폴리곤 사이에 생성되는 상기 제2 분리 기준자는 상기 패턴 분리 동작 수행 시 상기 제1 우선순위보다 낮은 제2 우선순위를 갖는 레이아웃 분리 방법.
  12. 제11 항에 있어서, 상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하는 단계는,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 제1 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계;
    상기 레이아웃에 포함되는 미할당된 폴리곤들 중에서 상기 제1 우선순위를 갖는 상기 제2 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계; 및
    상기 레이아웃에 포함되는 미할당된 폴리곤들 중에서 상기 제2 우선순위를 갖는 상기 제2 분리 기준자에 인접하는 폴리곤을 상기 복수의 분리 패턴들 중의 하나로 할당하는 단계를 포함하는 레이아웃 분리 방법.
  13. 제1 항에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행되는 레이아웃 분리 방법.
  14. 반도체 장치의 레이아웃에 포함되는 폴리곤들 중에서 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자를 생성하는 단계;
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하는 단계; 및
    상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하는 단계를 포함하는 레이아웃 분리 방법.
  15. 제14 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함하는 레이아웃 분리 방법.
  16. 제14 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하는 단계; 및
    상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치를 생성하는 단계를 더 포함하는 레이아웃 분리 방법.
  17. 반도체 장치의 레이아웃에 포함되는 폴리곤들 중에서 두 개 이상의 라인들이 교차하는 교차점을 복수 개 갖는 폴리곤을 이차원 폴리곤으로 결정하는 단계;
    상기 이차원 폴리곤 상에서 상기 이차원 폴리곤에 포함되는 상기 교차점들 사이에 제1 스티치를 생성하는 단계;
    상기 레이아웃에 대해 패턴 분리 동작을 수행하여 복수의 분리 패턴들을 생성하는 단계;
    상기 복수의 분리 패턴들에 상응하는 복수의 마스크들을 생성하는 단계; 및
    상기 복수의 마스크들을 사용하여 기판에 리소그래피(Lithography) 공정을 복수 회 수행하여 배선 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 임계 치수 이내에 위치하는 두 개의 폴리곤들 사이에 제1 분리 기준자를 생성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 홀수 개의 폴리곤들이 상기 제1 분리 기준자를 통해 순환하여 연결되는 홀수 사이클이 형성되는 경우, 상기 홀수 사이클에 포함되는 상기 홀수 개의 폴리곤들 중의 하나에 제2 스티치를 생성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  20. 제18 항에 있어서,
    상기 레이아웃에 포함되는 상기 폴리곤들 중에서 상기 임계 치수보다 큰 거리로 서로 인접하는 두 개의 폴리곤들 사이에 제2 분리 기준자를 생성하는 단계를 더 포함하는 반도체 장치 제조 방법.
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