TWI706417B - 次臨限電壓漏電流追蹤 - Google Patents

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Abstract

本發明揭示一種裝置，其具有一記憶體胞陣列及耦合至該陣列之一控制器。該控制器經組態以追蹤通過該陣列之數個記憶體胞之一次臨限漏電流且基於該次臨限漏電流來判定一臨限電壓。

Description

次臨限電壓漏電流追蹤
本發明大體上係關於裝置(諸如儲存系統)及其操作，且更特定言之，本發明係關於追蹤次臨限電壓漏電流。
記憶體器件可作為內部半導體積體電路及/或外部可移除器件提供於電腦或其他電子系統中。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體需要電力來保存其資料且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等等。非揮發性記憶體可藉由在不被供電時留存儲存資料來提供持久資料且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、自選擇記憶體(SSM)、三維交叉點記憶體(例如3D Xpoint技術)、電阻性隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)及可程式化導電記憶體等等。
記憶體胞通常配置成一陣列架構且可程式化至對應於一或多個資料單元(例如位元)之數個不同資料狀態。作為一實例，一些記憶體胞(諸如一些電阻可變記憶體胞)可程式化至一低臨限電壓(Vt)狀態(例如一「設定」狀態)或一高Vt狀態(例如一「重設」狀態)。可藉由(例如)回應於將一感測電壓(其可指稱一讀取電壓或一定界電壓)施加至一記憶體胞(例如，跨胞施加一感測電壓)而判定胞是否改變其導電狀態(例如，經歷一切換事件)來判定胞之狀態。
本發明係關於讀取記憶體胞(諸如電阻可變記憶體胞)之技術改良。在一些先前讀取方法中，使用固定讀取電壓來讀取記憶體胞。例如，可選擇位於狀態(例如高Vt狀態與低Vt狀態)之間的一Vt窗(例如讀取裕度)內之固定讀取電壓。然而，胞之Vt分佈會隨胞使用期限(例如，隨寫入週期計數增大)及/或隨其Vt在被寫入之後漂移而改變。變化之Vt分佈特性(例如，歸因於週期變化及/或漂移)可導致與使用一固定讀取電壓(例如定界電壓)來讀取胞相關聯之可靠性問題，因為Vt分佈及/或讀取裕度可變動。例如，讀取裕度可縮小且可最終關閉。
本發明解決先前方法之問題且藉由調整讀取電壓以解釋變化Vt分佈特性來提高讀取程序之可靠性。例如，可藉由監測通過之一或若干特定記憶體胞群組(指稱「追蹤記憶體胞」)之次臨限漏電流之變化來追蹤各種Vt分佈特性(例如上邊緣及/或下邊緣)，其可經歷相同於待讀取之記憶體胞之程式週期數。
追蹤記憶體胞對應於待讀取之一記憶體胞群組(諸如一或若干記憶體胞頁)且可包含於待讀取之群組中。記憶體胞群組可經歷相同於追蹤胞之寫入週期數。可追蹤通過追蹤胞之次臨限漏電流隨施加於追蹤胞之寫入週期數及/或追蹤胞自最後被寫入起之時間之變化。此容許改變追蹤胞之Vt且因此容許改變待追蹤之胞群組之Vt，此歸因於次臨限漏電流與Vt之間的一相關性。用於讀取胞群組之一讀取電壓可自追蹤Vt判定。如下文將進一步描述，在若干實施例中，待讀取之一胞群組(例如一頁)本身可包括追蹤記憶體胞。因為(如本文將進一步描述)次臨限漏電流可與記憶體胞之Vt演進相關，所以可基於一判定次臨限漏電流來判定適合於一胞群組之一讀取電壓。可回應於小於一胞之Vt之一施加電壓而將次臨限漏電流界定為通過胞之電流。
另一技術改良涉及判定何時對記憶體胞執行一復原程序(例如基於次臨限漏電流)。例如，使一胞復原可將窗之大小增大至一較低週期計數之大小，且因此提高讀取胞之可靠性。追蹤次臨限漏電流可容許在窗縮小至讀取胞變成不可靠之點之前發生復原。
在以下詳細描述中，參考構成本發明之一部分之附圖，且附圖中依繪示方式展示特定實例。在圖式中，相同元件符號描述所有若干視圖中之實質上類似組件。可利用其他實例，且可在不背離本發明之範疇之情況下進行結構、邏輯及/或電變化。因此，以下詳細描述不應被視為意在限制，且本發明之範疇僅由隨附申請專利範圍及其等效物界定。
本文之圖式遵循一編號慣例，其中第一數位或前幾個數位對應於圖號且剩餘數位識別圖中之一元件或組件。可藉由使用類似數位來識別不同圖之間的類似元件或組件。應瞭解，可新增、交換及/或消除本文各種實施例中所展示之元件以提供本發明之若干額外實施例。另外，應瞭解，圖中所提供之元件之比例及相對尺度意欲繪示本發明之實施例，且不應被視為意在限制。
如本文所使用，「數個」某物可係指一或多個此等事物。例如，數個記憶體胞可係指一或多個記憶體胞。「複數個」某物意指兩個或兩個以上。如本文所使用，同時執行多個動作係指動作在一特定時段內至少部分重疊。如本文所使用，術語「耦合」可包含不與介入元件電耦合、直接耦合及/或直接連接(例如，藉由直接實體接觸)或與介入元件間接耦合及/或連接。術語「耦合」可進一步包含彼此合作或相互作用之兩個或兩個以上元件(例如，呈一因果關係)。
圖1A係根據本發明之若干實施例之呈一計算系統100形式之一裝置之一方塊圖。計算系統100包含一儲存系統102，其可為(例如)一固態硬碟(SSD)。在圖1A之實例中，儲存系統102耦合至一主機104且包含一非揮發性記憶體106，諸如一交叉點記憶體、NAND快閃記憶體或NOR快閃記憶體等等。一控制器108 (例如一SSD控制器)(諸如一處理器件)耦合至記憶體106。在一些實例中，控制器108可包括一狀態機、一定序器及/或可依耦合至一印刷電路板之一專用積體電路(ASIC)形式實施之一些其他類型之控制電路。
在一些實例中，記憶體106包含一非揮發性記憶體胞陣列110，諸如交叉點(例如三維交叉點)記憶體胞、NAND快閃記憶體胞或NOR快閃記憶體胞等等。控制器108包含一損耗均衡組件112及一讀取管理組件114。一揮發性記憶體116 (諸如SRAM或DRAM)可耦合至控制器108。在一些實例中，揮發性記憶體116可包含揮發性暫存器且可包含於控制器108中，諸如包含於讀取管理組件114中。
讀取管理組件114經組態以執行本文所揭示之各種方法。例如，讀取管理組件114可經組態以回應於將一次臨限電壓施加於追蹤胞而判定(例如量測)通過記憶體陣列110之數個追蹤記憶體胞之次臨限漏電流(下文稱為漏電流)、基於電流來判定一感測電壓及使用感測電壓來自陣列110讀取記憶體胞。讀取胞可或可不包含追蹤記憶體胞。例如，如下文將描述，若干實施例可包含追蹤除待讀取之一特定胞群組(例如頁)之外(例如，與待讀取之一特定胞群組分離)之胞之漏電流。然而，在若干實施例中，待讀取之一胞頁本身可包括數個追蹤記憶體胞。可追蹤(例如監測)漏電流以判定使陣列110中之記憶體胞復原之一寫入週期數。
如本文所使用，一次臨限電壓係指低於使一記憶體胞自一導電狀態(諸如一低導電狀態(例如高阻抗狀態))變成另一導電狀態(諸如一高導電狀態(例如低阻抗狀態))之臨限電壓之一電壓。
在一些實例中，組態型樣(其對應於根據本發明之若干實施例來自通過追蹤胞之漏電流判定之感測電壓)可儲存於揮發性記憶體116中。組態型樣隨後可在儲存器件102斷電時自揮發性記憶體116複製至非揮發性記憶體106中，且接著在記憶體器件102通電時返還至揮發性記憶體116。
在一些實例中(諸如在無損耗均衡發生時)，追蹤記憶體胞及組態記憶體胞可新增至非揮發性記憶體106中待讀取之各頁。對應於自通過追蹤胞之量測漏電流判定之感測電壓之組態型樣可直接儲存於組態胞中。
儘管讀取管理組件114經展示為控制器108之一部分，但在其他實例中，讀取管理組件114可與控制器108分離，但耦合至控制器108。如本文所使用，一儲存系統(例如102)、一控制器(例如108)、一記憶體(例如106)、一記憶體陣列(例如110)及/或一讀取管理組件(例如114)可單獨被視為一「裝置」。
圖1B繪示圖1A中所展示之記憶體陣列110之一部分之一實例。記憶體陣列110可包含彼此交叉(例如，在不同平面中相交)之信號線117 (諸如字線)及信號線118 (諸如位元線)。例如，各信號線117可與信號線118交叉。一記憶體胞120可介於一信號線117與一信號線118之間(例如，在各信號線117/信號線118之交叉處)。在一些實例中，記憶體胞120-1可為對應於記憶體胞120-2之追蹤記憶體胞120-1。可自通過追蹤記憶體胞120-1之一漏電流判定一感測電壓。可使用感測電壓來讀取記憶體胞120-1及120-2或僅記憶體胞120-2。
在一些實例中，可在每次寫入記憶體胞120-2時更新(例如重寫)追蹤記憶體胞120-1，使得追蹤記憶體胞120-1及記憶體胞120-2經歷相同寫入週期數。
為判定漏電流，可將次臨限電壓施加於記憶體胞120-1。所施加之次臨限電壓可為施加於共同耦合至記憶體胞120-1之信號線117之一電壓與施加於信號線118之一電壓之間的一差。例如，可在信號線118接地(例如，在零伏特)時將次臨限電壓施加於共同耦合至記憶體胞120-1之信號線117。讀取記憶體胞120可包含將感測電壓施加於記憶體胞120。感測電壓可為施加於信號線117之一電壓與施加於信號線118之一電壓之間的一差。例如，可在信號線118接地時將感測電壓施加於信號線117。
記憶體胞120可構成包含追蹤記憶體胞120-1及記憶體胞120-2之一記憶體胞頁。例如，可使用感測電壓來讀取記憶體胞頁。在另一實例中，可使用感測電壓來讀取僅記憶體胞120-2。例如，記憶體胞120-2可構成一記憶體胞頁，且追蹤記憶體胞120-1可對應於(例如，指派給)該頁。一記憶體胞頁可係指作為一群組被同時(例如一齊)讀取及/或寫入(例如程式化)之數個(例如，一組)記憶體胞。
在一些實例中，記憶體胞120-1及120-2可構成一損耗均衡頁群組，其中記憶體胞120-2構成損耗均衡群組之數個頁且追蹤記憶體胞120-1可構成損耗均衡群組之一追蹤頁。例如，可使用自通過追蹤頁之記憶體胞之一漏電流判定之感測電壓來讀取損耗均衡群組之數個頁。
在一些實例中，可存在數個損耗均衡頁群組。各群組可儲存一不同類型之資料。不同群組可儲存依不同頻率更新之資料。圖1B可繪示數個不同群組之一者。例如，各群組可具有記憶體胞120-1之一追蹤頁及數個頁120-2。
記憶體胞120可為(例如)電阻可變記憶體胞，其各自狀態(例如儲存資料值)取決於記憶體胞之各自程式化電阻。在一些實例中，可藉由在無需首先擦除記憶體胞120之情況下覆寫記憶體胞120來重寫記憶體胞120。此可指稱原位寫入。
記憶體胞120可包括與一儲存元件(例如一相變材料、金屬氧化物材料及/或可程式化至不同電阻位準之一些其他材料)串聯之一選擇元件(例如二極體、電晶體或其他切換器件)。例如，儲存元件可程式化至對應於一位元之一分率、一單一位元或多個位元之一值之一狀態。選擇元件可用於存取相同記憶體胞中之儲存元件。
選擇元件可包含一材料，其至少一部分可改變(例如切換)於一非導電狀態與一導電狀態之間。例如，可接通選擇元件(例如，自一非導電狀態變成一導電狀態)以存取儲存元件。在一些實例中，選擇元件可包含一可變電阻材料(例如相變材料)。然而，選擇元件之材料可使得其僅可操作為一開關(例如，不儲存資訊)以容許存取儲存元件。例如，選擇元件可包含無法相變之硫屬化物材料。
儲存元件可包含一材料，其至少一部分可改變(例如，經由一程式化操作)於不同狀態(例如不同材料相)之間。不同狀態可具有(例如)表示一記憶體胞120之不同狀態之不同電阻值之一範圍。例如，儲存元件可包含硫屬化物材料，其可由各種摻雜或未摻雜材料形成，可為或可不是一相變材料，且可或可不在讀取及/或程式化記憶體胞期間經受一相變。在一些實例中，儲存元件可包含一相變材料(例如相變硫屬化物合金)，諸如銦(In)-銻(Sb)-碲(Te)(IST)材料(例如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等等)或鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(例如Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 等等)。如本文所使用，帶連字符之化學組成符號指示包含於一特定混合物或化合物中之元素且意欲表示涉及指示元素之所有化學計量。其他儲存元件材料可包含GeTe、In-Se、Sb2 Te3 、GaSb、InSb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt以及各種其他材料。
在其他實例中，記憶體胞120可包含諸如一相變材料之一材料，其可用作一選擇元件及一儲存元件，使得記憶體胞120可用作一選擇器器件及一記憶體元件兩者。一些此等胞可指稱自選擇記憶體(SSM)胞。
圖2繪示對應於可根據本發明之若干實施例來操作之胞(例如胞120)之各自狀態之臨限電壓分佈222-1及222-2。作為一實例，分佈222-1可指稱可對應於一低Vt狀態之一「設定」狀態，且分佈222-2可指稱可對應於一高Vt狀態(例如對應於相較高於對應於設定狀態之Vt位準之Vt位準之一狀態)之一「重設」狀態。在此實例中，分佈222-1對應於經程式化以儲存一邏輯「1」之胞，且分佈222-2對應於經程式化以儲存一邏輯「0」之胞；然而，實施例不受限於此指派編碼。
在圖2中，「VDM」表示用於判定一胞之儲存狀態(例如「1」或「0」)之一感測電壓。例如，可使用感測電壓VDM來感測記憶體胞120。可根據本發明之若干實施例來判定感測電壓VDM。一邊緣電壓E1可界定為對應於分佈222-1之上邊緣之Vt，且一邊緣電壓E2可界定為對應於分佈222-2之下邊緣之Vt。一窗(例如裕度) W係E2與E1之間的差。例如，W=E2-E1。
程式化至狀態1之記憶體胞120之Vt及因此分佈222-1之邊緣電壓E1可隨記憶體胞120之寫入週期數及該等記憶體胞120之使用期限(例如自記憶體胞120最後被寫入起之時間)而變動。類似地，程式化至狀態0之記憶體胞120之Vt及因此分佈222-2之邊緣電壓E2可隨記憶體胞120之寫入週期數及該等記憶體胞120之使用期限而變動。例如，Vt及電壓E1及E2可隨使用期限單調增大。
圖3A繪示可根據本發明之實施例來操作之記憶體胞(例如120)之實驗判定之Vt演進之一實例。圖3A中所展示之實例表示依據週期變化(例如寫入週期「C」)之與一設定狀態(例如222-1)相關聯之Vt演進；然而，可觀察重設狀態(例如222-2)之一類似Vt演進曲線。如圖3A中所展示，設定狀態Vt首先隨C減小至一最小值且隨後隨C增大。可有益地及/或需要隨Vt演進而調整用於讀取胞之感測電壓(例如VDM)(例如為了提供足夠可靠性)。
使Vt達到一局部最小值之點可指稱「轉迴點」。如圖3A中所展示，Vt轉迴點可出現於自約104 個至約105 個週期之一範圍內。在轉迴點之後，由於週期變化，讀取窗W之大小可減小(且可最終關閉)，此可導致讀取可靠性降低。例如，在一些先前讀取方法中，可預定及固定感測電壓VDM，使得其無法適用於Vt演進。
在各種例項中，可使用一復原程序來抵消歸因於週期變化(例如損耗)之記憶體胞120之Vt演進。例如，可將一脈衝(其可指稱一復原脈衝)施加於胞以使Vt行為恢復至與一較低週期量相關聯之Vt行為。例如，復原電壓脈衝之施加可使記憶體胞之Vt恢復至對應於一零週期計數之Vt。在一些實例中，一復原脈衝可為重設脈衝且可具有比一典型寫入脈衝大之一振幅及/或比其長之持續時間。
復原程序可(例如)增大窗W之大小。因此，可有益地判定對應於最小Vt之C值以判定用於施加復原電壓脈衝之C值。例如，復原可發生於對應於Vt最小值之C值之後之一特定週期量之後(例如，在對應於十倍於對應於Vt最小值之C值之一C值處)。
如圖3B中所展示，與記憶體胞(例如120)相關聯之次臨限電流洩漏演進與圖3A中所展示之Vt演進密切相關。圖3B繪示依據寫入週期數C而變化之與程式化至設定狀態(例如222-1)之記憶體胞(例如120)相關聯之次臨限漏電流Ileak。在一些實例中，Ileak可為通過數個個別記憶體胞(諸如追蹤記憶體胞)之漏電流。如圖3C中所展示，依據週期而變化之Ileak演進與依據週期而變化之Vt演進強相關。例如，如圖3B中所展示，Ileak在使Vt經歷一局部最小值之一相同或類似C值(例如，其中Vt開始隨C增加而增大)處經歷一局部最大值(例如，其中Ileak開始隨C增加而減小)。因此，如本文將進一步描述，可藉由追蹤Ileak演進來追蹤Vt演進。因此，追蹤對應於一或多個記憶體胞之Ileak可用於判定(例如)適合於讀取胞之一感測電壓(例如VDM)及/或在該處對胞執行一復原程序之一週期計數。
圖3C繪示與可根據本發明之若干實施例來操作之記憶體胞(例如120) 相關聯之Ileak與Vt之間的一相關性(例如線性的)。如圖3C中所展示，次Vt區域中之增加胞導電性與降低Vt值相關(例如，Ileak隨Vt減小而增大)。相關性可用於自量測Ileak值判定(例如估計及/或預測)胞Vt。例如，對應於一胞群組(例如一頁)之一判定Ileak中值可用於預測胞群組之中值Vt分佈。因此，接著可基於預測中值Vt分佈來調整用於讀取胞之VDM。在一些實例中，相關性可呈通過圖3C中之資料符號之一線之一方程式之形式，諸如自將一最小平方迴歸分析應用於對應於圖3C中之資料符號之資料點獲得之一方程式。所得方程式可由讀取管理組件114用於判定一量測Ileak值之一Vt。替代地，可根據對應Vt值來將對應於圖3C中之資料符號之Ileak值製成一查找表。讀取管理組件114使用查找表來判定一量測Ileak值之一Vt。
圖4繪示根據本發明之若干實施例之其中一追蹤記憶體胞群組與一記憶體陣列410之各自頁相關聯之一實例。例如，記憶體陣列410可為記憶體陣列110之一部分。在圖4之實例中，數個(例如一組)追蹤記憶體胞420對應於記憶體胞421之一各自頁(j)。例如，頁(j)可為數個此等頁(諸如L個頁)之第j頁，且各自數個追蹤記憶體胞可對應於各個頁。在一些實例中，追蹤記憶體胞420可儲存可(例如)全部為1之一追蹤型樣，如圖中所展示。例如，各追蹤記憶體胞420可程式化至1狀態。如下文將結合圖7更詳細描述，在一些實施例中，追蹤型樣可包含「1」及「0」之一分割，使得型樣可與原位寫入或異位寫入操作結合使用。
可自各個追蹤胞組(諸如圖4中之追蹤胞420)判定一各自漏電流。可判定各個感測電壓之一各自感測電壓。例如，可自通過追蹤胞420之漏電流判定用於讀取頁(j)之一感測電壓。
圖5繪示根據本發明之若干實施例之其中一追蹤頁與待讀取之一記憶體陣列510之多個頁相關聯之一實例。損耗均衡組件112可損耗記憶體陣列510，使得頁可經歷一類似(或相同)寫入週期量。記憶體陣列510可為記憶體陣列110之一部分。
記憶體陣列510包含追蹤記憶體胞520之一追蹤頁。頁1至頁K分別包含記憶體胞521-1至521-K。追蹤頁可程式化至全部為1之一追蹤型樣或可程式化至包含1及0之一分割。一感測電壓可自通過追蹤記憶體胞520之一漏電流判定且可用於讀取頁1至頁K之各者。
圖6繪示其中追蹤頁與對應於各自損耗均衡域之各自頁群組相關聯之一實例。例如，記憶體陣列610可為記憶體陣列110之一部分。在圖6中，存在M個損耗均衡頁群組(例如域)，諸如損耗均衡頁群組625-1至625-M。例如，損耗均衡組件112可損耗均衡群組625-1至625-M，使得各自群組中之頁經歷類似(例如相同)次數之寫入週期。在一些實例中，群組625-1至625-M可分別儲存M種不同類型之資料。例如，不同群組中之頁可被更新(例如重寫)不同次數。
群組625-1至625-M分別包含追蹤頁1至追蹤頁M。追蹤頁1至追蹤頁M分別包含數個追蹤胞620-1至數個追蹤胞620-M。群組625-1至625-M分別包含數個頁。例如，群組625-1包含頁W1-1至頁W1-K；群組625-2包含頁W2-1至頁W2-K；及群組625-M包含頁WM-1至WM-K。頁W1-1至頁W1-K分別包含記憶體胞621W1-1至621W1-K；頁W2-1至頁W2-K分別包含記憶體胞621W2-1至621W2-K；及頁WM-1至頁WM-K分別包含記憶體胞621WM-1至621WM-K。
在一些實例中，追蹤頁1至追蹤頁M可程式化至全部為1之一追蹤型樣或可程式化至包含1及0之一分割。可自通過各自追蹤記憶體胞620-1至620-M之一各自漏電流判定一各自感測電壓。各自感測電壓可用於讀取各自群組625-1至625-M中之頁。
圖7係根據本申請案之若干實施例之與次Vt漏電流追蹤相關聯之一方塊圖。圖7包含追蹤胞720-1至720-N之一群組，其可為諸如上述追蹤胞之追蹤胞。例如，追蹤胞720-1至720-N可為使用一判定VDM來讀取之一記憶體胞頁之部分或與使用判定VDM來讀取之一損耗均衡頁群組相關聯之一追蹤記憶體胞頁。圖7亦展示耦合至追蹤胞及一比較器734之一加總組件730。比較器734耦合至一組態暫存器738 (諸如一揮發性暫存器)，且在一些實施例中，耦合至一復原器736。例如，加總組件730、比較器734、復原器736及組態暫存器738可為讀取管理組件114之部分。在一些實例中，組態暫存器738可為揮發性記憶體116之部分。
在此實例中，追蹤胞720各程式化至一設定狀態(例如，使得追蹤型樣全部為「1」)。在若干實施例中，追蹤型樣(例如由追蹤胞720儲存之資料型樣)可包括「1」及「0」之一分割，使得型樣可與原位寫入或異位寫入操作結合使用。追蹤胞720-1至720-N及N個額外追蹤胞可交替程式化至狀態1及狀態0。例如，追蹤胞720-1至720-N可程式化至狀態1，而N個額外追蹤胞程式化至狀態1，且反之亦然。可自當前程式化至狀態1之追蹤胞判定漏電流。交替程式化降低可因將胞重複程式化至相同狀態(諸如狀態1)而發生之設定重疊問題之可能性，其可發生於每當原位寫入對應於追蹤胞之胞時原位寫入追蹤胞時。
如圖7中所展示，一加總組件730可用於加總通過N個追蹤胞720 (例如程式化至設定狀態之追蹤胞)之個別漏電流。加總電流(例如ISUM)可提供至電流比較器734。
不同組態型樣對應於不同感測電壓且可包含諸如1及0之二進位位元之各種組合。比較器734基於比較ISUM與各種參考電流(諸如IREF1＜IREF2＜IREF3)來指派位元之組合，且將其輸出至組態暫存器738或將其直接輸出至非揮發性記憶體106。例如，比較器可在ISUM小於IREF1時輸出對應於感測電壓VDM1之一組態型樣，在ISUM大於IREF1且小於IREF2時輸出對應於VDM2＜VDM1之一組態型樣，及在ISUM大於IREF3時輸出對應於VDM3＜VDM2之一組態型樣。
在一些實例中，組態型樣可在儲存系統102斷電時自組態暫存器738複製至記憶體陣列110中，及在儲存系統102通電時複製回至組態暫存器738。對應於組態型樣之感測電壓用於讀取對應於追蹤胞之記憶體胞且在一些例項中讀取追蹤記憶體胞本身(例如，若對應於被讀取之一頁之胞本身用於判定次臨限漏電流)。
在一些實例中，可自一查找表或ISUM之一方程式判定VDM。接著，可將VDM指派給儲存於組態暫存器738中或直接儲存於非揮發性記憶體106中之一組態型樣。
在一些實例中，回應於ISUM大於IREF3，讀取管理組件114可指示一復原器736使追蹤記憶體胞及/或對應於追蹤記憶體胞之記憶體胞復原。復原器736可回應於ISUM大於IREF3而將一復原電壓脈衝施加於該等記憶體胞。例如，復原器736可使對應於及/或包含目標記憶體胞之一記憶體胞頁或對應於及/或包含一目標記憶體胞頁之一損耗均衡頁群組復原。在一些實例中，IREF3可對應於特定數目個週期，在該特定數目個週期之後，Ileak達到一最大值，但該特定數目個週期位於窗關閉之前。
在一些實例中，組態型樣可直接儲存於記憶體陣列110中。例如，組態型樣可儲存於包含追蹤胞之一頁之一部分中。組態型樣可儲存於組態記憶體胞(諸如類似於先前所描述之記憶體胞120之電阻可變記憶體胞)中。
圖8A係根據本申請案之若干實施例之與無損耗均衡之次臨限漏電流追蹤相關聯之一方塊圖。在圖8A之實例中，將非揮發性追蹤記憶體胞820-1至820-N新增至記憶體胞之一各自頁(j)，且將一對非揮發性組態記憶體胞820-A及820-B新增至頁(j)。例如，頁(j)、記憶體胞820-A及820-B及追蹤記憶體胞820-1至820-N可位於記憶體陣列110中且可具有相同頁位址。頁(j)可為數個此等頁(諸如L個頁)之第j頁，且各自數個追蹤記憶體胞及一對各自組態胞可對應於各個頁。例如，L個頁可未經損耗均衡。
追蹤記憶體胞820-1至820-N可儲存可(例如)全部為1之一追蹤型樣，如圖中所展示。例如，追蹤記憶體胞可程式化至設定狀態。在一些實施例中，追蹤型樣可包含「1」及「0」之一分割，使得型樣可與原位寫入或異位寫入操作結合使用。
圖8A展示耦合至追蹤記憶體胞及一比較器834之一加總組件，比較器834耦合至組態胞。如圖8A中所展示，加總組件830可用於加總通過N個追蹤胞820-1至820-N之個別漏電流。加總電流(例如ISUM)可提供至電流比較器834。比較器834可基於所接收之ISUM來指派一組態型樣(例如1及0之組態型樣)且輸出組態型樣以由組態胞直接儲存。組態型樣可自組態胞讀取，且對應感測電壓VDM(j)可用於讀取頁(j)。
可使用一斜坡電壓來自組態胞讀取組態型樣。例如，使用斜坡電壓，因為組態胞之讀取電壓係未知的。
圖8B繪示根據本發明之若干實施例之使用一斜坡電壓來讀取組態胞820-A (胞A)及820-B (胞B)。胞820-A及820-B共同耦合至一信號線817 (諸如一字線)且分別耦合至信號線818-A及818-B (諸如位元線)。將一隨時間增大之斜坡電壓施加於胞820-A及820-B。例如，施加於胞820-A及820-B之斜坡電壓可為施加於信號線817之一斜坡電壓與施加於信號線818-A及818-B之一電壓之間的差。在圖8B之實例中，藉由在信號線818-A及818-B接地時將一斜坡電壓Vramp施加於信號線817來將Vramp施加於胞820-A及820-B。
若胞820-A或820-B回應於Vramp而經歷一切換事件，則該胞處於狀態1。若胞820-A或820-B回應於Vramp而不經歷一切換事件，則該胞處於狀態0。
圖8C繪示根據本發明之若干實施例之對應於不同VDM (諸如VDM1至VDM4)及胞對820-A及820-B之不同狀態(例如分別標示為A及B)之組態型樣。在圖8C中，碼位元a0、a1、b0及b1之組合對應於組態型樣。碼位元a0及a1對應於胞820-A之各種狀態，且碼位元b0及b1對應於胞820-B之各種狀態。例如，碼位元01對應於胞820-A或820-B之狀態0，且碼位元10對應於胞820-A或820-B之狀態1。
在一些實例中，可自將使用VDM來讀取之記憶體胞(例如一記憶體胞頁或頁群組)直接判定漏電流(諸如ISUM)及基於其之VDM。例如，待讀取之特定數目個(例如至少50%)胞需要處於狀態1。例如，由胞儲存之資料型樣(例如碼字)應具有至少50%「1」。碼字可為具有相等數目個1及0之平衡碼字，此可經由此項技術中已知之各種平衡碼及/或加權碼(例如等加權編碼)技術來完成。在另一實例中，可對被判定為具有小於50%「1」之一碼字執行一反轉，使得「0」轉換為「1」，且反之亦然，此導致反碼字具有大於50%「1」。
可在各個讀取操作之前判定一各自漏電流及對應感測電壓。此可給出最準確及最可靠感測電壓用於讀取。替代地，漏電流及對應感測電壓可在作為一背景操作之背景中判定。
儘管本文已繪示及描述特定實例，但一般技術者應瞭解，經計算以達成相同結果之一配置可代替所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之調適或變動。應瞭解，已依一繪示而非限制方式進行以上描述。應參考隨附申請專利範圍及此申請專利範圍所授權之等效物之全範圍來判定本發明之一或多個實例之範疇。
100‧‧‧計算系統 102‧‧‧儲存系統/儲存器件/記憶體器件 104‧‧‧主機 106‧‧‧非揮發性記憶體 108‧‧‧控制器 110‧‧‧記憶體陣列 112‧‧‧損耗均衡組件 114‧‧‧讀取管理組件 116‧‧‧揮發性記憶體 117‧‧‧信號線 118‧‧‧信號線 120‧‧‧記憶體胞 120-1‧‧‧追蹤記憶體胞 120-2‧‧‧記憶體胞 222-1‧‧‧臨限電壓分佈 222-2‧‧‧臨限電壓分佈 410‧‧‧記憶體陣列 420‧‧‧追蹤記憶體胞 421‧‧‧記憶體胞 510‧‧‧記憶體陣列 520‧‧‧追蹤記憶體胞 521-1至521-K‧‧‧記憶體胞 610‧‧‧記憶體陣列 620-1至620-M‧‧‧追蹤胞 621W1-1至621W1-K‧‧‧記憶體胞 621W2-1至621W2-K‧‧‧記憶體胞 621WM-1至621WM-K‧‧‧記憶體胞 625-1至625-M‧‧‧損耗均衡群組 720‧‧‧追蹤胞 720-1至720-N‧‧‧追蹤胞 730‧‧‧加總組件 734‧‧‧比較器 736‧‧‧復原器 738‧‧‧組態暫存器 817‧‧‧信號線 818-A‧‧‧信號線 818-B‧‧‧信號線 820-1至820-N‧‧‧非揮發性追蹤記憶體胞 820-A‧‧‧非揮發性組態記憶體胞 820-B‧‧‧非揮發性組態記憶體胞 830‧‧‧加總組件 834‧‧‧比較器 C‧‧‧寫入週期數 E1‧‧‧邊緣電壓 E2‧‧‧邊緣電壓 Ileak‧‧‧次臨限漏電流 ISUM‧‧‧加總電流 VDM‧‧‧感測電壓 Vramp‧‧‧斜坡電壓 Vt‧‧‧臨限電壓 W‧‧‧窗
圖1A係根據本發明之若干實施例之一裝置之一方塊圖。
圖1B繪示根據本發明之若干實施例之可對其執行次臨限電壓漏電流追蹤之圖1A中所展示之記憶體陣列之一部分之一實例。
圖2繪示對應於可根據本發明之若干實施例來操作之胞之各自狀態之臨限電壓分佈。
圖3A繪示根據本發明之若干實施例之依據一寫入週期數而變化之記憶體胞之臨限電壓。
圖3B繪示根據本發明之若干實施例之依據一寫入週期數而變化之次臨限漏電流。
圖3C繪示根據本發明之若干實施例之次臨限漏電流與一臨限電壓之間的一相關性。
圖4繪示根據本發明之若干實施例之其中一追蹤記憶體胞群組與待讀取之一記憶體陣列之一各自頁相關聯之一實例。
圖5繪示根據本發明之若干實施例之其中一追蹤頁與待讀取之一記憶體陣列之多個頁相關聯之一實例。
圖6繪示根據本發明之若干實施例之其中追蹤頁與對應於各自損耗均衡域之各自頁群組相關聯之一實例。
圖7係根據本申請案之若干實施例之與次臨限漏電流追蹤相關聯之一方塊圖。
圖8A係根據本申請案之若干實施例之與無損耗均衡之次臨限漏電流追蹤相關聯之一方塊圖。
圖8B繪示根據本發明之若干實施例之使用一斜坡電壓來讀取一對組態胞以判定一感測電壓。
圖8C繪示根據本發明之若干實施例之對應於不同感測電壓之組態型樣。
Vt‧‧‧臨限電壓
Ileak‧‧‧次臨限漏電流

Claims (21)

  1. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體胞陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：追蹤通過該陣列之數個記憶體胞之一次臨限漏電流；及基於該次臨限漏電流經由一查找表來判定一臨限電壓，該查找表之表值使次臨限漏電流與臨限電壓值互相關聯。
  2. 如請求項1之裝置，其中該控制器經組態以基於使該次臨限漏電流開始隨一寫入週期數而減小之該寫入週期數來判定使該數個記憶體胞及/或該陣列之額外數目個記憶體胞復原之一寫入週期數。
  3. 如請求項1之裝置，其中該控制器經組態以：自該臨限電壓判定用於該數個記憶體胞及/或該陣列之額外數目個記憶體胞之一定界電壓；及使用該判定定界電壓來感測該數個記憶體胞及/或額外數目個記憶體胞。
  4. 如請求項1至2中任一項之裝置，其中該控制器經組態以加總通過該數個記憶體胞之該次臨限漏電流以判定一加總電流且基於該加總電流來判定該臨限電壓。
  5. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：監測該陣列之一次臨限漏電流；及基於該次臨限漏電流來判定是否使該陣列復原以回應於該次臨限漏電流大於一特定位準。
  6. 如請求項5之裝置，其中該控制器經組態以：判定由該陣列經歷之一寫入週期量，該次臨限漏電流在該寫入週期量處達到一最大值；及回應於判定該陣列已經歷使該次臨限漏電流達到該最大值之該寫入週期量而使該記憶體陣列復原。
  7. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體胞陣列，其包括數個不同胞群組，其中各不同群組包括一第一胞群組及數個第二胞群組；一控制器，其耦合至該陣列且經組態以：損耗均衡各不同群組；及針對各個不同群組：判定該第一胞群組之一各自漏電流；及基於該各自判定漏電流來判定該數個第二胞群組之一各自感測電壓。
  8. 如請求項7之裝置，其中該控制器經組態以使用該各自感測電壓來感測該各自不同群組之第二頁。
  9. 一種用以追蹤次臨限漏電流之方法，其包括：判定通過第一數目個記憶體胞之一次臨限漏電流；基於該次臨限漏電流來判定一感測電壓；及使用該感測電壓來讀取至少第二數目個記憶體胞。
  10. 如請求項9之方法，其進一步包括：使用該感測電壓來讀取該第一數目個記憶體胞。
  11. 如請求項9之方法，其中該次臨限漏電流係通過該第一數目個記憶體胞之各者之次臨限漏電流之一總和。
  12. 如請求項9至11中任一項之方法，其中該第一數目個記憶體胞包括記憶體胞頁之一損耗均衡群組之一第一記憶體胞頁，且該第二數目個記憶體胞包括該記憶體胞頁之該損耗均衡群組之數個第二記憶體胞頁。
  13. 如請求項9至11中任一項之方法，其進一步包括：將該感測電壓儲存於揮發性記憶體中；及在讀取至少該第二數目個記憶體胞之前自揮發性記憶體讀取該感測電壓。
  14. 如請求項9至11中任一項之方法，其進一步包括：將該感測電壓儲存於非揮發性記憶體中；及在讀取至少該第二數目個記憶體胞之前使用一斜坡電壓來自該非揮發性記憶體讀取該感測電壓；其中使用該斜坡電壓來自該非揮發性記憶體讀取該感測電壓包括：基於該非揮發性記憶體中之數個記憶體胞之哪些記憶體胞回應於該斜坡電壓而經歷一切換事件來判定一組態型樣。
  15. 如請求項9及11中任一項之方法，其中該第一數目個記憶體胞係包括第三數目個記憶體胞之一追蹤記憶體胞群組之一部分，其中將該第一數目個記憶體胞程式化至一設定狀態且將該第三數目個記憶體胞程式化至一重設狀態。
  16. 如請求項15之方法，其進一步包括：將該第一數目個記憶體胞程式化至該重設狀態；將該第三數目個記憶體胞程式化至該設定狀態；及使用自通過該第三數目個記憶體胞之次臨限漏電流判定之一感測電壓來讀取至少該第二數目個記憶體胞。
  17. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體胞陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：追蹤通過該陣列之數個記憶體胞之一次臨限漏電流； 基於該次臨限漏電流來判定一臨限電壓；及基於使該次臨限漏電流開始隨一寫入週期數而減小之該寫入週期數來判定使該數個記憶體胞及/或該陣列之額外數目個記憶體胞復原之一寫入週期數。
  18. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體胞陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：追蹤通過該陣列之數個記憶體胞之一次臨限漏電流；基於該次臨限漏電流來判定一臨限電壓；自該臨限電壓判定用於該數個記憶體胞及/或該陣列之額外數目個記憶體胞之一定界電壓；及使用該判定定界電壓來感測該數個記憶體胞及/或額外數目個記憶體胞。
  19. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體胞陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：追蹤通過該陣列之數個記憶體胞之一次臨限漏電流；基於該次臨限漏電流來判定一臨限電壓；及加總通過該數個記憶體胞之該次臨限漏電流以判定一加總電流且基於該加總電流來判定該臨限電壓。
  20. 一種用以追蹤次臨限漏電流之裝置，其包括：一記憶體陣列；一控制器，其耦合至該陣列，其中該控制器經組態以：監測該陣列之一次臨限漏電流；基於該次臨限漏電流來判定是否使該陣列復原；判定由該陣列經歷之一寫入週期量，該次臨限漏電流在該寫入週期量處達到一最大值；及回應於判定該陣列已經歷使該次臨限漏電流達到該最大值之該寫入週期量而使該記憶體陣列復原。
  21. 如請求項20之裝置，其中該控制器經組態以在該陣列已經歷大於使該次臨限漏電流達到該最大值之該寫入週期量之一特定寫入週期量之後使該記憶體陣列復原。
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