TWI701801B - 經封裝的半導體元件及其製作方法 - Google Patents

經封裝的半導體元件及其製作方法 Download PDF

Info

Publication number
TWI701801B
TWI701801B TW107144898A TW107144898A TWI701801B TW I701801 B TWI701801 B TW I701801B TW 107144898 A TW107144898 A TW 107144898A TW 107144898 A TW107144898 A TW 107144898A TW I701801 B TWI701801 B TW I701801B
Authority
TW
Taiwan
Prior art keywords
die
lead
semiconductor element
bonded
bonding pad
Prior art date
Application number
TW107144898A
Other languages
English (en)
Other versions
TW201937696A (zh
Inventor
南森 如默
Original Assignee
美商艾賽斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾賽斯股份有限公司 filed Critical 美商艾賽斯股份有限公司
Publication of TW201937696A publication Critical patent/TW201937696A/zh
Application granted granted Critical
Publication of TWI701801B publication Critical patent/TWI701801B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

提供一種經封裝的半導體元件及其製作方法。所述經封 裝的半導體元件具有薄輪廓、兩個面對面安裝的功率半導體元件晶粒且無內部接合打線。第一半導體元件晶粒被安裝成使得閘極接墊接合至第一引線的底部,且使得源極接墊接合至第二引線的底部。與第一半導體元件晶粒相同的第二半導體元件晶粒被安裝成使得閘極接墊接合至第一引線的頂部,且使得源極接墊接合至第二引線的頂部。兩個晶粒的後側汲極電極電性耦合至第三引線。在一個實例中,第三引線具有叉形狀,且兩個晶粒完全設置於叉的兩個叉齒之間。在包封之後,三條引線自封裝的主體部分彼此平行地延伸。

Description

經封裝的半導體元件及其製作方法
所述實施例大體而言是有關於進行功率半導體封裝,且有關於相關的結構及方法。
針對離散功率絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor,IGBT)及場效電晶體(Field Effect Transistor,FET)元件存在數種已知的三引線型半導體元件封裝,包括TO-220封裝、TO-240封裝、TO-247封裝。在典型「TO」型封裝中,半導體晶粒的後側被焊接至封裝的散熱片。所述散熱片通常是銅棒、凸片或板,所述散熱片是引線中的一者的延伸部分。半導體晶粒的頂表面通常經由金屬接合打線連接至金屬引線。然後,使用一定份量(an amount of)的包封劑來對總成的晶粒部分進行包覆模塑以形成封裝的主體部分。三條引線彼此平行地自主體部分延伸。該些封裝得到廣泛使用,且在其目標環境中運行良好。
儘管事實上標準的「TO」型半導體元件封裝(諸如,TO-247封裝)被認為在諸多環境中運行良好,但仍可做出一些改 良。在某些功率切換環境中,期望具有僅傳導極高電流的短脈衝的開關。舉例而言,一個此類脈衝可具有1微秒至200微秒的持續時間。由所述開關在此脈衝期間所傳導的電流可自1000安培至8000安培。為實現此目標,所述開關應具有高的跨導增益。在開關是IGBT元件的情形中,高跨導意味著當將小的閘極電壓(在5伏特範圍內)施加至閘極時,大的電流(在5000安培範圍內)會流動通過開關。兩個面對面半導體元件晶粒可安置於封裝中。由於電流僅流動少量的時間,因此封裝中所耗散的總能量可在不會使元件過熱的情況下被兩個半導體晶粒自身所吸收。因此,封裝內不需要厚的金屬的晶粒貼合插頭、或晶粒安裝凸片。因此,提供具有相對薄的輪廓的「TO」型封裝,但所述封裝包括兩個IGBT晶粒而非僅包括一個IGBT晶粒。
揭露一種新型經封裝的半導體元件。所述新型經封裝的半導體元件具有薄輪廓、兩個面對面安裝的半導體元件晶粒且無內部接合打線。所述新型經封裝的半導體元件包括主體部分、第一引線、第二引線、第三引線、第一半導體元件晶粒及第二半導體元件晶粒。所述第一引線、所述第二引線及所述第三引線彼此平行地自所述主體部分延伸。所述第一半導體元件晶粒具有前側及後側,所述第一半導體元件晶粒可以是IGBT或金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)。閘極接墊及源極接墊設置於所述第一半導體元件晶粒的所述前側上。所述第一半導體元件晶粒的後側表面 是汲極電極。所述第二半導體元件晶粒與所述第一半導體元件晶粒相同。所述第二半導體元件晶粒具有前側及後側。閘極接墊及源極接墊設置於所述第二半導體元件晶粒的所述前側上。所述第二半導體元件晶粒的後側表面是汲極電極。
在所述兩個半導體元件晶粒是IGBT的情形中,控制引線通常被稱為基極引線,另一頂表面引線通常被稱為射極引線,且後側電極通常被稱為集極電極。在所述兩個半導體元件晶粒是MOSFET的情形中,控制引線通常被稱為閘極引線,另一頂表面引線通常被稱為源極引線,且後側電極通常被稱為汲極電極。由於當前所述的新型經封裝的半導體元件可包括任一種類型的半導體元件,因此在本專利文件中使用用語「閘極」、「源極」及「汲極」。應理解,用語「閘極」在此上下文中可指代MOSFET晶粒的閘極或指代IGBT晶粒的基極。應理解,用語「源極」在此上下文中可指代MOSFET晶粒的源極或指代IGBT晶粒的射極。應理解,用語「汲極」在此上下文中可指代MOSFET晶粒的汲極或指代IGBT晶粒的集極。
所述第一引線具有晶粒接合接墊部分及引線部分。整個第一引線(包括其晶粒接合接墊部分及其引線部分)具有小於1毫米的均勻厚度。同樣地,第二引線具有晶粒接合接墊部分及引線部分。整合第二引線(包括其晶粒接合接墊部分及其引線部分)具有小於1毫米的相同的均勻厚度。此均勻厚度是典型引線的厚度,且較典型TO-247封裝內的典型厚晶粒貼合棒或晶粒貼合凸片 的厚度薄。
所述第一半導體元件晶粒的前側接合至所述第一引線及所述第二引線,以使得所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,且使得所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分。所述第二半導體元件晶粒的所述前側接合至所述第一引線及所述第二引線,以使得所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,且使得所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分。如此一來,所述第一半導體元件晶粒與所述第二半導體元件晶粒被接合起來,以使得所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側面向彼此,從而使得所述第一引線的所述晶粒接合接墊部分及所述第二引線的所述晶粒接合接墊部分被設置於所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側之間。
位於所述第一半導體元件晶粒的後側上的汲極電極電性耦合至所述第三引線的引線部分。位於所述第二半導體元件晶粒的所述後側上的所述汲極電極電性耦合至所述第三引線的所述引線部分。提供一定份量的絕緣包封劑,以使得所述第一引線的所述晶粒接合接墊部分及所述第二引線的所述晶粒接合接墊部分、所述第一半導體元件晶粒及所述第二半導體元件晶粒以及所述一定份量的包封劑一起形成所述經封裝的半導體元件的所述主體部分的一部分。
多種方式可將所述第一半導體元件晶粒及所述第二半導體元件晶粒的所述後側上的所述汲極電極電性耦合至所述第三引線的所述引線部分。在一個實例中,所述第三引線具有叉形狀,且包括引線部分、第一叉齒部分及第二叉齒部分。所述第一半導體元件晶粒的後側汲極電極表面接合至所述第一叉齒部分的晶粒貼合內表面。所述第二半導體元件晶粒的後側汲極電極表面接合至所述第二叉齒部分的晶粒貼合內表面。所述第一半導體元件晶粒及所述第二半導體元件晶粒被接合成使得這兩者完全設置於所述第三引線的所述第一叉齒部分與所述第二叉齒部分之間。
在另一實例中,所述第三引線是衝壓的片材金屬件,所述衝壓的片材金屬件在引線形成/衝壓操作中發生彎曲。所述第三引線的晶粒接合接墊部分向下彎曲,以使得其晶粒貼合表面相對於所述第三引線的細長引線部分垂直地移位。所述第一半導體元件晶粒的所述後側汲極電極表面接合至所述第三引線的所述晶粒接合接墊部分的晶粒貼合表面。所述第二半導體元件晶粒的所述後側汲極電極藉由晶粒後側接觸部件電性耦合至所述第三引線的所述引線部分。在一個實例中,晶粒後側接觸部件是彎曲的片材金屬件。所述晶粒後側接觸部件的平坦晶粒貼合表面接合至所述第一半導體元件晶粒的所述後側。所述晶粒後側接觸部件的底端部分接合至所述第三引線的所述引線部分。
在另一實例中,採用兩個晶粒後側接觸部件。第一晶粒後側接觸部件具有接合至所述第一半導體元件晶粒的後側的平坦 晶粒貼合表面。所述第一晶粒後側接觸部件具有接合至所述第三引線的所述引線部分的底端部分。第二晶粒後側接觸部件具有接合至所述第二半導體元件晶粒的後側的平坦晶粒貼合表面。所述第二晶粒後側接觸部件具有接合至所述第三引線的所述引線部分的底端部分。所述第一半導體元件晶粒及所述第二半導體元件晶粒二者皆完全設置於所述第一晶粒後側接觸部件與所述第二晶粒後側接觸部件之間。
在下文的詳細說明中闡述更多細節以及實施例及方法。本概述並不旨在界定本發明。本發明是由申請專利範圍界定。
1:經封裝的半導體元件/成品經封裝的半導體元件/新型經封裝的半導體元件
2:主體部分
3:第一引線/引線
4:第二引線/引線
5:第三引線/引線
6:第一半導體元件晶粒/晶粒/第一晶粒
7、12:前側
8、13:後側
9、14:閘極接墊
10、15:源極接墊
11:第二半導體元件晶粒/晶粒/第二晶粒
16、18、28、26:晶粒接合接墊部分
17、19、27:引線部分
20、21、22、23、30、31、38、39、40:焊料
24:叉形汲極引線總成/叉形總成
25:晶粒後側接觸部件/部件
29:底端部分
32:絕緣包封劑/包封劑
33:第一平面
34:第二平面
35:第三平面
36:第四平面
37:均勻厚度
41:頂部晶粒後側接觸部件/晶粒後側接觸部件
42、47:中心晶粒接合接墊部分
43、48:底端部件/底端部分
44、49:底端部件
45、50:軟焊料
46:底部晶粒後側接觸部件/晶粒後側接觸部件
51:框架
52:引線架
53、54、55、56、57、58:焊料
59:夾板
60:經封裝的半導體元件/元件/成品經封裝的半導體元件/成品經封裝的半導體元件
61:主體部分
A-A’、B-B’:剖視線
附圖對本發明的實施例予以說明,在附圖中相似的編號指示相似的元件。
圖1是經封裝的半導體元件的第一實施例的立體圖。
圖2是第一實施例的第一半導體元件晶粒的俯視圖。
圖3是圖2所示第一半導體元件晶粒的側視圖。
圖4是第一實施例的第二半導體元件晶粒的俯視圖。
圖5是圖4所示第二半導體元件晶粒的側視圖。
圖6是第一實施例的第一引線及第二引線的俯視圖。
圖7是說明如何將第一晶粒及第二晶粒接合至第一引線及第二引線的俯視圖。
圖8是說明如何將第一晶粒及第二晶粒接合至第一引線及第二引線的剖視圖。
圖9是第一實施例的叉形汲極引線總成的側視圖。
圖10是圖9所示叉形汲極引線總成的俯視圖。
圖11是說明如何將兩個份量的焊料施加至圖8所示總成的剖視圖。
圖12是示出如何可使圖9所示叉形汲極引線總成張開以提供圖11所示總成可嵌入的較寬開口的側視圖。
圖13是說明圖11所示總成嵌入至圖12所示張開的叉形汲極引線總成中的剖視圖。
圖14是示出如何使叉形汲極引線總成收攏以使得各份量的焊料與叉形汲極引線總成的內平坦接合表面良好接觸的側視圖。
圖15是圖14所示焊接結構的俯視圖。
圖16是說明在包封步驟之後結構的俯視圖。
圖17是圖16所示經包封結構的側視圖。
圖18是說明第一實施例中的平面的剖視圖。
圖19是根據經封裝的半導體元件的第二實施例的第三引線的俯視圖。
圖20是圖19所示第三引線的側視圖。
圖21是閘極/源極(gate/source,G/S)總成的側視圖。
圖22是圖21所示G/S總成的俯視圖。
圖23是晶粒後側接觸部件的俯視圖。
圖24是圖23所示晶粒後側接觸部件的側視圖。
圖25是將晶粒後側接觸部件向下焊接至G/S晶粒總成上之後 所得到的結構的側視圖。
圖26是圖25所示結構的俯視圖。
圖27是示出在已對一定份量的包封劑進行注射模塑以形成主體部分之後圖25所示結構的俯視圖。
圖28是圖27所示結構的側視圖。
圖29是經封裝的半導體元件的第三實施例中所使用的頂部晶粒後側接觸部件的俯視圖。
圖30是圖29所示頂部晶粒後側接觸部件的側視圖。
圖31是示出在第二半導體元件晶粒已被貼合之後圖29所示頂部晶粒後側接觸部件的俯視圖。
圖32是圖31所示結構的側視圖。
圖33是在第一半導體元件晶粒已被貼合之後底部晶粒後側接觸部件的側視圖。
圖34是頂部晶粒後側接觸部件的框架的俯視圖。
圖35是第一引線、第二引線及第三引線的引線架的俯視圖。
圖36是說明晶粒後側接觸部件的兩個框架自頂部及底部將引線架夾在中間的俯視圖。
圖37是圖36所示總成的側視圖。
圖38是示出包封步驟的結果的俯視圖。
圖39是圖38所示結構的側視圖。
圖40是經封裝的半導體元件的第三實施例的立體圖。
現在將詳細參考本發明的一些實施例,附圖中對本發明的實例加以說明。在下文的說明中,諸如「向上」、「向下」、「垂直」、「側」、「前」、「後」、「頂部」及「底部」等用語在本文中用於闡述所述結構的不同部分之間的相對定向,且應理解,實際上可在三維空間中以任何方式對所述的總體結構進行定向。
圖1是根據第一實施例的經封裝的半導體元件1以及第一裝配方法的立體圖。經封裝的半導體元件1包括主體部分2、第一引線3、第二引線4及第三引線5。三條引線3、4及5彼此平行地自主體部分2延伸出去,如所示。下文結合圖2至圖17的順序陳述形成新型經封裝的半導體元件1的一種方式。
圖2是第一半導體元件晶粒6的俯視圖。第一半導體元件晶粒6具有前側7及後側8。閘極接墊9及源極接墊10設置於前側7上。該些是所述元件的閘極電極及源極電極。晶粒的整個後側8是元件的汲極電極。晶粒6的後側在單個平面中延伸。在本發明實例中,第一半導體元件晶粒是離散絕緣閘雙極電晶體(IGBT)。
圖3是第一半導體元件晶粒6的側視圖。
圖4是第二半導體元件晶粒11的俯視圖。第二半導體元件晶粒11具有前側12及後側13。閘極接墊14及源極接墊15設置於前側12上。該些是所述元件的閘極電極及源極電極。所述晶粒的整個後側13是元件的汲極電極。晶粒11的後側在單個平面 中延伸。在本發明實例中,第二半導體元件晶粒是與第一半導體元件晶粒6相同的IGBT晶粒。
圖5是第二半導體元件晶粒11的側視圖。
圖6是第一引線3及第二引線4的俯視圖。第一引線3包括晶粒接合接墊部分16及引線部分17。第二引線4包括晶粒接合接墊部分18及引線部分19。第一引線及第二引線中的每一者是由片材金屬的引線架衝壓而成的一體式金屬件。
圖7是說明如何將第一晶粒6及第二晶粒11接合至第一引線3及第二引線4的俯視圖。
圖8是說明如何將第一晶粒6及第二晶粒11接合至第一引線3及第二引線4的剖視圖。圖8的視圖沿圖7的剖視線A-A'截取。藉由一定份量的焊料20將第一晶粒6的閘極接墊接合至第一引線3的晶粒接合接墊部分16的底部。藉由一定份量的焊料21將第一晶粒6的源極接墊附接至第二引線4的晶粒接合接墊部分18的底部。藉由一定份量的焊料22將第二晶粒11的閘極接墊接合至第一引線3的晶粒接合接墊部分16的頂部。藉由一定份量的焊料23將第二晶粒11的源極接墊附接至第二引線4的晶粒接合接墊部分18的頂部。
圖9是叉形汲極引線總成24的側視圖。叉形汲極引線總成24包括第三引線5以及晶粒後側接觸部件25。第三引線5是由引線架衝壓而成的衝壓金屬引線,第三引線5與由引線架衝壓而成的第一引線3及第二引線4相同,但第三引線5具有彎曲部。 第三引線的晶粒接合接墊部分26具有面朝上的平坦接合表面。此平坦接合表面處於與第三引線的引線部分27的上表面的平面不同的平面中。晶粒後側接觸部件25同樣亦具有彎曲部。晶粒後側接觸部件25的晶粒接合接墊部分28具有平坦接合表面。此平坦接合表面處於與第三引線的引線部分27的上表面的平面不同的平面中。晶粒後側接觸部件25具有向下延伸且與第三引線5接觸的底端部分29。晶粒後側接觸部件25永久地接合至第三引線5,如所示。舉例而言,可將晶粒後側接觸部件25點熔接至第三引線5。
晶粒接合接墊部分26是叉形總成24的第一叉齒,且晶粒後側接觸部件25是叉形總成24的第二叉齒。儘管第三引線5及部件25在此被闡述為被裝配在一起的兩個不同的部分,但整個叉形總成可被視為第三引線。因此,第三引線可具有叉形狀,且第三引線可以是具有個叉齒的單個一體式金屬件,或者另一情況是第三引線可涉及接合在一起的多個件。
圖10是叉形汲極引線總成24的俯視圖。
圖11是說明如何將兩個份量的焊料30及31施加至圖8所示總成的剖視圖。一定份量的焊料30及一定份量的焊料31可以焊膏或焊料預製品的形式施加。
圖12是示出如何可使叉形汲極引線總成24張開以提供可將圖11所示總成嵌入的較寬開口的側視圖。
圖13是說明圖11所示總成嵌入至圖12所示叉形汲極引線總成24中的剖視圖。圖13的剖面是沿圖15的剖視線B-B'截取。
圖14是示出如何使叉形汲極引線總成24收攏以使得一定份量的焊料30及一定份量的焊料31與叉形汲極引線總成24的內平坦接合表面良好接觸的側視圖。在裝配製程中的此時,三條引線3至5的引線部分彼此平行地延伸。三條引線3至5的引線部分的頂表面全部皆設置於同一平面中。在一個實例中,第一引線及第二引線是第一引線架的部分,且第三引線是第二引線架的一部分。在裝配製程中的此時,藉由橋接部件將所述兩個引線架暫時地固持在一起。當各組成部分處於圖14中所說明的位置中時,將一定份量的焊料30及一定份量的焊料31熔融。將第一晶粒6的後側焊接至第三引線5的內平坦接合表面。將第二晶粒11的後側焊接至晶粒後側接觸部件25的內平坦接合表面。
圖15是圖14所示焊接結構的俯視圖。
圖16是說明裝配製程中的後續步驟的俯視圖。將一定份量的絕緣包封劑32注射模塑於圖15所示總成的主體部分之上。
圖17是說明經包封總成的側視圖。在注射模塑之後,包封劑32具有圖1中所說明的形狀。使晶粒後側接觸部件25的上表面暴露出,以使得晶粒後側接觸部件25的金屬形成主體部分2的外表面的一部分。同樣地,使第三引線5的晶粒接合接墊部分26的底表面暴露出,以使得所述部分26的金屬形成主體部分2的外表面的一部分。
圖18是說明第一平面33、第二平面34、第三平面35及第四平面36的剖視圖。第一引線3、第二引線4及第三引線5的 平坦頂表面全部皆設置於第一平面33中。晶粒接合接墊部分26的晶粒貼合表面設置於第二平面34中。晶粒後側接觸部件25的晶粒貼合表面設置於第三平面35中。第一平面、第二平面及第三平面是彼此平行的平面。第一平面設置於第二平面與第三平面之間。整個第一引線3具有均勻厚度37。第一引線及第二引線的引線部分亦具有此相同的均勻厚度。在本文中所述的特定實例中,所述均勻厚度小於1毫米。
圖19至圖28是說明第二實施例及第二裝配方法的一系列圖式。在此實施例及裝配方法中,無叉形汲極引線總成。所述方法開始於第三引線5。第三引線5具有與第一實施例中所使用的相同的形狀及形式。圖19示出自俯視角度觀察的第三引線5。圖20示出自側視角度觀察的第三引線5。將一定份量的焊料38放置於第三引線5的晶粒接合接墊部分26的面朝上晶粒貼合表面上。 此焊料38可以膏或預製品的形式施加。如上文結合第一實施例所述地形成圖8所示總成。然後,將圖8所示總成向下放置至圖21中所說明的焊料38上。圖22示出自俯視角度觀察的所得總成。 在此時,不對總成進行加熱,而是將晶粒後側接觸部件25向下放置至總成上。圖23是晶粒後側接觸部件25的俯視圖。圖24是晶粒後側接觸部件25的側視圖。將此晶粒後側接觸部件25自頂部向下放置至圖22所示總成上,以使得將一定份量的焊料39設置於晶粒後側接觸部件25的面朝下晶粒貼合表面與第二晶粒11的面朝上後側表面之間。將另一份量的焊料40設置於晶粒後側接觸 部件25的底端部分29的底部與圖25中所說明的第三引線5的頂表面之間。圖26是所得總成的俯視圖。在裝配製程中的此時,三條引線3至5被設置成使得其全部皆彼此平行地延伸。通常,引線及晶粒後側接觸部件是引線架的部分。藉由橋接部件將引線架固持在一起。然後,在烘箱中對總成進行加熱,以使得一定份量的焊料39及一定份量的焊料40液化。如此一來,晶粒後側接觸部件25會被焊接至第二晶粒11的後側表面及第三引線5。形成先前圖8所示總成所使用的焊料可以是恰當的共熔焊料,以使得在圖8所示結構已被焊接在一起之後,焊接接頭材料的熔點提高。 由於此提高的熔點,當一定份量的焊料39及一定份量的焊料40在圖25及圖26所示的第二加熱步驟中熔融時,先前圖8所示總成的焊接接頭不會發生熔融。在圖25所示結構已被焊接在一起之後,對包封劑32進行注射模塑以形成經封裝的半導體元件1的主體部分2。成品經封裝的半導體元件1具有圖1中所說明的形式。 圖27是成品經封裝的半導體元件1的俯視圖。位於包封劑的表面下方的結構以虛線示出。圖28是成品經封裝的半導體元件1的側視圖。
圖20至圖40是說明第三實施例及第三裝配方法的一系列圖式。在此第三實施例及裝配方法中,並非是首先將第一半導體元件晶粒及第二半導體元件晶粒焊接至第一引線及第二引線,且然後將此次總成貼合至第三引線。而是,在此第三實施例中,存在兩個晶粒後側接觸部件。將第一半導體元件晶粒安裝至底部 晶粒後側接觸部件。將第二半導體元件晶粒安裝至頂部晶粒後側接觸部件。然後,在所述兩個晶粒後側接觸部件已被貼合上其各自的半導體元件晶粒的情況下,將所述兩個晶粒後側接觸部件自頂部及底部固定至一組中心引線上。將所得結構焊接在一起,以將此對頂部晶粒後側接觸部件及底部晶粒後側接觸部件的底端部分接合至第三引線。然後,對所得結構進行包封以形成成品經封裝的半導體元件的實例。
圖29是頂部晶粒後側接觸部件41的俯視圖。頂部晶粒後側接觸部件41具有中心晶粒接合接墊部分42以及兩個底端部件43及44。頂部晶粒後側接觸部件41具有平坦的晶粒貼合表面。 圖30是頂部晶粒後側接觸部件41的側視圖。在第一焊接步驟中,將第二半導體元件晶粒11的後側汲極電極表面安裝至頂部晶粒後側接觸部件41的平坦晶粒貼合表面。在一個實例中,使用一定份量的軟焊料45來安裝晶粒11。圖31是所得總成的俯視圖。位於頂部晶粒後側接觸部件41之下的第二晶粒11的周線以虛線示出。圖32是所得總成的側視圖。
另外,存在底部晶粒後側接觸部件46。底部晶粒後側接觸部件46具有與頂部晶粒後側接觸部件相同的形式。底部晶粒後側接觸部件46具有中心晶粒接合接墊部分47以及兩個底端部件48及49。在第一焊接步驟中,將第一半導體元件晶粒6的後側汲極電極表面安裝至底部晶粒後側接觸部件46的平坦晶粒貼合表面,如圖33中所示。在一個實例中,使用一定份量的軟焊料50 來安裝晶粒6。
儘管圖32中僅繪示單個頂部晶粒後側接觸部件41,但頂部晶粒後側接觸部件41實際上是較大框架的一部分。框架包括藉由薄金屬鉤爪連接在一起的許多相同的頂部晶粒後側接觸部件。 可在單個衝壓/切割步驟中藉由切割該些鉤爪來將個別頂部晶粒後側接觸部件自框架單個化。同樣地,儘管圖33中僅繪示單個底部晶粒後側接觸部件46,但底部晶粒後側接觸部件46是較大框架的一部分。框架包括許多相同的底部晶粒後側接觸部件,可在單個衝壓/切割步驟中將所述底部晶粒後側接觸部件自框架單個化。將個別半導體元件晶粒安裝至該些框架的對應晶粒後側接觸部件的平坦晶粒貼合表面。
圖34是晶粒後側接觸部件的一個此類框架51的俯視圖。六個第二半導體元件晶粒焊接至此框架的底部。第一焊接步驟是將半導體元件晶粒貼合至該些框架。
除了這兩個晶粒後側接觸部件框架次總成之外,第三實施例亦涉及引線架52。此引線架52的每一單獨部分不僅包括第一引線(閘極引線)及第二引線(源極引線),而且所述單獨部分部分亦包括第三引線(汲極引線)。與在第一實施例及第二實施例中所使用的第三引線不同,此第三實施例中所使用的第三引線不彎曲成相對於引線的引線部分的平面而具有垂直移位的晶粒貼合表面。而是,此第三實施例中所使用的第三引線僅與第一引線及第二引線一起自同一件平直的片材金屬衝壓而成。圖35是引線架52 的俯視圖。
在所述裝配方法的下一步驟中,將頂部晶粒後側接觸部件的框架自頂部放置至引線架52上。將一定份量的焊料設置於頂部框架總成的每一源極接墊與每一對應源極引線的晶粒接合接墊部分之間。將一定份量的焊料設置於頂部框架總成的每一閘極接墊與每一對應閘極引線的晶粒接合接墊部分之間。將一定份量的焊料設置於每一頂部晶粒後側接觸部件的底端部分43與對應的第三引線的頂表面之間。就特定的頂部晶粒後側接觸部件41而言,在圖37中藉由參考編號53、參考編號54及參考編號55來標識該些份量的焊料。
亦將底部晶粒後側接觸部件的框架自底部放置至引線架52上。將一定份量的焊料設置於底部框架總成的每一源極接墊與每一對應源極引線的晶粒接合接墊部分之間。將一定份量的焊料設置於底部框架總成的每一閘極接墊與每一對應閘極引線的晶粒接合接墊部分之間。將一定份量的焊料設置於每一底部晶粒後側接觸部件的底端部分48與對應第三引線的底表面之間。就特定的底部晶粒後側接觸部件46而言,在圖37中藉由參考編號56、參考編號57及參考編號58來標識該些份量的焊料。
圖36是說明晶粒後側接觸部件的兩個框架自頂部及底部將引線架52夾在中間的俯視圖。圖37是示出總成的側視圖的圖。 可藉由夾板將晶粒後側接觸部件的兩個框架固持於此位置中。圖37中示出夾板59的一個實例。當結構處於此位置中時,對總成進 行加熱以使一定份量的焊料53至58液化。如此一來,頂部晶粒後側接觸部件總成自頂部被焊接至引線架52,且底部晶粒後側接觸部件總成自底部被焊接至引線架52。此被稱為第二焊接步驟。 在第二焊接步驟之後,移除夾板。在修整步驟中,將頂部晶粒後側接觸部件的框架及底部晶粒後側接觸部件的框架的不需要部分切割掉並移除。使引線架52完整無缺。然後,在標準的注射模塑包封步驟中使用引線架52來形成主體部分陣列。然後,在修整步驟中將所得結構單個化成多個相同的經封裝的半導體元件。圖38是所得經封裝的半導體元件60中的一者的俯視圖。此是包括晶粒後側接觸部件41及晶粒後側接觸部件46的特定元件。參考編號32標識此元件60的主體部分的包封劑。圖39是成品經封裝的半導體元件60的側視圖。圖40是成品經封裝的半導體元件60的立體圖。三條引線3至5自主體部分61延伸。頂部晶粒後側接觸部件41的外金屬表面未被包封劑覆蓋,而是形成經封裝的元件60的外表面的一部分。儘管自圖40的角度無法看到,但底部晶粒後側接觸部件46的外金屬表面亦未被包封劑覆蓋,而是形成經封裝的元件60的外表面的另一部分。
儘管已出於指導目的而結合某些具體的實施例闡述了本發明,但本發明並不僅限於此。因此,可在不背離申請專利範圍中所述的本發明範疇的情況下對所述實施例的各種特徵進行各種潤飾、變更及組合。
1:經封裝的半導體元件/成品經封裝的半導體元件/新型經封裝的半導體元件
2:主體部分
3:第一引線/引線
4:第二引線/引線
5:第三引線/引線
25:晶粒後側接觸部件/部件
32:絕緣包封劑/包封劑

Claims (21)

  1. 一種經封裝的半導體元件,包括:第一引線,具有晶粒接合接墊部分及引線部分,其中所述第一引線的所述引線部分具有設置於平面中的表面;第二引線,具有晶粒接合接墊部分及引線部分,其中所述第二引線的所述引線部分具有設置於所述平面中的表面;第三引線,具有引線部分,其中所述第三引線的所述引線部分具有設置於所述平面中的表面,其中所述第三引線的所述引線部分設置於所述第一引線的所述引線部分與所述第二引線的所述引線部分之間;第一半導體元件晶粒,具有前側及後側,其中閘極接墊及源極接墊設置於所述前側上,其中所述第一半導體元件晶粒的所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,其中所述第一半導體元件晶粒的所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分,其中所述第一半導體元件晶粒的所述後側是電性耦合至所述第三引線的汲極電極;第二半導體元件晶粒,具有前側及後側,其中閘極接墊及源極接墊設置於所述前側上,其中所述第二半導體元件晶粒的所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,其中所述第二半導體元件晶粒的所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分,其中所述第一半導體元件晶粒與所述第二半導體元件晶粒被接合起來,以使得所述第一半導體元件晶粒的 所述前側與所述第二半導體元件晶粒的所述前側面向彼此,從而使得所述第一引線的所述晶粒接合接墊部分及所述第二引線的所述晶粒接合接墊部分被設置於所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側之間,其中所述第二半導體元件晶粒的所述後側是電性耦合至所述第三引線的汲極電極;以及一定份量的包封劑,其中所述第一引線的所述晶粒接合接墊部分、所述第二引線的所述晶粒接合接墊部分、所述第一半導體元件晶粒及所述第二半導體元件晶粒以及所述一定份量的包封劑一起形成所述經封裝的半導體元件的主體部分的一部分,其中所述第一引線的所述引線部分、所述第二引線的所述引線部分及所述第三引線的所述引線部分彼此平行地自所述主體部分延伸出去。
  2. 如申請專利範圍第1項所述的經封裝的半導體元件,其中所述第三引線更包括:第一叉齒部分,其中所述第一叉齒部分具有接合至所述第一半導體元件晶粒的所述後側的晶粒貼合表面;以及第二叉齒部分,其中所述第二叉齒部分具有接合至所述第二半導體元件晶粒的所述後側的晶粒貼合表面,其中所述第一半導體元件晶粒及所述第二半導體元件晶粒二者皆設置於所述第一叉齒部分與所述第二叉齒部分之間。
  3. 如申請專利範圍第2項所述的經封裝的半導體元件,其 中所述第一叉齒部分完全由金屬構成,且其中所述第二叉齒部分完全由金屬構成。
  4. 如申請專利範圍第1項所述的經封裝的半導體元件,更包括:晶粒後側接觸部件,接合至所述第三引線,其中所述晶粒後側接觸部件具有接合至所述第二半導體元件晶粒的所述後側的晶粒貼合表面,其中所述第三引線具有晶粒接合接墊部分,其中所述第三引線的所述晶粒接合接墊部分的晶粒貼合表面接合至所述第一半導體元件晶粒的所述後側,其中所述第一半導體元件晶粒及所述第二半導體元件晶粒二者皆設置於所述晶粒後側接觸部件與所述第三引線的所述晶粒接合接墊部分之間。
  5. 如申請專利範圍第4項所述的經封裝的半導體元件,其中所述第三引線完全由金屬構成,且其中所述晶粒後側接觸部件完全由金屬構成。
  6. 如申請專利範圍第1項所述的經封裝的半導體元件,更包括:第一晶粒後側接觸部件,接合至所述第三引線,其中所述第一晶粒後側接觸部件具有接合至所述第一半導體元件晶粒的所述後側的晶粒貼合表面;以及第二晶粒後側接觸部件,接合至所述第三引線,其中所述第二晶粒後側接觸部件具有接合至所述第一半導體元件晶粒的所述後側的晶粒貼合表面,其中所述第一半導體元件晶粒及所述第二 半導體元件晶粒二者皆設置於所述第一晶粒後側接觸部件與所述第二晶粒後側接觸部件之間。
  7. 如申請專利範圍第6項所述的經封裝的半導體元件,其中所述第一晶粒後側接觸部件完全由金屬構成,其中所述第二晶粒後側接觸部件完全由金屬構成,且其中所述第三引線完全由金屬構成。
  8. 如申請專利範圍第1項所述的經封裝的半導體元件,其中所述經封裝的半導體元件不包括接合打線。
  9. 如申請專利範圍第1項所述的經封裝的半導體元件,其中所述第一引線具有均勻厚度,其中所述第二引線具有相同的所述均勻厚度,其中所述第三引線的所述引線部分亦具有相同的所述均勻厚度,其中所述均勻厚度是在與所述平面垂直的方向上截取的厚度,且其中所述均勻厚度小於1毫米。
  10. 如申請專利範圍第1項所述的經封裝的半導體元件,其中所述第一引線是第一衝壓的一體式片材金屬件,且其中所述第二引線是第二衝壓的一體式片材金屬件。
  11. 一種經封裝的半導體元件,包括:第一引線,具有晶粒接合接墊部分及引線部分,其中所述第一引線的所述引線部分具有設置於第一平面中的表面;第二引線,具有晶粒接合接墊部分及引線部分,其中所述第二引線的所述引線部分具有設置於所述第一平面中的表面;第一半導體元件晶粒,具有前側及後側,其中閘極接墊及源 極接墊設置於所述前側上,其中所述第一半導體元件晶粒的所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,其中所述第一半導體元件晶粒的所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分;第二半導體元件晶粒,具有前側及後側,其中閘極接墊及源極接墊設置於所述前側上,其中所述第二半導體元件晶粒的所述閘極接墊接合至所述第一引線的所述晶粒接合接墊部分,其中所述第二半導體元件晶粒的所述源極接墊接合至所述第二引線的所述晶粒接合接墊部分,其中所述第一半導體元件晶粒與所述第二半導體元件晶粒被接合起來,以使得所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側面向彼此,從而使得所述第一引線的所述晶粒接合接墊部分及所述第二引線的所述晶粒接合接墊部分被設置於所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側之間;第三引線,具有晶粒接合接墊部分及引線部分,其中所述第三引線的所述引線部分具有設置於所述第一平面中的表面,其中所述第三引線的所述晶粒接合接墊部分具有設置於第二平面中的表面,其中所述第三引線的所述晶粒接合接墊部分的設置於所述第二平面中的所述表面與所述第一半導體元件晶粒的所述後側電性接觸;晶粒後側接觸部件,其中所述晶粒後側接觸部件具有設置於第三平面中的表面,其中所述晶粒後側接觸部件的設置於所述第 三平面中的所述表面與所述第二半導體元件晶粒的所述後側電性接觸,其中所述晶粒後側接觸部件電性耦合至所述第三引線,其中所述第一平面、所述第二平面及所述第三平面是平行平面,其中所述第一半導體元件晶粒及所述第二半導體元件晶粒二者皆完全設置於所述第二平面與所述第三平面之間,且其中所述第一平面設置於所述第二平面與所述第三平面之間;以及一定份量的包封劑,與所述第三引線的所述晶粒接合接墊部分且與所述晶粒後側接觸部件二者接觸,以使得所述第三引線的所述晶粒接合接墊部分、所述晶粒後側接觸部件、所述第一半導體元件晶粒及所述第二半導體元件晶粒以及所述一定份量的包封劑一起形成所述經封裝的半導體元件的主體部分的一部分,其中所述第一引線的所述引線部分、所述第二引線的所述引線部分及所述第三引線的所述引線部分彼此平行地自所述主體部分延伸出去。
  12. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述晶粒後側接觸部件是一體式金屬件,且其中所述晶粒後側接觸部件接合至所述第三引線。
  13. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述第三引線的所述晶粒接合接墊部分的設置於所述第二平面中的所述表面接合至所述第一半導體元件晶粒的所述後側。
  14. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述第一半導體元件晶粒焊接至所述第一引線的所述晶粒接 合接墊部分且焊接至所述第二引線的所述晶粒接合接墊部分,且其中所述第二半導體元件晶粒焊接至所述第一引線的所述晶粒接合接墊部分且焊接至所述第二引線的所述晶粒接合接墊部分。
  15. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述經封裝的半導體元件具有且僅具有三條引線。
  16. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述經封裝的半導體元件不包括接合打線。
  17. 如申請專利範圍第11項所述的經封裝的半導體元件,其中所述第一引線的所述晶粒接合接墊部分具有均勻厚度,其中所述均勻厚度是在與所述第一平面、所述第二平面及所述第三平面垂直的方向上截取的厚度,其中所述均勻厚度小於1毫米,且其中所述第一引線的所述引線部分亦具有相同的所述均勻厚度。
  18. 一種製作經封裝的半導體元件的方法,其中所述經封裝的半導體元件包括主體部分、第一引線、第二引線及第三引線,其中所述方法包括:(a)將第一半導體元件晶粒的前側接合至所述第一引線且接合至所述第二引線,以使得所述第一半導體元件晶粒的閘極接墊接合至所述第一引線,且使得所述第一半導體元件晶粒的源極接墊接合至所述第二引線;(b)將第二半導體元件晶粒的前側接合至所述第一引線且接合至所述第二引線,以使得所述第二半導體元件晶粒的閘極接墊接合至所述第一引線,且使得所述第二半導體元件晶粒的源極 接墊接合至所述第二引線,其中執行(a)及(b)的所述接合以使得所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側面向彼此,從而使得所述第一引線的一部分及所述第二引線的一部分被設置於所述第一半導體元件晶粒的所述前側與所述第二半導體元件晶粒的所述前側之間;(c)將位於所述第一半導體元件晶粒的後側上的汲極電極電性耦合至所述第三引線;(d)將位於所述第二半導體元件晶粒的後側上的汲極電極電性耦合至所述第三引線;以及(e)提供一定份量的包封劑,以使得所述第一半導體元件晶粒及所述第二半導體元件晶粒以及所述一定份量的包封劑一起形成所述經封裝的半導體元件的所述主體部分的一部分,其中所述一定份量的包封劑在(e)中被提供成使得所述第一引線、所述第二引線及所述第三引線彼此平行地自所述主體部分延伸出去。
  19. 如申請專利範圍第18項所述的製作經封裝的半導體元件的方法,其中所述第三引線具有叉形狀且包括第一叉齒部分及第二叉齒部分,其中(c)的所述耦合涉及將所述第一叉齒部分接合至位於所述第一半導體元件晶粒的所述後側上的所述汲極電極,且其中(d)的所述耦合涉及將所述第二叉齒部分接合至位於所述第二半導體元件晶粒的所述後側上的所述汲極電極。
  20. 如申請專利範圍第18項所述的製作經封裝的半導體 元件的方法,其中在進行(a)及(b)的所述接合時,所述第一引線及所述第二引線是第一引線架的部分,且其中在進行(c)及(d)的所述接合時,所述第三引線是第二引線架的一部分。
  21. 如申請專利範圍第19項所述的製作經封裝的半導體元件的方法,其中(d)涉及將晶粒後側接觸部件接合至所述第三引線的一部分且接合至位於所述第二半導體元件晶粒的所述後側上的所述汲極電極,且其中所述晶粒後側接觸部件完全由金屬構成。
TW107144898A 2017-12-18 2018-12-13 經封裝的半導體元件及其製作方法 TWI701801B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/845,155 2017-12-18
US15/845,155 US10672691B2 (en) 2017-12-18 2017-12-18 Thin profile power semiconductor device package having face-to-face mounted dice and no internal bondwires

Publications (2)

Publication Number Publication Date
TW201937696A TW201937696A (zh) 2019-09-16
TWI701801B true TWI701801B (zh) 2020-08-11

Family

ID=64870317

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107144898A TWI701801B (zh) 2017-12-18 2018-12-13 經封裝的半導體元件及其製作方法

Country Status (6)

Country Link
US (2) US10672691B2 (zh)
EP (1) EP3499569B1 (zh)
JP (1) JP7178252B2 (zh)
KR (1) KR102173436B1 (zh)
CN (1) CN109935564B (zh)
TW (1) TWI701801B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110970298B (zh) * 2019-12-30 2023-08-04 中国振华集团永光电子有限公司(国营第八七三厂) 一种环氧封装微型二极管及制作工艺
US11699662B2 (en) 2020-01-23 2023-07-11 Nvidia Corporation Face-to-face dies with probe pads for pre-assembly testing
US11127719B2 (en) 2020-01-23 2021-09-21 Nvidia Corporation Face-to-face dies with enhanced power delivery using extended TSVS
US11616023B2 (en) 2020-01-23 2023-03-28 Nvidia Corporation Face-to-face dies with a void for enhanced inductor performance
DE102022116039A1 (de) 2022-06-28 2023-12-28 Infineon Technologies Ag Elektronische Vorrichtungen mit Entlüftungsöffnungen und zugehörige Verfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080150105A1 (en) * 2005-06-13 2008-06-26 Infineon Technologies Ag Power Semiconductor Component Stack Using Lead Technology with Surface-Mountable External Contacts and a Method for Producing the Same
US9373566B2 (en) * 2014-03-19 2016-06-21 Infineon Technologies Austria Ag High power electronic component with multiple leadframes
US9576932B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
TWI584431B (zh) * 2015-01-21 2017-05-21 尼克森微電子股份有限公司 超薄半導體元件封裝結構的製造方法
TWI607595B (zh) * 2016-07-22 2017-12-01 元太科技工業股份有限公司 電子元件封裝體

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5562052U (zh) * 1978-10-20 1980-04-26
JPH05166984A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
JPH08162580A (ja) * 1994-11-30 1996-06-21 Rohm Co Ltd 半導体装置
US5917242A (en) 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
JP2005302951A (ja) 2004-04-09 2005-10-27 Toshiba Corp 電力用半導体装置パッケージ
US7582958B2 (en) * 2005-12-08 2009-09-01 International Rectifier Corporation Semiconductor package
JP5562052B2 (ja) 2010-01-28 2014-07-30 キヤノン株式会社 画像形成装置
KR101388857B1 (ko) 2012-06-29 2014-04-23 삼성전기주식회사 반도체 패키지 및 반도체 패키지 제조 방법
JP2013219268A (ja) 2012-04-11 2013-10-24 Sumitomo Electric Ind Ltd 半導体デバイス

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080150105A1 (en) * 2005-06-13 2008-06-26 Infineon Technologies Ag Power Semiconductor Component Stack Using Lead Technology with Surface-Mountable External Contacts and a Method for Producing the Same
US9576932B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
US9373566B2 (en) * 2014-03-19 2016-06-21 Infineon Technologies Austria Ag High power electronic component with multiple leadframes
TWI584431B (zh) * 2015-01-21 2017-05-21 尼克森微電子股份有限公司 超薄半導體元件封裝結構的製造方法
TWI607595B (zh) * 2016-07-22 2017-12-01 元太科技工業股份有限公司 電子元件封裝體

Also Published As

Publication number Publication date
CN109935564B (zh) 2023-04-28
US20190189797A1 (en) 2019-06-20
JP2019134160A (ja) 2019-08-08
JP7178252B2 (ja) 2022-11-25
US20200176367A1 (en) 2020-06-04
EP3499569A1 (en) 2019-06-19
TW201937696A (zh) 2019-09-16
CN109935564A (zh) 2019-06-25
KR102173436B1 (ko) 2020-11-03
EP3499569B1 (en) 2023-08-30
KR20190073279A (ko) 2019-06-26
US11296017B2 (en) 2022-04-05
US10672691B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
TWI701801B (zh) 經封裝的半導體元件及其製作方法
US6992385B2 (en) Semiconductor device, a method of manufacturing the same and an electronic device
EP3544053B1 (en) Discrete power transistor package having solderless dbc to leadframe attach
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組,以及製造方法
US8097959B2 (en) Semiconductor device including first and second carriers
US9202765B2 (en) Semiconductor device
US20050023671A1 (en) Semiconductor device and a method of manufacturing the same
JPH0864634A (ja) 半導体装置およびその製造方法
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
JPH07118514B2 (ja) 半田バンプ型半導体装置
WO2000049656A1 (fr) Dispositif semi-conducteur et procede de fabrication associe
JP3685659B2 (ja) 半導体装置の製造方法
JP4190250B2 (ja) 半導体装置
JP3719506B2 (ja) 半導体装置及びその製造方法
JP2002329804A (ja) 半導体装置
JP3995661B2 (ja) パワーmosfetの製造方法
JP2004172448A (ja) 半導体装置
JP2007251218A (ja) パワーmosfetの製造方法およびパワーmosfet
JP2002124613A (ja) パワーmosfetの製造方法
JP2002141454A (ja) パワーmosfet
JP2002124614A (ja) パワーmosfet
JPH07288293A (ja) 半導体装置と半導体装置形成体及びその形成体の製造方法