TWI684981B - 記憶體陣列電路 - Google Patents

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Abstract

記憶體陣列包括沿第一方向配置的一行單元，以及沿上述第一方向延伸於此行單元的位元線之上。此行單元包括一組記憶單元和一組帶狀單元。位元線包含第一導體和第二導體。第一導體係延伸於第一方向中，並位於第一導電層中。第二導體係延伸於第一方向中，並位於第二導電層中，第二導電層與第一導電層不同。

Description

記憶體陣列電路
本發明實施例是有關於一種記憶體陣列電路，且特別是有關於一種藉由減少位元線或位元線棒的阻抗，以增長位元線或位元線棒而製得的較大記憶體陣列電路。
半導體積體電路工業製造各式的數位裝置，以解決多個不同領域的問題。一些所述的數位裝置，如記憶體巨集，係配置以儲存資料。隨積體電路漸小且漸複雜，在此些數位裝置中的導電線的阻抗也受到改變，影響此些數位裝置的操作電壓和積體電路整體的效能。
本說明書的一個態樣是有關於積體電路結構。此積體電路結構包括記憶體陣列。此記憶體陣列包括沿第一方向配置的一行單元，以及沿上述第一方向延伸於此行單元之上的位元線。此行單元包括一組記憶單元和一組帶狀單元。位元線包含第一導體和第二導體。第一導體係延伸於第一方向中，並位於第一導電層中。第二導體係延伸於第一方向中，並位於第二導電層中，第二導電層與第一導電層不同。
本說明書的另一個態樣是有關於記憶體陣列。此記憶體陣列包含第一記憶單元、第二記憶單元和位元線。第一記憶單元係配置以儲存資料。第二記憶單元係配置以儲存資料。此第一記憶單元和此第二記憶單元係沿第一方向配置於第一行記憶單元中。所述位元線沿第一方向延伸於第一記憶單元和第二記憶單元之上。所述位元線包含第一導體和第二導體。第一導體係延伸於第一方向中，並位於第一導電層中。第二導體係延伸於第一方向中，並位於與第一導電層不同的第二導電層。
本說明書的又一個態樣是有關於一種記憶體陣列。此記憶體陣列包含沿第一方向配置的第一行單元，和沿第一方向延伸於第一行單元之上的第一位元線棒。在一些實施例中，此第一行單元包括第一記憶單元和第二記憶單元。在一些實施例中，此第一位元線棒包括延伸於第一方向中，並位於第一導電層中的第一導體，以及延伸於第一方向中，並位於與第一導電層不同的第二導電層中的第二導體。在一些實施例中，至少在第一記憶單元或第二記憶單元中，第一導體電性耦合至第二導體。
100、600‧‧‧記憶體巨集
102‧‧‧單元陣列
104‧‧‧第一記憶單元陣列
106‧‧‧第二記憶單元陣列
110‧‧‧第一組帶狀單元
112‧‧‧第二組帶狀單元
114‧‧‧第三組帶狀單元
140‧‧‧位元線片段
142‧‧‧位元線棒片段
200‧‧‧記憶單元
300‧‧‧積體電路結構
302‧‧‧第一導體
302a、302b、304a、304b‧‧‧導電片段
304‧‧‧第二導體
306‧‧‧位元線片段
310‧‧‧第一介層窗
312‧‧‧第三導體
314‧‧‧第二介層窗
320‧‧‧柵線
330‧‧‧第一部份
340‧‧‧第二部分
400、500、700‧‧‧佈局設計
401、501‧‧‧單元
406a、706a‧‧‧位元線佈局圖案
406b、706b‧‧‧位元線棒佈局圖案
402a、404a、412a、402b、404b、412b、420、422、428、430a、430b、434a、434b、520‧‧‧導電特徵佈局圖案
410a、414a、410b、414b、424、426、432a、432b‧‧‧介層窗佈局圖案
602、614‧‧‧記憶單元陣列
610、612‧‧‧單元
800A、800B‧‧‧方法
802、804、810、812、814、816、818、820、824‧‧‧操作
900‧‧‧系統
902‧‧‧處理器
904‧‧‧可讀儲存媒介
906‧‧‧電腦程式碼
908‧‧‧匯流排
910‧‧‧輸入/輸出介面
912‧‧‧網絡介面
914‧‧‧網絡
916‧‧‧佈局設計
918‧‧‧使用者介面
BL‧‧‧位元線
BLB‧‧‧位元線棒
P1、P2、N1、N2、N3、N4‧‧‧電晶體
NODE_1‧‧‧電壓供應節點
VDDI‧‧‧第一電壓源
ND、NDB‧‧‧儲存節點
VSS‧‧‧供應參考電壓
M1、M2、M3、V1、V2‧‧‧階層
M‧‧‧列數
N‧‧‧行數
X1、X2‧‧‧單元
X‧‧‧第二方向
Y‧‧‧第一方向
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為根據一些實施例之記憶體巨集的電路圖。
[圖2]為根據一些實施例之可用於圖1之記憶單元的電路圖。
[圖3A]和[圖3B]為根據一些實施例之積體電路結構的圖式。
[圖4]為根據一些實施例之積體電路結構的佈局設計之圖式。
[圖5]為根據一些實施例之積體電路結構的佈局設計之圖式。
[圖6]為根據一些實施例之記憶體巨集的電路圖。
[圖7]為根據一些實施例之積體電路結構的佈局設計之圖式。
[圖8A]為根據一些實施例之積體電路的製造方法的流程圖。
[圖8B]為根據一些實施例之產生記憶體陣列電路的佈局設計之方法的流程圖。
[圖9]為根據一些實施例之設計積體電路佈局設計的系統之方塊圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，元件的尺寸可根據製程條件及/或裝 置的預定性質調整，並不限於所揭露的範圍或數值。再者，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括附加特徵形成於第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。各式的特徵可任意以不同尺規來繪示，以簡化和清楚說明。在所附圖示中，為達簡化的目的而可省略一些層/特徵。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
根據一些實施例，記憶體陣列包括沿第一方向配置的一行單元，和沿第一方向延伸於此行單元之上的位元線。此行單元包括一組記憶單元和一組帶狀單元。位元線包括第一導體和第二導體。第一導體延伸於第一方向中，並位於第一導電層中。第二導體延伸於第一方向中，並位於與第一導電層不同的第二導電層中。在一些實施例中，第一導體係位於第一金屬層級(例如稱為M1層的一層)上。在一些實施例中，第二導體係位於第二金屬層級(例如稱為M3層的一層)上。在一些實施例中，藉由第一介層窗、第二介層窗和第三導體，第一導體和第二導體係彼此電性耦合。
在一些實施例中，第一導體和第二導體形成位元線BL或位元線棒BLB。在一些實施例中，相較於其他方法，藉由在多個導電層上使用位元線BL或位元線棒BLB，降低了記憶體陣列的位元線BL或位元線棒BLB的阻抗。在一些實施例中，相較於其他方法，藉由減少位元線BL或位元線棒BLB的阻抗，記憶體陣列的位元線BL或位元線棒BLB的長度較長，造就較其他方法大的記憶單元之陣列。
圖1為根據一些實施例之記憶體巨集100的電路圖。在圖1的實施例中，記憶體巨集100為靜態隨機存取記憶體(static random access memory；SRAM)巨集。SRAM僅用於圖式說明，其他的記憶體也含括於許多實施例的範圍中。
記憶體巨集100包含單元陣列102，其具有M列和N行，其中N為對應單元陣列102之行數的正整數，且M為對應單元陣列102的列數的正整數。在單元陣列102中的此些行的單元係配置於第一方向Y。在單元陣列102中的此些列的單元係配置於第二方向X。第二方向X與第一方向Y不同。在一些實施例中，第二方向垂直於第一方向。
記憶體巨集100更包括N個位元線BL[1]、...BL[N](統稱為位元線BL)和N個位元線棒BLB[1]、...、BLB[N](統稱為位元線棒BLB。單元陣列102中的行1、...、行N的每一者，係與相對應的位元線BL[1]、...、BL[N]和相對應的位元線棒BLB[1]、...、BLB[N]重疊。每個位元線BL或位元線棒BLB係於第一方向Y延伸於一行 單元(例如行1、...、行N)之上。
需說明的是，在本內容中使用的「棒」的用語係指邏輯反轉訊號，例如：位元線棒BLB[1]、...、BLB[N]所承載的訊號係邏輯地反轉位元線BL[1]、...、BL[N]所承載的訊號。
單元陣列102中的每個單元包括於第一方向Y延伸的位元線片段140[1]、...、140[M](統稱為位元線片段140)、於第一方向Y延伸的位元線棒片段142[1]、...、142[M]，以及於第二方向X延伸的字元線片段WL(未繪示)。
單元陣列102中的每個單元之位元線片段140[1]、...、140[M]，係耦合至在記憶體巨集100同一行單元陣列102中的相鄰單元之位元線片段140[1]、...、140[M]，以形成橫跨記憶體巨集100的位元線BL。
單元陣列102中的每個單元之位元線棒片段142[1]、...、142[M]，係耦合至記憶體巨集100之同一行單元陣列102中的相鄰單元之位元線棒片段142[1]、...、142[M]，以形成橫跨記憶體巨集100的位元線棒BLB。在一些實施例中，位元線BL或位元線棒BLB包含在第一導電層(M1)中並於第一方向Y延伸的第一導體302(圖3A至圖3B)，以及在與第一導電層不同的第二導電層(M3)中的第二導體304(圖3A至圖3B)。
單元陣列102中的每個單元之字元線部分WL(未繪示)，係與在記憶體巨集100之同一列單元陣列102 中的相鄰單元之字元線部分WL(未繪示)耦合，以形成於第二方向X橫跨記憶體巨集100的字元線WL。
單元陣列102的記憶單元分為第一記憶單元陣列104、第二記憶單元陣列106、第一組帶狀單元110、第二組帶狀單元112和第三組帶狀單元114。第一記憶單元陣列104和第二記憶單元陣列106係藉由第一組帶狀單元110而分開。
第一記憶單元陣列104包括一單元陣列，其包括X1列及N行，其中X1為對應第一記憶單元陣列104的列數之正整數。在一些實施例中，X1為15至128。
第二記憶單元陣列106包括一記憶單元陣列，其包括X2列及N行，其中X2為對應第二記憶單元陣列106的列數之正整數。在一些實施例中，X2為15至128。
在一些實施例中，第一記憶單元陣列104或第二記憶單元陣列106包括一或多個單埠(single port；SP)SRAM單元。在一些實施例中，第一記憶單元陣列104或第二記憶單元陣列106包括一或多個雙埠(dual port；DP)SRAM單元。在第一記憶單元陣列104或第二記憶單元陣列106中之不同類型的記憶單元，係包含於本揭露可預期的範圍內。
第一組帶狀單元110係位於第一記憶單元陣列104和第二記憶單元陣列106之間。第一組帶狀單元110包括N個帶狀單元。第一組帶狀單元110係配置於記憶體巨集100的列X1+1處。列X1+1係配置於第二方向X上。
第二組帶狀單元112和第三組帶狀單元114包夾(bracket)第一記憶單元陣列104和第二記憶單元陣列106。
第二組帶狀單元112包括N個帶狀單元。第二組帶狀單元112配置於記憶體巨集100的列1中。列1係配置於第二方向X上。第二組帶狀單元112和第一組帶狀單元110包夾第一記憶單元陣列104。
第三組帶狀單元114包括N個帶狀單元。第三組帶狀單元114配置於記憶體巨集100的列X1+X2+1處。列X1+X2+1係配置於第二方向X上。
第一組帶狀單元110和第二組帶狀單元112包夾第一記憶單元陣列104。第一組帶狀單元110和第三組帶狀單元114包夾第二記憶單元陣列106。可結合圖4的佈局設計400和圖5的佈局設計500，以使用記憶體巨集100。在一些實施例中，系統900可使用佈局設計400，以製造一或多個第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的一或多個帶狀單元。在一些實施例中，系統900可使用佈局設計500，以製造第一記憶單元陣列104或第二記憶單元陣列106中的一或多個單元。
在一些實施例中，第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的帶狀單元對應虛設SRAM單元。第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的帶狀單元為記憶單元，其係配置以提供拾取電壓(voltage pick-up)並提供N井或P井的偏壓。上 述偏壓可避免電壓沿位元線BL、位元線棒BLB降低。當位元線BL和位元線棒BLB沿單元陣列102延伸時，上述電壓降低造成沿一對位元線BL和位元線棒BLB的記憶單元裝置電壓差異。在一些實施例中，第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的帶狀單元為邊緣單元。在一些實施例中，第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的帶狀單元，具有與第一記憶單元陣列104或第二記憶單元陣列106中的記憶單元相同的結構。
單元陣列102不同的配置也在本揭露可預期的範圍內。在一些實施例中，記憶體巨集100也包括配置以環繞或包圍單元陣列102周長的帶狀單元(未繪示)。例如：在一些實施例中，單元陣列102更包含位於單元陣列102之行0的一行帶狀單元(未繪示)，以及位於單元陣列102之行N+1的另一行帶狀單元。
在一些實施例中，記憶體巨集100或記憶體巨集600(圖6)具有在多個導電層(如圖3所示)上的位元線BL或位元線棒BLB，相較於其他方法，此法造成在記憶體巨集100或記憶體巨集600的位元線BL或位元線棒BLB的阻抗降低。在一些實施例中，相較於其他方法，位元線BL或位元線棒BLB的阻抗降低30%至40%。在一些實施例中，藉由降低位元線BL或位元線棒BLB的阻抗，記憶體巨集100或記憶體巨集600的位元線BL或位元線棒BLB的長度可長於其他方法，造就較其他方法大的記憶單元陣列。在一 些實施例中，位元線BL或位元線棒BLB的長度延伸橫跨記憶體巨集100或記憶體巨集600(圖6)之至少512個記憶單元。
圖2為根據一些實施例之可用於圖1之記憶單元200的電路圖。
記憶單元200可用做為圖1之第一記憶單元陣列104、圖1之第二記憶單元陣列106或圖6之記憶單元陣列602中的一或多個記憶單元。
記憶單元200係繪示為六電晶體(6T)單埠SRAM記憶單元。在一些實施例中，記憶單元200適用於不同於6的其他數量之電晶體。其他類型的記憶體也在許多實施例的範圍內。
記憶單元200包括二個P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)電晶體P1和P2，以及4個N型金屬氧化物半導體(N-type metal oxide semiconductor；NMOS)電晶體N1、N2、N3和N4。電晶體P1、P2、N1和N2形成交叉鎖存器(cross latch)或一對交叉耦合反向器。例如：PMOS電晶體P1和NMOS電晶體N1形成第一反向器，而PMOS電晶體P2和NMOS電晶體N2形成第二反向器。
每個PMOS電晶體P1和P2的源極端係配置為電壓供應節點NODE_1。每個電壓供應節點NODE_1係耦合至第一電壓源VDDI。PMOS電晶體P1的汲極端係與NMOS電晶體N1的汲極端、PMOS電晶體P2的閘極端、 NMOS電晶體N2的閘極端和NMOS電晶體N3的源極端耦合，且PMOS電晶體P1的汲極端係配置為儲存節點ND。
PMOS電晶體P2的汲極端係與NMOS電晶體N2的汲極端、PMOS電晶體P1的閘極端、NMOS電晶體N1的閘極端和NMOS電晶體N4的源極端耦合，且PMOS電晶體P2的汲極端係配置為儲存節點NDB。NMOS電晶體N1和N2的源極端係配置為供應參考電壓節點(未標示)，其具有供應參考電壓VSS。每個NMOS電晶體N1和N2的源極端也耦合至供應參考電壓VSS。
字元線WL係耦合至每個NMOS電晶體N3和N4。字元線WL也稱為寫入控制線，因為NMOS電晶體N3和N4係配置來控制字元線WL上的訊號，以傳輸在位元線BL、BLB和相對應節點ND、NDB之間的資料。
NMOS電晶體N3的汲極端係耦合至位元線BL。NMOS電晶體N4的汲極端係耦合至位元線BLB。位元線BL和BLB都配置為記憶單元200的資料輸入和輸出。在一些實施例中，在寫入操作中，對第一位元線BL施予一邏輯值，以及對位元線BLB施予一相反邏輯值，以將位元線上的邏輯值寫入記憶單元。每個位元線BL和BLB係稱為資料線，因為位元線BL和BLB上所承載的資料，係被寫入至相對應節點ND和NDB，並從此相對應節點ND和NDB讀取上述資料。
圖3A和圖3B為根據一些實施例之積體電路結構300的圖式。圖3A為根據一些實施例之積體電路結構300 的立體圖，而圖3B為根據一些實施例之從平面A-A’橫切的積體電路300的剖面圖。積體電路結構300與圖1的記憶體巨集100和圖6的記憶體巨集600之每一者相關。在一些實施例中，積體電路300為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的位元線片段140或位元線片段142。在一些實施例中，積體電路結構300為圖6的記憶體巨集600中，二個相對應相鄰之記憶單元的二個相鄰之位元線片段(140[1]、...、140[M])。在一些實施例中，積體電路結構300為圖6的記憶體巨集600中，二個相對應相鄰之記憶單元的二個相鄰之位元線棒片段(142[1]、...、142[M])。
積體電路結構300係根據佈局設計400(圖4)、佈局設計500(圖5)或佈局設計700(圖7)所製造。
積體電路結構300包括於第一方向Y延伸並位於第一導電層中的第一導體302。在一些實施例中，第一導電層為積體電路結構300的金屬1(M1)層。在一些實施例中，第一導體302包含於第一方向Y延伸的導電片段302a和導電片段302b(統稱為第一組導電片段)。導電片段302a和導電片段302b在柵線320上彼此接觸。在一些實施例中，若積體電路300為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的位元線片段140或位元線片段142，則柵線320為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的中間點。在一些實施例中，若積體電路結構300為圖6的記憶體巨集600中，二個相對應相鄰之記憶單元的二個相鄰位元線片段(140[1]、...、140[M])或二個相鄰位元線棒 片段(142[1]、...、142[M])，則柵線320為圖6的記憶體巨集600中，二個相鄰之記憶單元的單元邊界。第一組導電片段的其他片段數量或配置，也含括於本揭露的範圍內。第一組導電片段的其他金屬層，也含括於本揭露的範圍內。在一些實施例中，第一導電層為與M1層不同的金屬層。
積體電路結構300更包含於第一方向Y延伸，並位於與第一導電層不同的第二導電層中的第二導體304。第二導電層位於積體電路結構300的第一導電層上。在一些實施例中，第二導電層為積體電路結構300的金屬3(M3)層。在一些實施例中，第二導體304包含於第一方向Y延伸的導電片段304a和導電片段304b(統稱為第二組導電片段)。導電片段304a和導電片段304b在柵線320上彼此接觸。第二組導電片段的其他片段數量或配置，也含括於本揭露的範圍內。第二組導電片段的其他金屬層，也含括於本揭露的範圍內。在一些實施例中，第二導電層為與M3層不同的金屬層。
在一些實施例中，第一導體302和第二導體304共同對應至圖1的位元線BL或位元線棒BLB。在一些實施例中，第一導體302和第二導體304共同對應至圖1或圖6的位元線片段140或位元線棒片段142。第一導體302和第二導體304共同形成位元線片段306。在一些實施例中，積體電路結構300為圖6的記憶體巨集600中，二個相對應相鄰之單元的二個相鄰位元線片段(140[1]、...、140[M])。
積體電路結構300更包括第三導體312，此第三導體312係延伸於與第一方向不同的第二方向中，且此第三 導體312位於與第一導電層和第二導電層不同的第三導電層中。在一些實施例中，第三導電層為積體電路結構300的金屬2(M2)層。第三導電層位於積體電路結構300之第一導電層上及第二導電層下。第三導體312與第一導體302重疊。第二導體304與第三導體312重疊。第三導體312的其他配置也含括於本揭露的範圍內。其他金屬層也含括於本揭露的範圍內。在一些實施例中，第三導電層為與M2層不同的金屬層。
在一些實施例中，第一導體302、第二導體304或第三導體312為包括銅、鋁、上述之合金的導電材料或其他適合的導電材料，此些導電材料係藉由一或多個物理氣相沉積製程、化學氣相沉積製程、電鍍製程或其他適合的製程形成於一或多個金屬化層中。
在一些實施例中，位於M1或M3中的積體電路結構300之每個導電片段302a、302b、304a、304b，係於相同方向延伸。在一些實施例中，位於M1中的積體電路結構300之每個導電結構(例如導電片段302a、302b)，係於相同方向延伸。
積體電路結構300更包括第一介層窗310，其位於第一導體302上及第三導體312下。第一介層窗310係電性耦合第一導體302至第三導體312。在一些實施例中，第一介層窗310位於第一組導電片段之片段302a上，及第三導體312下。在一些實施例中，第一介層窗310電性耦合第一組導電片段之片段302a至第三導體312。在一些實施例中， 第一介層窗310係位於第一組導電片段之片段302a和第三導體312重疊處。在一些實施例中，第一介層窗310包括複數個彼此耦合的導電片段。第一介層窗310係位於積體電路結構300的V1階層上。在一些實施例中，第一介層窗310係位於與V1階層不同的階層。積體電路結構300的V1階層係在積體電路結構300的第一導電層上及第三導電層下。第一介層窗310之其他片段數量或配置，也含括於本揭露的範圍內。
積體電路結構300更包括第二介層窗314，其位於第三導體312上及第二導體304下。第二介層窗314係電性耦合第三導體312至第二導體304。在一些實施例中，第二介層窗314位於第三導體312上，及第二組導電片段之片段304a下。在一些實施例中，第二介層窗314電性耦合第二組導電片段之片段304a至第三導體312。在一些實施例中，第二介層窗314係位於第二組導電片段之片段304a和至第三導體312重疊處。在一些實施例中，第二介層窗314包括複數個彼此耦合的導電片段。第二介層窗314係位於積體電路結構300的V2階層上。在一些實施例中，第二介層窗314係位於與V2階層不同的階層。積體電路結構300的V2階層係在積體電路結構300的第三導電層上及第二導電層下。第二介層窗314之其他片段數量或配置，也含括於本揭露的範圍內。
在一些實施例中，積體電路結構300分為第一部份330(如圖3B所示)和第二部分340(如圖3B所示)。第一 部分330包括導電片段302a、導電片段304a、第一介層窗310、第二介層窗314和第三導體312。第二部分340包括導電片段302b和導電片段304b。第一部分330在柵線320上接觸第二部分340。
在一些實施例中，若積體電路結構300為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的位元線片段140或位元線棒片段142，則第一部分330和第二部分340都為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的一部分，且柵線320為圖1之記憶體巨集100的單一記憶單元或單一帶狀單元的中間點。
在一些實施例中，若積體電路結構300為圖6的記憶體巨集600中，二個相對應相鄰之記憶單元的二個相鄰位元線片段(140[1]、...、140[M])或二個相鄰位元線棒片段(142[1]、...、142[M])，則第一部分330為圖6的記憶體巨集600的第一記憶單元，及第二部分340為圖6的記憶體巨集600的第二記憶單元，且柵線320為圖6的記憶體巨集600中，相鄰之第一和第二記憶單元的單元邊界。
在一些實施例中，第一介層窗310的中心係於第一方向Y和第二方向X上，對準第二介層窗314的中心。
在一些實施例中，第一介層窗310或第二介層窗314的至少一介層窗為金屬線、介層窗、矽穿孔(through silicon via；TSV)、內層介層窗(inter-level via；ILV)、溝槽介層窗、介層窗陣列或任何適合的導電線。在一些實施例中，第一介層窗310或第二介層窗314的至少一介層窗包 含銅、鋁、鎳、鈦、鎢、鈷、碳、上述合金或其他適合的導電材料，上述導電材料係藉由一或多個物理氣相沉積製程、化學氣相沉積製程、電鍍製程或其他適合的製程形成於一或多個金屬化層中。在一些實施例中，第一介層窗310或第二介層窗314的至少一介層窗包括一或多個導電線片段。第一介層窗310或第二介層窗314之其他配置、材料或數量，也含括於本揭露的範圍內。
在一些實施例中，積體電路結構300為圖1之記憶體巨集100中的第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114之單一帶狀單元的位元線片段140或位元線棒片段142。例如：在此些實施例中，在一組帶狀單元(例如第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114)之帶狀單元中，第一導體302和第二導體304係彼此電性耦合。
在一些實施例中，積體電路結構300為圖1之記憶體巨集100中的第一記憶單元陣列104或第二記憶單元陣列106之單一記憶單元的位元線片段140或位元線棒片段142。例如：在此些實施例中，在一組記憶單元(例如第一記憶單元陣列104或第二記憶單元陣列106)之一記憶單元中，第一導體302與第二導體304電性耦合。
在一些實施例中，積體電路結構300為圖6的記憶體巨集600的第一單元(例如單元A，圖6)和相鄰的第二單元(例如單元B，圖6)中之二個相鄰的位元線片段(140[1]、...、140[M])或位元線棒片段(142[1]、...、 142[M])。例如：在此些實施例中，在單元陣列602的第二單元(例如單元B)中，第一導體302的導電片段302a和第二導體304的導電片段304a係彼此電性耦合。例如：在此些實施例中，在單元陣列602的第一單元(例如單元A)中，第一導體302的導電片段302b和第二導體304的導電片段304b係彼此電性耦合。
在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第二方向X上具有相同寬度(未繪示)。在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第二方向X上具有不同寬度(未繪示)。
在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第一方向Y上具有相同長度(未繪示)。在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第一方向Y上具有不同長度(未繪示)。
在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第三方向Z上具有相同高度(未繪示)。在一些實施例中，導電片段302a、302b、304a和304b的至少二個導電片段，在第三方向Z上具有不同高度(未繪示)。
在一些實施例中，第一導體302和第二導體304形成位元線BL或位元線棒BLB。在一些實施例中，相較於其他方法，藉由在多個導電層上使用位元線BL或位元線棒 BLB，降低了積體電路結構300的位元線BL或位元線棒BLB的阻抗。在一些實施例中，相較於其他方法，藉由減少位元線BL或位元線棒BLB的阻抗，積體電路結構300的位元線BL或位元線棒BLB的長度較長，造就較其他方法大的記憶單元之陣列。
圖4為根據一些實施例之積體電路結構的佈局設計400之圖式。與圖5-6及7(後示)相同或相似的元件，係標以相同的元件符號，並省略其詳細說明。
佈局設計400、佈局設計500(圖5)或佈局設計700(圖7)之包括對準、長度、寬度和配置等的結構關係，係相似於圖3A至圖3B的積體電路結構300的結構關係和配置，故此處為簡化而不另說明圖4、圖5和圖7。
佈局設計400對應圖1之記憶體巨集100中的第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114之單一帶狀單元的佈局設計。
佈局設計400包括單元401、位元線佈局圖案406a和位元線棒佈局圖案406b。單元401為佈局設計400的單元邊界。在一些實施例中，單元401為圖1之記憶體巨集100中的第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114之一或多個帶狀單元的佈局設計之邊界。
在一些實施例中，位元線佈局圖案406a可用以製造記憶體巨集100或積體電路結構300之相對應的位元線片段140(圖1)。在一些實施例中，位元線棒佈局圖案406b可用以製造記憶體巨集100或積體電路結構300之相對應的 位元線棒片段142(圖1)。
每個位元線佈局圖案406a和位元線棒佈局圖案406b，係於第一方向Y延伸並與單元401重疊。
在第二方向X中，位元線佈局圖案406a和位元線棒佈局圖案406b係分開。
位元線佈局圖案406a包含導電特徵佈局圖案402a、404a和412a，以及介層窗佈局圖案410a和414a。
位元線棒佈局圖案406b包含導電特徵佈局圖案402b、404b和412b，以及介層窗佈局圖案410b和414b。
每個導電特徵佈局圖案402a和402b係於第一方向Y延伸，並彼此於第二方向X上分開。每個導電特徵佈局圖案402a和402b與單元401和導電特徵佈局圖案420重疊。導電特徵佈局圖案402a或402b可用以製造積體電路結構300之導電片段302a或302b(如圖3A至圖3B所示)。導電特徵佈局圖案402a和402b係位於佈局設計400的第一佈局階層上。在一些實施例中，導電特徵佈局圖案402a或402b係位於與第一佈局階層不同的佈局階層上。在一些實施例中，第一佈局階層為金屬1(M1)層。導電特徵佈局圖案402a和402b的其他配置或數量，也包括於本揭露的範圍內。金屬層之其他配置也包括於本揭露的範圍內。在一些實施例中，第一佈局階層為與M1層不同的金屬層。
每個導電特徵佈局圖案404a和404b係於第一方向Y延伸，並彼此於第二方向X上分開。每個導電特徵佈局圖案404a和404b與單元401和導電特徵佈局圖案420重 疊。導電特徵佈局圖案404a或404b可用以製造積體電路結構300之導電片段304a或304b(如圖3A至圖3B所示)。導電特徵佈局圖案404a和404b係位於佈局設計400的第二佈局階層上。在一些實施例中，導電特徵佈局圖案404a或404b係位於與第二佈局階層不同的佈局階層上。在一些實施例中，第二佈局階層為金屬3(M3)層。導電特徵佈局圖案404a和404b係位於相對應之導電特徵佈局圖案402a和402b的上方。在一些實施例中，導電特徵佈局圖案404a和404b與相對應之導電特徵佈局圖案402a和402b重疊。導電特徵佈局圖案404a和404b的其他配置或數量，也包括於本揭露的範圍內。金屬層之其他配置也包括於本揭露的範圍內。在一些實施例中，第二佈局階層為與M3層不同的金屬層。
每個導電特徵佈局圖案412a和412b係於第二方向X延伸。每個導電特徵佈局圖案412a和412b與單元401相對應側邊重疊。導電特徵佈局圖案412a或412b可用以製造積體電路結構300之第三導體312(如圖3A至圖3B所示)。導電特徵佈局圖案412a和412b係位於佈局設計400的第三佈局階層上。在一些實施例中，導電特徵佈局圖案412a或412b係位於與第三佈局階層不同的佈局階層上。在一些實施例中，第三佈局階層為金屬2(M2)層。導電特徵佈局圖案412a和412b與相對應之導電特徵佈局圖案402a和402b重疊。導電特徵佈局圖案412a和412b與相對應之導電特徵佈局圖案404a和404b重疊。導電特徵佈局圖案412a和412b的其他配置或數量，也包括於本揭露的範圍內。金屬 層之其他配置也包括於本揭露的範圍內。在一些實施例中，第三佈局階層為與M2層不同的金屬層。
介層窗佈局圖案410a或410b可用以製造積體電路結構300之第一介層窗310(如圖3A至圖3B所示)。介層窗佈局圖案410a或410b係介於相對應之導電特徵佈局圖案402a和402b和相對應之導電特徵佈局圖案412a和412b。每個介層窗佈局圖案410a和410b係位於相對應之導電特徵佈局圖案402a和402b上方。在一些實施例中，介層窗佈局圖案410a和410b係位於相對應之導電特徵佈局圖案412a和412b與相對應之導電特徵佈局圖案402a和402b重疊處。在一些實施例中，一或多個介層窗佈局圖案410a和410b的中心對準單元401的相對側邊(未標示)。介層窗佈局圖案410a或410b係位於佈局設計400之佈局階層(V1)上，此佈局階層(V1)係介於第一佈局階層和第三佈局階層之間。介層窗佈局圖案410a或410b的其他配置，也包括於本揭露的範圍內。在一些實施例中，介層窗佈局圖案410a或410b係位於與佈局階層V1不同的佈局階層上。
介層窗佈局圖案414a或414b可用以製造積體電路結構300之第二介層窗314(如圖3A至圖3B所示)。介層窗佈局圖案414a、414b係介於相對應之導電特徵佈局圖案404a、404b和相對應之導電特徵佈局圖案412a、412b之間。每個介層窗佈局圖案414a、414b係位於相對應之導電特徵佈局圖案412a、412b上方。在一些實施例中，介層窗佈局圖案414a、414b係位於相對應之導電特徵佈局圖案 404a、404b與相對應之導電特徵佈局圖案412a、412b重疊處。在一些實施例中，一或多個介層窗佈局圖案414a、414b的中心對準單元401的相對側邊(未標示)。在一些實施例中，介層窗佈局圖案414a、414b係對準相對應介層窗佈局圖案410a、410b之中心。介層窗佈局圖案414a或414b係位於佈局設計400之佈局階層(V2)上，此佈局階層(V2)係介於第二佈局階層和第三佈局階層之間。介層窗佈局圖案414a或414b的其他配置，也包括於本揭露的範圍內。在一些實施例中，介層窗佈局圖案414a或414b係位於與佈局階層V2不同的佈局階層上。
佈局設計400更包括導電特徵佈局圖案420、導電特徵佈局圖案422、導電特徵佈局圖案428和介層窗佈局圖案424和426。
導電特徵佈局圖案420係於第二方向X延伸。導電特徵佈局圖案420與單元401重疊。導電特徵佈局圖案420可用以製造第四導體(未繪示)，其係類似於積體電路結構300的字元線。導電特徵佈局圖案420係位於佈局設計400的第三佈局階層上。在一些實施例中，導電特徵佈局圖案420係位於與第三佈局階層不同的佈局階層上。導電特徵佈局圖案420的其他配置或數量，也包括於本揭露的範圍內。
導電特徵佈局圖案422係於第一方向Y延伸。導電特徵佈局圖案422與單元401及導電特徵佈局圖案420重疊。導電特徵佈局圖案422可用以製造積體電路結構300的 第五導體(未繪示)。導電特徵佈局圖案422係位於佈局設計400的第一佈局階層上。在一些實施例中，導電特徵佈局圖案422係位於與第一佈局階層不同的佈局階層上。導電特徵佈局圖案422的其他配置或數量，也包括於本揭露的範圍內。
導電特徵佈局圖案428係於第一方向Y延伸。導電特徵佈局圖案428與單元401、導電特徵佈局圖案420及導電特徵佈局圖案422重疊。導電特徵佈局圖案428可用以製造積體電路結構300的第六導體(未繪示)。導電特徵佈局圖案428係位於佈局設計400的第二佈局階層上。在一些實施例中，導電特徵佈局圖案428係位於與第二佈局階層不同的佈局階層上。導電特徵佈局圖案428的其他配置或數量，也包括於本揭露的範圍內。
介層窗佈局圖案424可用以製造積體電路結構300之第三介層窗(未繪示)。介層窗佈局圖案424係位於導電特徵佈局圖案420和導電特徵佈局圖案422之間。介層窗佈局圖案424係位於導電特徵佈局圖案420上方。在一些實施例中，介層窗佈局圖案424係位於導電特徵佈局圖案422和導電特徵佈局圖案420重疊處。在一些實施例中，介層窗佈局圖案424的中心對準單元401的中心。介層窗佈局圖案424係位於佈局設計400的佈局階層(V1)上，此佈局設計400的佈局階層(V1)係位於第二佈局階層和第三佈局階層之間。介層窗佈局圖案424的其他配置也包括於本揭露的範圍內。在一些實施例中，介層窗佈局圖案424係位於與V1 階層不同的佈局階層上。
介層窗佈局圖案426可用以製造積體電路結構300之第四介層窗(未繪示)。介層窗佈局圖案426係位於導電特徵佈局圖案428和導電特徵佈局圖案422之間。介層窗佈局圖案426係位於導電特徵佈局圖案422上方。在一些實施例中，介層窗佈局圖案426係位於導電特徵佈局圖案428和導電特徵佈局圖案422重疊處。在一些實施例中，介層窗佈局圖案426的中心對準至少單元401的中心或介層窗佈局圖案424的中心。介層窗佈局圖案426係位於佈局設計400的佈局階層(V2)上，此佈局設計400的佈局階層(V2)係位於第二佈局階層和第三佈局階層之間。介層窗佈局圖案426的其他配置也包括於本揭露的範圍內。在一些實施例中，介層窗佈局圖案426係位於與V2階層不同的佈局階層上。
佈局設計400更包括導電特徵佈局圖案430a、430b、434a、434b和介層窗佈局圖案432a、432b。
每個導電特徵佈局圖案430a和430b於第二方向X延伸。每個導電特徵佈局圖案430a和430b與單元401重疊。在一些實施例中，導電特徵佈局圖案430a與單元401的第一角(未標示)重疊，且導電特徵佈局圖案430b與單元401的第二角(未標示)重疊。導電特徵佈局圖案430a或430b係用以製造積體電路結構300的導電片段(未繪示)。導電特徵佈局圖案430a和430b係位於佈局設計400的第二佈局階層上。在一些實施例中，導電特徵佈局圖案430a或430b係位於與第二佈局階層不同的佈局階層。導電特徵佈局圖案 430a和430b的其他配置或數量，也包括於本揭露的範圍內。
每個導電特徵佈局圖案434a和434b係於第一方向Y延伸。每個導電特徵佈局圖案434a和434b與單元401以及導電特徵佈局圖案420重疊。導電特徵佈局圖案434a、434b與相對應之導電特徵佈局圖案430a、430b重疊。導電特徵佈局圖案434a或434b係用以製造積體電路結構300的導電片段(未繪示)。導電特徵佈局圖案434a和434b係位於佈局設計400的第二佈局階層上。在一些實施例中，導電特徵佈局圖案434a或434b係位於與第二佈局階層不同的佈局階層。導電特徵佈局圖案434a、434b係位於相對應之導電特徵佈局圖案430a、430b的上方。導電特徵佈局圖案434a和434b的其他配置或數量，也包括於本揭露的範圍內。
介層窗佈局圖案432a或432b可用以製造積體電路結構300的第五介層窗(未繪示)。介層窗佈局圖案432a、432b係位於相對應之導電特徵佈局圖案434a、434b和相對應之導電特徵佈局圖案430a、430b之間。每個介層窗佈局圖案432a、432b係位於相對應之導電特徵佈局圖案430a、430b上方。在一些實施例中，介層窗佈局圖案432a、432b係位於相對應之導電特徵佈局圖案434a、434b和相對應之導電特徵佈局圖案430a、430b重疊處。在一些實施例中，介層窗佈局圖案432a、432b的一或多個中心對準單元401的角。介層窗佈局圖案432a或432b係位於佈局設計400的佈局階層(V2)上，此佈局設計400的佈局階層(V2)係位於第二佈局階層和第三佈局階層之間。介層窗佈局圖案 432a或432b的其他配置也包括於本揭露的範圍內。在一些實施例中，介層窗佈局圖案432a或432b係位於與V2階層不同的佈局階層上。
在一些實施例中，導電特徵佈局圖案420、422和428，以及介層窗佈局圖案424和426可用以製造一導電結構(未繪示)，此導電結構係耦合至單元401中的電晶體之第一供應電壓VDD和N井或P井區域。
在一些實施例中，導電特徵佈局圖案430a、430b、介層窗佈局圖案432a、432b、導電特徵佈局圖案434a、434b可用以製造一導電結構(未繪示)，此導電結構係耦合至帶狀單元中的電晶體之第二供應電壓VSS和N井或P井區域。第二供應電源VSS與第一供應電壓VDD不同。
關於佈局設計400-500或700的一或多個電晶體之佈局設計詳情，可參考例如於2016年6月18日申請的美國申請案US 15/186,446，此處引用此案的整體內容做為參考。在一些實施例中，相較於其他方法，藉由使用佈局設計400-500的位元線佈局圖案406a和位元線棒佈局圖案406b，製造多個導電層上之相對應的位元線BL和位元線棒BLB，降低了記憶體陣列100或600的位元線BL或位元線棒BLB的阻抗。在一些實施例中，相較於其他方法，藉由減少位元線BL或位元線棒BLB的阻抗，記憶體陣列100或600的位元線BL或位元線棒BLB的長度較長，造就較其他方法大的記憶單元之陣列。
圖5為根據一些實施例之積體電路結構的佈局 設計500之圖式。
佈局設計500為圖4的佈局設計400之變化。相較於圖4的佈局設計400，佈局設計500不包括導電特徵佈局圖案422和428，以及介層窗佈局圖案424和426。
相較於圖4的佈局設計400，佈局設計500的導電特徵佈局圖案520，取代導電特徵佈局圖案420，且單元501取代單元401。單元501對應至佈局設計500的單元邊界。
導電特徵佈局圖案520於第二方向X延伸。導電特徵佈局圖案520與單元501重疊。導電特徵佈局圖案520可用以製造記憶單元200的字元線部分(例如圖2中的字元線WL)。導電特徵佈局圖案520係位於佈局設計500的第三佈局階層上。在一些實施例中，導電特徵佈局圖案520係位於與第三佈局階層不同的佈局階層上。導電特徵佈局圖案520的其他配置或數量，也包括於本揭露的範圍內。
佈局設計500可用於圖1的記憶體巨集100和圖6的記憶體巨集600之每一者。在一些實施例中，佈局設計500對應至圖1之第一記憶單元陣列104或圖1之第二記憶單元陣列106的一或多個記憶單元(在圖1中標示為「單元」)的佈局設計，或圖2之記憶單元200的佈局設計。在一些實施例中，若佈局設計500對應至圖1中的一或多個記憶單元(標示為「單元」)的佈局設計，則佈局設計500可用以製造圖3A至圖3B的積體電路結構300之第一部分330和第二部分340。在一些實施例中，佈局設計500對應至單元陣列 602(圖6)中的記憶單元(在圖6中標示為「單元B」)之佈局設計。在一些實施例中，若佈局設計500對應至圖6中的一或多個第二記憶單元(標示為「單元B」)之佈局設計，則佈局設計500可用以製造圖3A至圖3B的積體電路結構300之第一部分330。
圖6為根據一些實施例之記憶體巨集600的電路圖。在圖6的實施例中，記憶體巨集600為SRAM巨集。SRAM係用於繪製圖式，但其他種類的記憶體也包括於許多實施例的範圍中。
記憶體巨集600為圖1的記憶體巨集100之變化。相較於圖1之記憶體巨集100，記憶體巨集600的單元陣列602取代圖1的單元陣列102。
單元陣列602為具有M列和N行的記憶單元陣列(例如單元-A或單元-B)。單元陣列602中的多行單元係配置於第一方向Y。單元陣列602中的多列單元係配置於第二方向X。
在一些實施例中，單元陣列602的至少一記憶單元包括一或多個單埠(single port；SP)SRAM單元。在一些實施例中，單元陣列602的至少一記憶單元包括一或多個雙埠(dual port；DP)SRAM單元。在單元陣列602中之不同類型的記憶單元，包含於本揭露預期的範圍內。
單元陣列602的每行中，具有一或多個第一記憶單元(單元-A)，其穿插一或多個第二記憶單元(單元-B)。在一些實施例中，在每行中，第二記憶單元(單元-B) 係於第一方向Y中，隔Y1個單元重複一次。在一些實施例中，Y1為3至15。例如：在一些實施例中，每個第二記憶單元(單元-B)係與同行中的另一第二記憶單元(單元-B)相隔3至15列的第一記憶單元(單元-A)。因為此種配置或記憶體巨集600的尺寸之故，行3、...、行N僅表示單一個第二記憶單元(單元-B)，但行3、...、行N之每一者包括未繪示的一或多個額外的第二記憶單元(單元-B)。單元陣列602的其他配置也包括於本揭露的範圍內。
單元陣列602的每列具有一或多個第一記憶單元(單元-A)，其穿插一或多個第二記憶單元(單元-B)。
第一記憶單元(單元-A)或第二記憶單元(單元-B)對應圖2的記憶單元200。
可結合圖5的佈局設計500和圖7的佈局設計700，以利用記憶體巨集600。在一些實施例中，系統900可使用佈局設計500，以製造第二記憶單元(單元-B)。在一些實施例中，系統900可使用佈局設計700，以製造第一記憶單元(單元-A)。
在一些實施例中，陣列602的一或多個第二記憶單元(單元-B)對應至積體電路結構300的第一部分330。例如：在一些實施例中，陣列602的一或多個第二記憶單元(單元-B)包括積體電路結構300之導電片段302a和304a、第三導體312、第一介層窗310和第二介層窗314。在一些實施例中，在陣列602的一或多個第二記憶單元(單元-B)中，圖3A至圖3B的導電片段302a係耦合至圖3A至圖3B的 導電片段304a。第二記憶單元(單元-B)之其他配置也包括於本揭露的範圍內。例如：在一些實施例中，陣列602的第二記憶單元(單元-B)的數量增加。在一些實施例中，藉由增加的陣列602的第二記憶單元(單元-B)的數量，導電片段302a和導電片段304a之間的電性連接數量增加，造成位元線BL或位元線棒BLB具有較其他方法低的阻抗。
在一些實施例中，陣列602的一或多個第一記憶單元(單元-A)對應至積體電路結構300的第二部分340。例如：在一些實施例中，陣列602的一或多個第一記憶單元(單元-A)包括積體電路結構300之導電片段302b和304b。在一些實施例中，在陣列602的一或多個第一記憶單元(單元-A)中，導電片段302b不耦合至圖3A至圖3B的導電片段304b。第一記憶單元(單元-A)的其他配置也包括於本揭露的範圍內。例如：在一些實施例中，陣列602的第一記憶單元(單元-A)的數量增加，造成在每個第一記憶單元(單元-A)所使用的導電結構312(或稱第三導體)較少。在一些實施例中，藉由在每個第一記憶單元(單元-A)使用較少的導電結構312，之前被導電結構312所覆蓋的區域可用做較寬的字元線WL，造就相較於其他方法低的字元線WL阻抗。
在一些實施例中，同行中的每個第二記憶單元(單元-B)係彼此分開一距離Y1。例如：單元陣列602的行1包括單元610、單元612和記憶單元陣列614。單元610和單元612之每一者都為第二記憶單元(單元-B)。為簡化說明，在同行中，一對第二記憶單元之間的第一記憶單元為另一單 元陣列，但其在圖6中未標示為記憶單元陣列，以達簡化之目的。
在一些實施例中，記憶單元陣列614包括第一記憶單元(單元-A)的陣列，此第一記憶單元(單元-A)的陣列包括Y1列及N行，其中Y1為對應至記憶單元陣列614中的列數的正整數。在一些實施例中，Y1為3至15。
圖7為根據一些實施例之積體電路結構的佈局設計700之圖式。
佈局設計700可用於製造圖6中的記憶體巨集600之一或多個第一記憶單元(單元-A)。
佈局設計700為圖5的佈局設計500之變化。相較於圖5的佈局設計500，佈局設計700不包括介層窗佈局圖案410a、410b、414a和414b，以及導電特徵佈局圖案412a和412b。
佈局設計700的單元701取代佈局設計500的單元501。單元701對應至佈局設計700的單元邊界。
佈局設計700對應至記憶單元陣列614中的一或多個記憶單元(圖6中標示為「單元-A」)之佈局設計。在一些實施例中，佈局設計700可用以製造圖3A至圖3B的積體電路結構300的第二部分340。
佈局設計700不包括介層窗佈局圖案410a、410b、414a和414b，以及導電特徵佈局圖案412a和412b，因此由佈局圖案700所製造的位元線BL或位元線棒BLB的導電特徵佈局圖案(例如302b和304b)，在單元701中彼此 不互相耦合。在一些實施例中，圖3A至圖3B的導電佈局特徵圖案302b不電性耦合至圖3A至圖3B的導電佈局特徵圖案304b。在一些實施例中，相較於其他方法，藉由使用佈局設計700的位元線佈局圖案706a和位元線棒佈局圖案706b，製造在多個導電層上相對應之位元線BL或位元線棒BLB，降低了記憶體陣列600的位元線BL或位元線棒BLB的阻抗。在一些實施例中，相較於其他方法，藉由減少位元線BL或位元線棒BLB的阻抗，記憶體陣列600的位元線BL或位元線棒BLB的長度較長，造就較其他方法大的記憶單元之陣列。
圖8A為根據一些實施例之積體電路的形成或製造方法800A的流程圖。需了解的是，在圖8A中所描繪的方法800A進行前、中及/或後，可進行額外的操作，且一些其他的製程僅於此處簡要說明。在一些實施例中，方法800A可用於形成積體電路，如記憶體巨集100(圖1)、記憶單元200(圖2)、積體電路結構300(圖3A至圖3B)或記憶體巨集600(圖6)。在一些實施例中，方法800A可用於形成與一或多個佈局設計400-500或700(圖4-5或7)具有相似結構關係的積體電路。
在方法800A的操作802中，產生記憶體陣列電路(例如記憶體巨集100、600)的佈局設計400、500或700。操作802係藉由一處理裝置(例如處理器902(圖9))進行，此處理裝置係配置以執行指令而產生佈局設計400、500或700。在一些實施例中，佈局設計400、500或700為圖庫系 統(graphic database system；GIDSII)檔案格式。
在方法800A的操作804中，基於佈局設計400、500或700，製造記憶體陣列電路(例如記憶體巨集100、600)。在一些實施例中，操作802或804的記憶體陣列電路包含記憶單元200(圖2)或積體電路結構300(圖3A至圖3B)。在一些實施例中，方法800A的操作804包含基於佈局設計400、500或700製造至少一個罩幕，以及基於此至少一個罩幕製造前述記憶體陣列電路。
圖8B為根據一些實施例之產生記憶體陣列電路的佈局設計之方法800B的流程圖。需了解的是，在圖8B中所描繪的方法800B進行前、中及/或後，可進行額外的操作，且一些其他的製程僅於此處簡要說明。在一些實施例中，方法800B可用於產生記憶體巨集100(圖1)、記憶單元200(圖2)、積體電路結構300(圖3A至圖3B)或記憶體巨集600(圖6)之一或多個佈局設計400-500或700(圖4至圖5、圖7)。
在方法800B的操作810中，產生第一記憶單元佈局圖案(例如佈局設計400、500或700)。在一些實施例中，第一記憶單元佈局圖案(例如佈局設計400、500或700)對應至製造記憶單元陣列電路的第一記憶單元(例如單元-A、單元-B)。
在一些實施例中，方法800A或800B的第一記憶單元包括記憶單元200。在一些實施例中，方法800A或800B的第一記憶單元包括第一組帶狀單元110、第二組帶 狀單元112或第三組帶狀單元114的一或多個帶狀單元。在一些實施例中，方法800A或800B的第一記憶單元包括第一記憶單元陣列104或第二記憶單元陣列106的一或多個記憶單元。在一些實施例中，方法800A或800B的第一記憶單元係配置以儲存資料。在一些實施例中，操作810更包含將第一記憶單元佈局圖案(例如佈局設計400、500或700)放置於佈局設計的一佈局階層中。
在操作812中，產生第二記憶單元佈局圖案(例如佈局設計400、500或700)。在一些實施例中，第二記憶單元佈局圖案(例如佈局設計400、500或700)對應至製造記憶單元陣列電路的第二記憶單元(例如單元-A、單元-B)。在一些實施例中，於第一方向Y上，第二記憶單元佈局圖案與第一記憶單元佈局圖案分開。
在一些實施例中，方法800A或800B的第二記憶單元包括記憶單元200。在一些實施例中，方法800A或800B的第二記憶單元包括第一組帶狀單元110、第二組帶狀單元112或第三組帶狀單元114的一或多個帶狀單元。在一些實施例中，方法800A或800B的第二記憶單元包括第一記憶單元陣列104或第二記憶單元陣列106的一或多個記憶單元。在一些實施例中，方法800A或800B的第二記憶單元係配置以儲存資料。在一些實施例中，操作812更包含將第二記憶單元佈局圖案(例如佈局設計400、500或700)放置於佈局設計的一佈局階層中。
在操作814中，產生位元線佈局圖案406a、 706a或位元線棒佈局圖案406b、706b。在一些實施例中，位元線佈局圖案406a、706a對應至製造記憶體陣列電路的位元線BL。在一些實施例中，位元線棒佈局圖案406b、706b對應至製造記憶體陣列電路的位元線棒BLB。在一些實施例中，位元線佈局圖案406a、706a或位元線棒佈局圖案406b、706b係於第一方向Y延伸。在一些實施例中，操作814更包括將位元線佈局圖案406a、706a或位元線棒佈局圖案406b、706b放進佈局圖案中。
在一些實施例中，操作814包括一或多個操作816、818、820、822或824。
在操作816中，產生第一導電特徵佈局圖案(導電特徵佈局圖案402a、402b)。在一些實施例中，第一導電特徵佈局圖案(導電特徵佈局圖案402a、402b)對應製造位元線BL或位元線棒BLB的第一導電片段(導電片段302a、302b)。在一些實施例中，第一導電特徵佈局圖案係於第一方向Y延伸，並位於第一佈局階層。在一些實施例中，操作816更包括將第一導電特徵佈局圖案402a、402b放置於第一佈局階層(M1)上。在一些實施例中，方法800A或800B的第一導電特徵佈局圖案包括導電特徵佈局圖案422。
在操作818中，產生第二導電特徵佈局圖案(導電特徵佈局圖案404a、404b)。在一些實施例中，第二導電特徵佈局圖案(導電特徵佈局圖案404a、404b)對應至製造位元線BL或位元線棒BLB的第二導電片段(例如導電片段304a、304b)。在一些實施例中，第二導電特徵佈局圖案係 於第一方向Y延伸，並位於與第一佈局階層(M1)不同的第二佈局階層(M3)上。在一些實施例中，操作818更包含將第二導電特徵佈局圖案404a、404b放置在第二佈局階層。在一些實施例中，方法800A或800B的第二導電特徵佈局圖案包括一或多個導電特徵佈局圖案428、434a或434b。
在操作820中，產生第三導電特徵佈局圖案(例如導電特徵佈局圖412a、412b)。在一些實施例中，第三導電特徵佈局圖案(例如導電特徵佈局圖412a、412b)對應至製造第三導電片段(例如第三導體312)。在一些實施例中，第三導電特徵佈局圖案係於第二方向X延伸，且位於與第一佈局階層(M1)和第二佈局階層(M3)不同的第三佈局階層(M2)上。在一些實施例中，操作820更包含將第三導電特徵佈局圖案412a、412b放置於第三佈局階層上。在一些實施例中，方法800A或800B的第三導電特徵佈局圖案包括一或多個導電特徵佈局圖案420、430a或430b。
在操作822中，產生第一介層窗佈局圖案(例如介層窗佈局圖案410a、410b)。在一些實施例中，第一介層窗佈局圖案(例如介層窗佈局圖案410a、410b)對應至製造第一介層窗310，其係位於位元線BL或位元線棒BLB的第一導電片段(例如導電片段302a、302b)及第三導電片段(例如第三導體312)之間。在一些實施例中，第一介層窗佈局圖案(例如介層窗佈局圖案410a、410b)係位於第三導電特徵佈局圖案412a、412b和第一導電特徵佈局圖案402a、402b重疊處。在一些實施例中，操作822更包括將第一介層 窗佈局圖案放置於第一佈局階層(M1)和第三佈局階層(M2)之間。
在操作824中，產生第二介層窗佈局圖案(例如介層窗佈局圖案414a、414b)。在一些實施例中，第二介層窗佈局圖案(例如介層窗佈局圖案414a、414b)對應至製造第二介層窗314，其係耦合於位元線BL或位元線棒BLB的第二導電片段(例如導電片段304a、304b)及第三導電片段(例如第三導體312)之間。在一些實施例中，第二介層窗佈局圖案(例如介層窗佈局圖案414a、414b)係位於第二導電特徵佈局圖案(例如導電特徵佈局圖案404a、404b)和第三導電特徵佈局圖案(例如導電特徵佈局圖案412a、412b)重疊處。在一些實施例中，操作824更包括將第二介層窗佈局圖案放置於第二佈局階層(M3)和第三佈局階層(M2)之間。
在一些實施例中，一或多個佈局設計400、500或700為標準單元。在一些實施例中，不進行一或多個操作816、818、820、822或824。
藉由一處理裝置進行方法800A-800B的一或多個操作，此處理裝置係配置以接收指令而製造如記憶體巨集100或600之記憶體陣列電路，或如積體電路結構300之積體電路。在一些實施例中，方法800A-800B的一或多個操作係使用與方法800A-800B的不同之一或多個操作所使用的相同之處理裝置進行。在一些實施例中，方法800A-800B的一或多個操作係使用與方法800A-800B的不同之一或多個操作所使用的不同之處理裝置進行。
圖9為根據一些實施例之設計積體電路佈局設計的系統900之示意圖。在一些實施例中，系統900產生或放置此處所述之一或多個積體電路佈局設計。系統900包括硬體處理器902和非暫態的電腦可讀儲存媒介904，此非暫態電腦可讀儲存媒介904係編碼(即儲存)有電腦程式碼906(即一組指令)。電腦可讀儲存媒介904係配置為連接(interfacing)至製造機器，以製造積體電路。處理器902藉由匯流排908，電性耦合至電腦可讀儲存媒介904。處理器902也藉由匯流排908，電性耦合至輸入/輸出介面910。網絡介面912也藉由匯流排908，電性耦合至處理器902。網絡介面912係連接至網絡914，以使處理器902和電腦可讀儲存媒介904可透過網絡914，連接至外部元件。處理器902係配置以執行於電腦可讀儲存媒介904中編碼的電腦程式碼906，以造成系統900可用以進行方法800A或800B中所述的一部分或全部的操作。
在一些實施例中，處理器902為中央處理單元(central processing unit；CPU)、多元處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或適合的處理單元。
在一些實施例中，電腦可讀儲存媒介904為電子、磁力、光學、電磁、紅外線、及/或半導體之系統(或設備或裝置)。例如：電腦可讀儲存媒介904包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、硬磁碟及/或光碟。在一些使用光碟的實施例中，電腦可讀儲存媒介904包括唯讀光碟記憶體(disk-read only memory；CD-ROM)、可重複錄寫光碟(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一些實施例中，儲存媒介904儲存電腦程式碼906，以致使系統900進行方法800A或800B。在一些實施例中，儲存媒介904也儲存進行方法800A或800B所需的資訊，以及在進行方法800A或800B時產生的資訊，如佈局設計916和使用者介面918，及/或一組可執行指令，以進行方法800A或800B的操作。在一些實施例中，佈局設計916包含一或多個佈局設計400、500或700。
在一些實施例中，儲存媒介904儲存指令(例如電腦程式碼906)，以連接製造機器。所述指令(例如電腦程式碼906)使處理器902可產生製造指令，此製造指令可由製造機器讀取，以在製造過程中有效地施行方法800A或800B。
系統900包括輸入/輸出介面910。輸入/輸出介面910耦合至外部電路。在一些實施例中，輸入/輸出介面910包括鍵盤、小鍵盤、滑鼠、軌跡球及/或方向按鍵，以傳達資訊和命令至處理器902。
系統900也包括網絡介面912，其係耦合至處理器902。網絡介面912使系統900與網絡914連通，且有一或多個其他電腦系統與此網絡914連通。網絡介面912包括無 線網絡介面，如藍芽、無線網路(WIFI)、全球互通微波接取(WIMAX)、通用封包無線服務(GPRS)或寬頻劃碼多重接取(WCDMA)；或有線網絡介面，如乙太網路、通用序列匯流排(USB)或IEEE-1394。在一些實施例中，方法800A或800B係在二個或更多的系統900中施行，且於不同系統900之間，藉由網絡914交換如佈局設計之資訊和使用者介面。
系統900係配置以透過輸入/輸出介面910或網絡介面912，接收與佈局設計相關的資訊。所述資訊係藉由匯流排908傳輸至處理器902，以決定用以製造積體電路結構200的佈局設計。然後，佈局設計係於電腦可讀媒介904中儲存為佈局設計916。系統900係配置以透過輸入/輸出介面910或網絡介面912，接收與使用者介面相關的資訊。此資訊係於電腦可讀媒介904中儲存為使用者介面918。
在一些實施例中，方法800A或800B係做為分立軟體應用程式，以藉由處理器來執行。在一些實施例中，方法800A或800B係做為軟體應用程式來施行，此軟體應用程式為額外的軟體應用程式的一部分。在一些實施例中，方法800A或800B係做為插入至軟體應用程式的插件來施行。在一些實施例中，方法800A或800B係做為電子設計自動化(EDA)工具的一部分之軟體應用程式來施行。在一些實施例中，方法800A或800B係做為電子設計自動化(EDA)工具所用的軟體應用程式來施行。在一些實施例中，電子設計自動化(EDA)工具係用以產生積體電路裝置的佈局。在一 些實施例中，佈局係儲存於非暫態的電腦可讀媒介。在一些實施例中，佈局係使用如從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)獲得的VIRTUOSO®工具，或其他適合的佈局產生工具而產生的。在一些實施例中，佈局係基於網路連線表(netlist)而產生的，而此網路連線表係基於示意的設計而創造。在一些實施例中，方法800A或800B係藉由製造裝置來施行，以使用基於系統900所產生之一或多個佈局圖案(例如佈局圖案400-500或700)所製造的一組罩幕，來製造積體電路(例如積體電路300)。
圖9的系統900產生積體電路結構300之佈局設計(例如佈局設計400-500或700)，其中相較於其他方法，積體電路結構300具有較長的位元線或位元線棒佈局圖案。
本說明書的一個態樣是有關於積體電路結構。此積體電路結構包括記憶體陣列。此記憶體陣列包括沿第一方向配置的一行單元，以及沿上述第一方向延伸於此行單元之上的位元線。此行單元包括一組記憶單元和一組帶狀單元。位元線包含第一導體和第二導體。第一導體係延伸於第一方向中，並位於第一導電層中。第二導體係延伸於第一方向中，並位於第二導電層中，第二導電層與第一導電層不同。在一些實施例中，位元線更包含複數個位元線片段，此些位元線片段的每一者位於上述之一組帶狀單元或上述之一組記憶單元的相對應單元中。在一些實施例中，第一導體包含延伸於第一方向中的第一組導電片段。在一些實施例 中，第二導體包含延伸於第一方向中的第二組導電片段。在一些實施例中，第一組導電片段之每一片段，以及第二組導電片段之每一片段，係位於上述之一組帶狀單元或上述之一組記憶單元的相對應單元中。在一些實施例中，記憶體陣列更包含第三導體、第一介層窗和第二介層窗。在一些實施例中，第三導體延伸於與第一方向不同的第二方向，且第三導體位於與第一導電層和第二導電層不同的第三導電層中。在一些實施例中，第一介層窗位於第一組導電片段之一片段上以及第三導體下，且第一介層窗電性耦合第一組導電片段之所述片段至第三導體。在一些實施例中，第二介層窗位於第三導體上及第二組導電片段之一片段下，且第二介層窗電性耦合第三導體至第二組導電片段的所述片段。在一些實施例中，第三導體、第一介層窗和第二介層窗係位於上述之一組記憶單元的第一記憶單元中。在一些實施例中，在上述之一組帶狀單元之第一帶狀單元中，第一導體和第二導體電性耦合。在一些實施例中，記憶體陣列更包含上述之一組帶狀單元之第二帶狀單元，此第二帶狀單元係與上述之一組帶狀單元之第一帶狀單元，在第一方向上分開第一值，且此第一值為15列的記憶單元至128列的記憶單元。在一些實施例中，上述之一組帶狀單元中的一帶狀單元包含延伸於第一方向中，並位於第一導電層中的第三導體，第三導體係耦合至一第一供電電壓；延伸於與第一方向不同的第二方向中，並位於與第一導電層和第二導電層不同的第三導電層中的第四導體；延伸於第一方向中，並位於第二導電層中的第五導 體；位於第一導體上及第四導體下的第一介層窗，此第一介層窗電性耦合第三導體至第四導體；以及，位於第四導體上及第五導體下的第二介層窗，此第二介層窗電性耦合第四導體至第五導體。在一些實施例中，在上述之一組記憶單元的第一記憶單元中，第一導體係電性耦合至第二導體。在一些實施例中，記憶體陣列更包含沿第一方向延伸於上述之一行單元之上的位元線棒，在與第一方向不同的第二方向上，此位元線棒與上述位元線分開。在一些實施例中，此位元線棒包含延伸於第一方向中，並位於第一導電層中的第三導體；以及，延伸於第一方向中，並位於第二導電層中的第四導體。在一些實施例中，此位元線棒更包含複數個位元線棒片段，此些位元線棒片段的每一者係位於上述之一組帶狀單元或上述之一組記憶單元的相對應單元中。在一些實施例中，上述第三導體包含延伸於第一方向中的第三組導電片段。在一些實施例中，上述第四導體包含延伸於第一方向中的第四組導電片段。在一些實施例中，第三組導電片段的每個片段和第四組導電片段的每個片段係位於上述之一組帶狀單元或上述之一組記憶單元之相對應單元中。
本說明書的另一個態樣是有關於記憶體陣列。此記憶體陣列包含第一記憶單元、第二記憶單元和位元線。第一記憶單元係配置以儲存資料。第二記憶單元係配置以儲存資料。此第一記憶單元和此第二記憶單元係沿第一方向配置於第一行記憶單元中。所述位元線沿第一方向延伸於第一記憶單元和第二記憶單元之上。所述位元線包含第一導體和 第二導體。第一導體係延伸於第一方向中，並位於第一導電層中。第二導體係延伸於第一方向中，並位於與第一導電層不同的第二導電層。在一些實施例中，第一導體包含第一導電片段和第二導電片段，此第一導電片段和第二導電片段的每一者係延伸於第一方向中，並位於第一導電層中。在一些實施例中，第二導體包含第三導電片段和第四導電片段，此第三導電片段和第四導電片段的每一者係延伸於第一方向中，並位於第二導電層中。在一些實施例中，第一導電片段和第三導電片段係位於第一記憶單元中。在一些實施例中，第二導電片段和第四導電片段係位於第二記憶單元中。在一些實施例中，在第一記憶單元中，第一導電片段係耦合至第三導電片段。在一些實施例中，在第二記憶單元中，第二導電片段係不耦合至第四導電片段。在一些實施例中，在第二記憶單元中，第二導電片段係耦合至第四導電片段。在一些實施例中，記憶體陣列更包含位於第一記憶單元和第二記憶單元之間的第一記憶單元陣列，此第一記憶單元陣列具有3列記憶單元至15列記憶單元之記憶單元列數。在一些實施例中，位於第一行記憶單元的第一記憶單元陣列的記憶單元之每一者，包含位於第一導電片段和第二導電片段之間的相對應第五導電片段，且此相對應第五導電片段位於第一導電層中；以及，位於第三導電片段和第四導電片段之間的相對應第六導電片段，且此相對應第六導電片段係位於第二導電層中。在一些實施例中，在第一記憶單元陣列中的每個記憶單元的相對應第五導電片段，不耦合至在第一記憶單元陣列 中的每個記憶單元的相對應第六導電片段。在一些實施例中，所述記憶體陣列更包含第五導電片段、第一介層窗和第二介層窗。在一些實施例中，第五導電片段係延伸於與第一方向不同的第二方向中，且此第五導電片段位於與第一導電層和第二導電層不同的第三導電層中。在一些實施例中，第一介層窗位於第一導電片段上及第五導電片段下，且第一介層窗電性耦合第一導電片段至第五導電片段。在一些實施例中，第二介層窗位於第五導電片段上及第三導電片段下，且第二介層窗電性耦合第五導電片段至第三導電片段。
本說明書的又一個態樣是有關於一種記憶體陣列。此記憶體陣列包含沿第一方向配置的第一行單元，和沿第一方向延伸於第一行單元之上的第一位元線棒。在一些實施例中，此第一行單元包括第一記憶單元和第二記憶單元。在一些實施例中，此第一位元線棒包括延伸於第一方向中，並位於第一導電層中的第一導體，以及延伸於第一方向中，並位於與第一導電層不同的第二導電層中的第二導體。在一些實施例中，至少在第一記憶單元或第二記憶單元中，第一導體電性耦合至第二導體。在一些實施例中，記憶體陣列更包含沿第一方向配置的第二行單元，和沿第一方向延伸於第二行單元之上的第二位元線棒。在一些實施例中，在與第一方向不同的第二方向，第二行單元與第一行單元分開。在一些實施例中，第二行單元包含第三記憶單元和第四記憶單元。在一些實施例中，第二位元線棒包含延伸於第一方向中，並位於第一導電層中的第三導體，以及延伸於第一方向 中，並位於第二導電層中的第四導體。在一些實施例中，至少在第三記憶單元或第四記憶單元中，第三導體電性耦合至第四導體。
本說明書的再一態樣是有關於一種記憶體陣列電路的製造方法。此方法包括藉由處理器產生記憶體陣列的佈局設計，以及基於此佈局設計製造記憶體陣列電路。在一些實施例中，產生佈局陣列的操作包括產生第一記憶單元佈局圖案、產生第二記憶單元佈局圖案，以及產生位元線佈局圖案。在一些實施例中，產生第一記憶單元局圖案係對應至製造記憶單元陣列電路(或稱記憶體陣列電路)的第一記憶單元，其是配置以儲存資料。在一些實施例中，產生第二記憶單元佈局圖案對應至製造記憶單元陣列電路的第二記憶單元，其是配置以儲存資料，此第二記憶單元佈局圖案係與第一記憶單元佈局圖案於第一方向分開。在一些實施例中，產生位元線佈局圖案是對應至製造記憶體陣列電路的位元線，此位元線佈局圖案係延伸於第一方向中。在一些實施例中，產生位元線佈局圖案包括：產生第一導電特徵佈局圖案，其係對應至製造位元線的第一導電片段，此第一導電特徵佈局圖案係延伸於第一方向中，並位於第一佈局階層；產生第二導電特徵佈局圖案，對應至製造位元線的第二導電片段，此第二導電特徵佈局圖案係延伸於第一方向中，並位於與第一佈局階層不同的第二佈局階層上；產生第三導電特徵佈局圖案，其係對應至製造第三導電片段，此第三導電特徵佈局圖案係延伸於第二方向中，並位於與第一佈局階層和第 二佈局階層不同的第三佈局階層上，且第二方向與第一方向不同；產生第一介層窗佈局圖案，其係對應至製造耦合於位元線的第一導電片段和第三導電片段之間的第一介層窗，第一介層窗佈局圖案位於第三導電特徵佈局圖案與第一導電特徵佈局圖案重疊處；以及，產生第二介層窗佈局圖案，其係對應至製造耦合於位元線的第二導電片段和第三導電片段之間的第二介層窗，第二介層窗佈局圖案係位於第二導電特徵佈局圖案和第三導電特徵佈局圖案重疊處。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。
100‧‧‧記憶體巨集
102‧‧‧單元陣列
104‧‧‧第一記憶單元陣列
106‧‧‧第二記憶單元陣列
110‧‧‧第一組帶狀單元
112‧‧‧第二組帶狀單元
114‧‧‧第三組帶狀單元
140‧‧‧位元線片段
142‧‧‧位元線棒片段
BL‧‧‧位元線
BLB‧‧‧位元線棒
M‧‧‧列數
N‧‧‧行數
X1、X2‧‧‧單元
X‧‧‧第二方向
Y‧‧‧第一方向

Claims (10)

  1. 一種記憶體陣列，包含：一行單元，沿一第一方向配置，該行單元包含一組記憶單元和一組帶狀單元；以及一位元線，沿該第一方向延伸於該行單元之上，該位元線包含：一第一導體，延伸於該第一方向中，並位於一第一導電層中；以及一第二導體，延伸於該第一方向中，並位於一第二導電層中，其中該第二導電層與該第一導電層不同，於該組帶狀單元之一第一帶狀單元中，該第一導體和該第二導體電性耦合。
  2. 如申請專利範圍第1項所述之記憶體陣列，其中該位元線更包含：複數個位元線片段，該些位元線片段的每一者位於該組帶狀單元或該組記憶單元的一相對應單元中；該組帶狀單元之一帶狀單元包含：一第三導體，延伸於該第一方向中，並位於該第一導電層中，其中該第三導體係耦合至一第一供電電壓；一第四導體，延伸於一第二方向中，該第二方向不同於該第一方向，且該第四導體位於與該第一導電層和該第二導電層不同的一第三導電層中；一第五導體，延伸於該第一方向中，並位於該第二導電層中； 一第一介層窗，位於該第一導體上及該第四導體下，其中該第一介層窗電性耦合該第三導體至該第四導體；以及一第二介層窗，位於該第四導體上及該第五導體下，其中該第二介層窗電性耦合該第四導體至該第五導體；在該組記憶單元的一第一記憶單元中，該第一導體係電性耦合至該第二導體；及/或該記憶體陣列更包含該組帶狀單元之一第二帶狀單元，其與該組帶狀單元之該第一帶狀單元，在該第一方向上分開一第一值，其中該第一值為15列的記憶單元至128列的記憶單元。
  3. 如申請專利範圍第1項所述之記憶體陣列，其中該第一導體包含延伸於該第一方向中之一第一組導電片段；該第二導體包含延伸於該第一方向之一第二組導電片段；以及該第一組導電片段之每一對片段，以及該第二組導電片段之每一對片段，位於該組帶狀單元或該組記憶單元的一相對應單元中，且該記憶體陣列更包含：延伸於一第二方向之一第三導體，該第二方向不同於該第一方向，其中該第三導體位於一第三導電層中，且該第三導電層與該第一導電層和該第二導電層不同； 一第一介層窗，位於該第一組導電片段之一片段上及該第三導體下，其中該第一介層窗電性耦合該第一組導電片段之該片段至該第三導體；以及一第二介層窗，位於該第三導體上及該第二組導電片段之一片段下，其中該第二介層窗電性耦合該第三導體至該第二組導電片段的該片段，其中該第三導體、該第一介層窗和該第二介層窗係位於該組記憶單元之一第一記憶單元中。
  4. 如申請專利範圍第1項所述之記憶體陣列，更包含：一位元線棒，沿該第一方向延伸於該行單元之上，其中在與該第一方向不同的一第二方向上，該位元線棒與該位元線係分開，該位元線棒包含：一第三導體，延伸於該第一方向中，並位於該第一導電層中；以及一第四導體，延伸於該第一方向中，並位於該第二導電層中，其中該第三導體包含延伸於該第一方向之一第三組導電片段；以及該第四導體包含延伸於該第一方向之一第四組導電片段，該第三組導電片段的每一對片段和該第四組導電片段的每一對片段係位於該組帶狀單元或該組記憶單元之一相對應單元中。
  5. 一種記憶體陣列，包含： 一第一記憶單元，配置以儲存資料；一第二記憶單元，配置以儲存資料，該第一記憶單元和該第二記憶單元係沿一第一方向配置於一第一行記憶單元中；以及一位元線，沿該第一方向延伸於該第一記憶單元和該第二記憶單元之上，該位元線包含：一第一導體，延伸於該第一方向中，並位於一第一導電層中，其中該第一導體包含一第一導電片段，該第一導電片段位於該第一導電層中；以及一第二導體，延伸於該第一方向中，並位於與該第一導電層不同的一第二導電層中，其中該第二導體包含一第三導電片，該第三導電片段位於該第二導電層中；在該第一記憶單元中，該第一導電片段係耦合至該第三導電片段。
  6. 如申請專利範圍第5項所述的記憶體陣列，其中該第一導體包含一第二導電片段，該第一導電片段和該第二導電片段的每一者延伸於該第一方向中，並位於該第一導電層中；該第二導體包含一第四導電片段，該第三導電片段和該第四導電片段的每一者延伸於該第一方向中，並位於該第二導電層中；該第一導電片段和該第三導電片段係位於該第一記憶單元中；以及 該第二導電片段和該第四導電片段係位於該第二記憶單元中。
  7. 如申請專利範圍第6項所述的記憶體陣列，其中在該第二記憶單元中，該第二導電片段係不耦合至該第四導電片段；及/或該記憶體陣列更包含：延伸於一第二方向之一第五導電片段，該第二方向不同於該第一方向，且位於與該第一導電層和該第二導電層不同的一第三導電層中；一第一介層窗，位於該第一導電片段上及該第五導電片段下，其中該第一介層窗電性耦合該第一導電片段至該第五導電片段；以及一第二介層窗，位於該第五導電片段上及該第三導電片段下，其中該第二介層窗電性耦合該第五導電片段至該第三導電片段。
  8. 如申請專利範圍6項所述的記憶體陣列，其中在該第二記憶單元中，該第二導電片段係耦合至該第四導電片段；及/或該記憶體陣列更包含一第一記憶單元陣列，位於該第一記憶單元和該第二記憶單元之間，該第一記憶單元陣列具有3列記憶單元至15列記憶單元之一記憶單元列數，其中位於該第一行記憶單元的該第一記憶單元陣列的記憶單元之每一者包含： 一相對應第五導電片段，位於該第一導電片段和該第二導電片段之間，且該相對應第五導電片段位於該第一導電層中；以及一相對應第六導電片段，位於該第三導電片段和該第四導電片段之間，且位於該第二導電層中；以及在該第一記憶單元陣列中的每個記憶單元的該相對應第五導電片段，不耦合至在該第一記憶單元陣列中的每個記憶單元的該相對應第六導電片段。
  9. 一種記憶體陣列，包含：一第一行單元，沿一第一方向配置，該第一行單元包含一第一記憶單元和一第二記憶單元；一第一位元線棒，沿該第一方向延伸於該第一行單元之上，該第一位元線棒包含：一第一導體，延伸於該第一方向中，並位於一第一導電層中；以及一第二導體，延伸於該第一方向中，並位於與該第一導電層不同的一第二導電層中，其中至少在該第一記憶單元或該第二記憶單元中，該第一導體電性耦合至該第二導體。
  10. 如申請專利範圍第9項所述的記憶體陣列，更包含：一第二行單元，沿該第一方向配置，其中在與該第一方向不同的該第二方向，該第二行單元與該第一行單元分 開，該第二行單元包含一第三記憶單元和一第四記憶單元；以及一第二位元線棒，沿該第一方向延伸，並於該第二行單元之上，該第二位元線棒包含：一第三導體，延伸於該第一方向中，並位於該第一導電層中；以及一第四導體，延伸於該第一方向中，並位於該第二導電層中，其中至少在該第三記憶單元或該第四記憶單元中，該第三導體電性耦合至該第四導體。
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