KR20190024624A - 메모리 어레이 회로 및 메모리 어레이 회로의 제조 방법 - Google Patents

메모리 어레이 회로 및 메모리 어레이 회로의 제조 방법 Download PDF

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KR20190024624A
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Abstract

메모리 어레이는 제1 방향을 따라 배열된 셀의 열, 및 셀의 열에 걸쳐 제1 방향을 따라 연장되는 비트 라인을 포함한다. 셀의 열은 메모리 셀의 세트 및 스트랩 셀(strap cell)의 세트를 포함한다. 비트 라인은 제2 도전체 내에 제1 도전체를 포함한다. 제1 도전체는 제1 방향으로 연장되고 제1 도전 층 내에 있다. 제2 도전체는 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있다.

Description

메모리 어레이 회로 및 메모리 어레이 회로의 제조 방법{MEMORY ARRAY CIRCUIT AND METHOD OF MANUFACTURING THE SAME}
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.62/552,358(2017년 8월 30일 출원)에 대한 우선권을 주장한다.
반도체 집적회로(IC: integrated circuit) 산업은 다수의 상이한 영역에서의 이슈(issue)들을 처리하기 위한 다양한 디지털 디바이스들을 제공하고 있다. 메모리 매크로(memory macros)와 같은 이러한 디지털 디바이스들 중 일부는 데이터를 저장하도록 구성된다. IC가 점점 더 복잡해짐에 따라, 이들 디지털 디바이스 내의 도전 라인의 저항도 변경되어 이들 디지털 디바이스의 동작 전압 및 전반적인 IC 성능에 영향을 미친다.
메모리 어레이는 제1 방향을 따라 배열된 셀의 열, 및 셀의 열에 걸쳐 제1 방향을 따라 연장되는 비트 라인을 포함한다. 셀의 열은 메모리 셀의 세트 및 스트랩 셀(strap cell)의 세트를 포함한다. 비트 라인은 제2 도전체 내에 제1 도전체를 포함한다. 제1 도전체는 제1 방향으로 연장되고 제1 도전 층 내에 있다. 제2 도전체는 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따른 메모리 매크로의 회로 다이어그램이다.
도 2는 일부 실시형태에 따른 도 1에서 사용 가능한 메모리 셀의 회로 다이어그램이다.
도 3a 및 도 3b는 일부 실시형태에 따른 IC 구조체의 다이어그램이다.
도 4는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인의 다이어그램이다.
도 5는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인의 다이어그램이다.
도 6은 일부 실시형태에 따른 메모리 매크로의 회로 다이어그램이다.
도 7는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인의 다이어그램이다.
도 8a는 일부 실시형태에 따른 집적회로(IC)를 제조하는 방법의 플로우차트이다.
도 8b는 일부 실시형태에 따른 메모리 어레이 회로의 레이아웃 디자인을 생성하는 방법의 플로우차트이다.
도 9는 일부 실시형태에 따른 IC 레이아웃 디자인을 디자인하는 시스템의 블록 다이어그램이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 피쳐들을 구현하기 위한 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트, 물질, 값, 단계, 어레인지먼트 등의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정이 아니다. 다른 콤포넌트, 물질, 값, 단계, 어레인지먼트 등이 고려된다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피처(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 메모리 어레이는 제1 방향을 따라 배열된 셀(cell)의 열(column), 및 셀의 열에 걸쳐 제1 방향을 따라 연장되는 비트 라인을 포함한다. 셀의 열은 메모리 셀의 세트 및 스트랩 셀(strap cell)의 세트를 포함한다. 비트 라인은 제1 도전체 및 제2 도전체를 포함한다. 제1 도전체는 제1 방향으로 연장되고 제1 도전 층 내에 있다. 제2 도전체는 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있다. 일부 실시형태에서, 제1 도전체는 제1 금속 레벨(예컨대, M1 층으로 표시된 층) 상에 있다. 일부 실시형태에서, 제2 도전체는 제2 금속 레벨(예컨대, M3 층으로 표시된 층) 상에 있다. 일부 실시형태에서, 제1 도전체 및 제2 도전체는 제1 비아, 제2 비아, 및 제3 도전체에 의해 서로 전기적으로 연결되어 있다.
일부 실시형태에서, 제1 도전체 및 제2 도전체는 비트 라인(BL: bit line) 또는 비트 라인 바(BLB: bit line bar)를 형성한다. 일부 실시형태에서, 다수의 도전 층 상의 비트 라인(BL) 또는 비트 라인 바(BLB)를 사용함으로써, 다른 접근법에 비해 메모리 어레이의 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항이 감소된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항을 감소시킴으로써, 메모리 어레이의 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 다른 접근법보다 길고, 이에 따라 다른 접근법보다 메모리 셀의 더 큰 어레이가 얻어진다.
도 1은 일부 실시형태에 따른 메모리 매크로(100)의 회로 다이어그램이다. 도 1의 실시형태에서, 메모리 매크로(100)은 SRAM(static random access memory) 매크로이다. 예시를 위해 SRAM이 사용되고, 다른 타입의 메모리가 다수의 실시형태의 범위 내에 있다.
메모리 매크로(100)는 M개의 행 및 N개의 열을 가진 셀의 어레이(102)를 포함하고, N은 셀의 어레이(102) 내의 열의 수에 대응하는 양의 정수이고, M은 셀의 어레이(102) 내의 행의 수에 대응하는 양의 정수이다. 셀의 어레이(102) 내의 셀의 열은 제1 방향(Y)으로 배열된다. 셀의 어레이(102) 내의 셀의 행은 제2 방향(X)으로 배열된다. 제2 방향(X)은 제1 방향(Y)과 상이하다. 일부 실시형태에서, 제2 방향은 제1 방향에 수직이다.
메모리 매크로(100)는 N개의 비트 라인(BL[1], … BL[N])(집합적으로 비트 라인(BL)이라 표시함) 및 N개의 비트 라인 바(BLB[1], … BLB[N])(집합적으로 비트 라인 바(BLB)라 표시함)를 더 포함한다. 셀의 어레이(102) 내의 각각의 열(1, …, N)은 대응하는 비트 라인(BL[1], …, BL[N]) 및 대응하는 비트 라인 바(BLB[1], …, BLB[N])에 의해 오버랩된다. 각각의 비트 라인(BL) 또는 비트 라인 바(BLB)는 셀의 열(예컨대, 열(1, …, N))에 걸쳐 제1 방향(Y)으로 연장된다.
본 명세서에서 사용되는 용어 "바(bar)"는, 논리적으로 반전된 신호를 나타내는 것으로서, 예컨대, 비트 라인 바(BLB[1], … BLB[N])는 비트 라인(BL[1], … BL[N])에 의해 전송된 신호로부터 논리적으로 반전된 신호를 전송한다(carry).
셀의 어레이(102) 내의 각 셀은, 제1 방향(Y)으로 연장되는 비트 라인 세그먼트(140[1], …, 140[M])(집합적으로 "비트 라인 세그먼트(140)"로 나타냄), 제1 방향(Y)으로 연장되는 비트 라인 바 세그먼트(142[1], …, 142[M])(집합적으로 "비트 라인 바 세그먼트(142)"로 나타냄), 및 제2 방향(X)으로 연장되는 워드 라인 세그먼트(WL)(미도시)를 포함한다.
셀의 어레이(102) 내의 각 셀의 비트 라인 세그먼트(140[1], …, 140[M])는, 메모리 매크로(100)를 교차하여 비트 라인(BL)을 형성하기 위해 메모리 매크로(100)의 동일 열에서의 셀의 어레이(102) 내의 인접한 셀의 비트 라인 세그먼트(140[1], …, 140[M])와 연결된다.
셀의 어레이(102) 내의 각 셀의 비트 라인 바 세그먼트(142[1], …, 142[M])는, 메모리 매크로(100)를 교차하여 비트 라인 바(BLB)를 형성하기 위해 메모리 매크로(100)의 동일 열에서의 셀의 어레이(102) 내의 인접한 셀의 비트 라인 바 세그먼트(142[1], …, 142[M])와 연결된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)는 제1 도전 층(M1) 내에 있고 제1 방향(Y)으로 연장되는 제1 도전체(302)(도 3a 및 도 3b), 및 제1 도전 층과는 상이한 제2 도전 층(M3) 내의 제2 도전체(304)(도 3a 및 도 3b)를 포함한다.
셀의 어레이(102) 내의 각 셀의 워드 라인 부분(WL)(미도시)는, 메모리 매크로(100)를 교차하여 제2 방향(X)으로 워드 라인(미도시)을 형성하기 위해, 메모리 매크로(100)의 동일 행에서의 셀의 어레이(102) 내의 인접한 셀의 워드 라인 부분(WL)(미도시)과 연결된다.
셀의 어레이(102) 내의 메모리 셀은 제1 메모리 셀 어레이(104), 제2 메모리 셀 어레이(106), 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 및 스트랩 셀의 제3 세트(114)로 분할된다. 제1 메모리 셀 어레이(104) 및 제2 메모리 셀 어레이(106)은 스트랩 셀의 제1 세트(110)에 의해 분리된다.
제1 메모리 셀 어레이(104)는 X1 행 × N 열을 포함하는 메모리 셀의 어레이를 포함하며, X1은 제1 메모리 셀 어레이(104)의 행의 수에 대응하는 양의 정수이다. 일부 실시형태에서, X1은 15로부터 128까지의 범위에 있다.
제2 메모리 셀 어레이(106)는 X2 행 × N 열을 포함하는 메모리 셀의 어레이를 포함하며, X2는 제2 메모리 셀 어레이(106)의 행의 수에 대응하는 양의 정수이다. 일부 실시형태에서, X2는 15로부터 128까지의 범위에 있다.
일부 실시형태에서, 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106)는 하나 이상의 싱글 포트(SP: single port) SRAM 셀을 포함한다. 일부 실시형태에서, 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106)는 하나 이상의 듀얼 포트(DP: dual port) SRAM 셀을 포함한다. 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106) 내의 상이한 타입의 메모리 셀은 본 개시의 고려된 범위 내에 있다.
스트랩 셀의 제1 세트(110)은 제1 메모리 셀 어레이(104)과 제2 메모리 셀 어레이(106) 사이에 배치된다. 스트랩 셀의 제1 세트(110)는 N개의 스트랩 셀을 포함한다. 스트랩 셀의 제1 세트(110)는 메모리 매크로(100)의 행 X1+1에 배열된다. 행 X1+1은 제2 방향(X)으로 배열된다.
스트랩 셀의 제2 세트(112) 및 스트랩 셀의 제3 세트(114)는 제1 메모리 셀 어레이(104) 및 제2 메모리 셀 어레이(106)를 묶는다(bracket).
스트랩 셀의 제2 세트(112)는 N개의 스트랩 셀을 포함한다. 스트랩 셀의 제2 세트(112)는 메모리 매크로(100)의 행 1에 배열된다. 행 1은 제2 방향(X)으로 배열된다. 스트랩 셀의 제2 세트(112) 및 스트랩 셀의 제1 세트(110)는 제1 메모리 셀 어레이(104)를 묶는다.
스트랩 셀의 제3 세트(114)는 N개의 스트랩 셀을 포함한다. 스트랩 셀의 제3 세트(114)는 메모리 매크로(100)의 행 X1+X2+1에 배열된다. 행 X1+X2+1은 제2 방향(X)으로 배열된다.
스트랩 셀의 제1 세트(110) 및 스트랩 셀의 제2 세트(112)는 제1 메모리 셀 어레이(104)를 묶는다. 스트랩 셀의 제1 세트(110) 및 스트랩 셀의 제3 세트(114)는 제2 메모리 셀 어레이(106)를 묶는다. 메모리 매크로(100)는 도 4의 레이아웃 디자인(400) 및 도 5의 레이아웃 디자인(500)과의 조합으로 사용될 수 있다. 일부 실시형태에서, 레이아웃 디자인(400)은 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114)에서의 하나 이상의 스트랩 셀을 제조하기 위한 시스템(900)에 의해 사용될 수 있다. 일부 실시형태에서, 레이아웃 디자인(500)은 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106)에서의 하나 이상의 셀을 제조하기 위한 시스템(900)에 의해 사용될 수 있다.
일부 실시형태에서, 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 내의 스트랩 셀은 더미 SRAM 셀에 대응한다. 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 내의 스트랩 셀은 전압 픽업(voltage pick-up)을 제공하고, 비트 라인(BL, BLB)이 셀의 어레이(102)를 따라 연장됨에 따라 비트 라인의 쌍(BL, BLB)를 따른 메모리 셀 디바이스 전압의 차이를 초래하는 비트 라인(B)의 쌍을 따른 전압 강하를 방지하는 N-웰 또는 P-웰 바이어스를 제공하도록 구성되는 메모리 셀이다. 일부 실시형태에서, 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 내의 스트랩 셀은 엣지 셀(edge cell)이다. 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 내의 스트랩 셀은, 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106) 내의 메모리 셀의 구조와 동일한 구조를 갖는다.
셀의 어레이(102)의 상이한 구성은 본 개시의 고려된 범위 내에 있다. 일부 실시형태에서, 메모리 매크로(100)는 또한 셀의 어레이(102)의 셀 어레이(102)의 둘레(perimeter)를 에워싸거나 둘러싸도록 구성된 스트랩 셀(미도시)을 포함한다. 예컨대, 일부 실시형태에서, 셀의 어레이(102)는 셀의 어레이(102)의 열 0에 배치되는 스트랩 셀(미도시)의 열, 및 셀의 어레이(102)의 열 N+1에 배치되는 스트랩 셀(미도시)의 다른 열을 더 포함한다.
일부 실시형태에서, 메모리 매크로(100) 또는 메모리 매크로(600)(도 6)는, 다수의 도전 층(도 3에 도시됨) 상에 비트 라인(BL) 또는 비트 라인 바(BLB)를 구비하여, 메모리 매크로(100 또는 600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항이 다른 접근법에 비해 감소되게 한다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항은 다른 접근법에 비해 30 % 내지 40 %까지 감소된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항을 감소시킴으로써, 메모리 매크로(100 또는 600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 다른 접근법보다 길고, 이에 따라 다른 접근법보다 메모리 셀의 더 큰 어레이가 얻어진다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 메모리 매크로(100) 또는 메모리 매크로(600)(도 6) 내의 적어도 512개의 메모리 셀을 교차하여 연장된다.
도 2는 일부 실시형태에 따른 도 1에서 사용 가능한 메모리 셀(200)의 회로 다이어그램이다.
메모리 셀(200)은 도 1의 제1 메모리 셀 어레이(104), 도 1의 제2 메모리 셀 어레이(106), 또는 도 6의 메모리 셀 어레이(602) 내의 하나 이상의 메모리 셀로서 사용 가능하다.
메모리 셀(200)은 예시를 위해 사용된 6 트랜지스터(6T) 싱글 포트(SP) SRAM 메모리 셀이다. 일부 실시형태에서, 메모리 셀(200)은 6개가 아닌 다른 개수의 트랜지스터를 채용한다. 다른 타입의 메모리는 다수의 실시형태의 범위 내에 있다.
메모리 셀(200)은, 2개의 P타입 금속 산화물 반도체(PMOS: P-type metal oxide semiconductor) 트랜지스터(P1 및 P2)와 4개의 N타입 금속 산화물 반도체(NMOS: N-type metal oxide semiconductor) 트랜지스터(N1, N2, N3, 및 N4)를 포함한다. 트랜지스터(P1, P2, N1, 및 N2)는 크로스 래치(cross latch) 또는 크로스 커플형 인버터(cross-coupled inverter)를 형성한다. 예컨대, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 제1 인버터를 형성하고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 제2 인버터를 형성한다.
PMOS 트랜지스터(P1 및 P2) 각각의 소스 단자는 전압 공급 노드(NODE_1)로서 구성된다. 각 전압 공급 노드(NODE_1)는 제1 전압 소스(VDDI)에 연결된다. PMOS 트랜지스터(P1)의 드레인 단자는 NMOS 트랜지스터(N1)의 드레인 단자, PMOS 트랜지스터(P2)의 게이트 단자, NMOS 트랜지스터(N2)의 게이트 단자, 및 NMOS 트랜지스터(N3)의 소스 단자에 연결되어, 스토리지 노드(ND)로서 구성된다.
PMOS 트랜지스터(P2)의 드레인 단자는 NMOS 트랜지스터(N2)의 드레인 단자, PMOS 트랜지스터(P1)의 게이트 단자, NMOS 트랜지스터(N1)의 게이트 단자, 및 NMOS 트랜지스터(N4)의 소스 단자에 연결되어, 스토리지 노드(NDB)로서 구성된다. NMOS 트랜지스터(N1 및 N2) 각각의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨링되지 않음)로서 구성된다. NMOS 트랜지스터(N1 및 N2) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 연결된다.
워드 라인(WL)은 NMOS 트랜지스터(N3 및 N4) 각각의 게이트 단자와 연결된다. 비트 라인(BL, BLB)과 대응하는 노드(ND, NDB) 사이의 데이터 전송을 위해, NMOS 트랜지스터(N3 및 N4)는 워드 라인(WL) 상의 신호에 의해 제어되도록 구성되기 때문에, 워드 라인(Wl)은 기입 제어 라인(write control line)이라고도 불린다.
NMOS 트랜지스터(N3)의 드레인 단자는 비트 라인(BL)에 연결된다. NMOS 트랜지스터(N4)의 드레인 단자는 비트 라인(BL)에 연결된다. 비트 라인(BL 및 BLB)은 메모리 셀(200)을 위한 데이터 입력 및 출력 모두로서 구성된다. 일부 실시형태에서, 기입 동작에 있어서, 제1 비트 라인(BL)에 논리 값을, 다른 비트 라인(BLB)에 반대 논리 값을 적용하는 것은, 비트 라인 상의 논리 값을 메모리 셀(200)에 기입하는 것을 가능하게 한다. 비트 라인(BL 및 BLB) 상에 전송되는 데이터는 대응하는 노드(ND 및 NDB)로 기록되거나 대응하는 노드(ND 및 NDB)로부터 판독되기 때문에, 비트 라인(BL 및 BLB) 각각은 데이터 라인(data line)이라고도 불린다.
도 3a 및 도 3b는 일부 실시형태에 따른 IC 구조체(300)의 다이어그램이다. 도 3a는 일부 실시형태에 따른 IC 구조체(300)의 사시도이고, 도 3b는 평면(A-A')에 의해 교차된 IC 구조체(300)의 단면도이다. IC 구조체(300)는 도 1의 메모리 매크로(100) 및 도 6의 메모리 매크로(600) 각각에 관련된다. 일부 실시형태에서, IC 구조체(300)는, 도 1의 메모리 매크로(100) 내의 싱글 메모리 셀 또는 싱글 스트랩 셀의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)이다. 일부 실시형태에서, IC 구조체(300)는 도 6의 메모리 매크로(600) 내의 2개의 대응하는 인접한 메모리 셀의 2개의 인접한 비트 라인 세그먼트(140[1], …, 140[M])이다. 일부 실시형태에서, IC 구조체(300)는 도 6의 메모리 매크로(600) 내의 2개의 대응하는 인접한 메모리 셀의 2개의 인접한 비트 라인 바 세그먼트(142[1], …, 142[M])이다.
IC 구조체(300)는 레이아웃 디자인(400)(도 4), 레이아웃 디자인(500)(도 5), 레이아웃 디자인(700)(도 7)에 따라 제조된다.
IC 구조체(300)는 제1 방향(Y)으로 연장되고 제1 도전 층 내에 있는 제1 도전체(302)을 포함한다. 일부 실시형태에서, 제1 도전 층은 IC 구조체(300)의 금속 1(one)(M1) 층이다. 일부 실시형태에서, 제1 도전체(302)는, 제1 방향(Y)으로 연장되는 도전성 세그먼트(302a, 302b)(집합적으로 "도전성 세그먼트의 제1 세트"라 칭함)를 포함한다. 도전성 세그먼트(302a 및 302b)는 격자라인(320)에서 서로 접촉한다. 일부 실시형태에서, IC 구조체(300)가 도 1의 메모리 매크로(100) 내의 싱글 메모리 셀 또는 싱글 스트랩 셀의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)이면, 격자라인(320)은 도 1의 메모리 매크로(100) 내의 싱글 메모리 셀 또는 싱글 스트랩 셀의 중간점이다. 일부 실시형태에서, IC 구조체(300)가 도 6의 메모리 매크로(600) 내의 2개의 대응하는 인접한 메모리 셀의 2개의 인접한 비트 라인 세그먼트(140[1], …, 140[M]) 또는 비트 라인 바 세그먼트(142[1], …, 142[M])이면, 격자라인(320)은 도 6의 메모리 매크로(600) 내의 2개의 인접한 메모리 셀의 셀 경계이다. 도전성 세그먼트의 제1 세트의 세그먼트 또는 구성의 다른 양(quantities)은 본 개시의 범위 내에 있다. 도전성 세그먼트의 제1 세트의 다른 금속 층은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제1 도전 층은 M1 층과는 상이한 금속 층이다.
IC 구조체(300)는 제1 방향(Y)으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체(304)를 더 포함한다. 제2 도전 층은 IC 구조체(300)의 제1 도전 층 위에 있다. 일부 실시형태에서, 제2 도전 층은 IC 구조체(300)의 금속 3(three)(M3) 층이다. 일부 실시형태에서, 제2 도전체(304)는 제1 방향(Y)으로 연장되는 도전성 세그먼트(304a, 304b)(집합적으로 "도전성 세그먼트의 제2 세트"라 칭함)를 포함한다. 도전성 세그먼트(304a 및 304b)는 격자라인(320)에서 서로 접촉한다. 도전성 세그먼트의 제2 세트의 세그먼트 또는 구성의 다른 양(quantities)은 본 개시의 범위 내에 있다. 도전성 세그먼트의 제2 세트의 다른 금속 층은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제2 도전 층은 M3 층과는 상이한 금속 층이다.
일부 실시형태에서, 제1 도전체(302) 및 제2 도전체(304)는 함께 도 1의 비트 라인(BL) 또는 비트 라인 바(BLB)에 대응한다. 일부 실시형태에서, 제1 도전체(302) 및 제2 도전체(304)는 도 1 또는 도 6의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)에 대응한다. 제1 도전체(302) 및 제2 도전체(304)는 함께 비트 라인 세그먼트(306)를 형성한다. 일부 실시형태에서, IC 구조체(300)는 도 6의 메모리 매크로(600) 내의 2개의 대응하는 인접한 셀의 2개의 인접한 비트 라인 세그먼트(140[1], …, 140[M])이다.
IC 구조체(300)는, 제1 방향(Y)과는 상이한 제2 방향(X)으로 연장되고 제1 도전 층 및 제2 도전 층과는 상이한 제3 도전 층 내에 있는 제3 도전체(312)를 더 포함한다. 일부 실시형태에서, 제3 도전 층은 IC 구조체(300)의 금속 2(two)(M2) 층이다. 제3 도전 층은 IC 구조체(300)의 제1 도전 층 위에 그리고 제2 도전 층의 아래에 있다. 제3 도전체(312)는 제1 도전체(302)와 중첩된다. 제2 도전체(304)는 제3 도전체(312)와 중첩된다. 제3 도전체(312)의 다른 구성은 본 개시의 고려된 범위 내에 있다. 다른 금속 층은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제3 도전 층은 M2 층과는 상이한 금속 층이다.
일부 실시형태에서, 제1 도전체(302), 제2 도전체(304), 또는 제3 도전체(312)는, 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적합한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 구리, 알루미늄, 이들의 합금, 또는 다른 적합한 도전성 물질을 포함하는 도전성 물질이다.
일부 실시형태에서, M1 또는 M3에 위치된 IC 구조체(300)의 도전성 세그먼트(302a, 302b, 304a, 304b) 각각은 동일 방향으로 연장된다. 일부 실시형태에서, M1에 위치된 IC 구조체(300)의 도전성 구조체(예컨대, 제3 도전체(312)) 각각은 동일 방향으로 연장된다.
IC 구조체(300)는 제1 도전체(302) 위의 그리고 제3 도전체(312) 아래의 제1 비아(310)를 더 포함한다. 제1 비아(310)는 제1 도전체(302)를 제3 도전체(312)에 전기적으로 연결한다. 일부 실시형태에서, 제1 비아(310)는 도전성 세그먼트의 제1 세트의 세그먼트(302a) 위에 그리고 제3 도전체(312)의 아래에 있다. 일부 실시형태에서, 제1 비아(310)는 도전성 세그먼트의 제1 세트의 세그먼트(302a)를 제3 도전체(312)에 전기적으로 연결한다. 일부 실시형태에서, 제1 비아(310)는, 도전성 세그먼트의 제1 세트의 세그먼트(302a)가 제3 도전체(312)에 의해 중첩되는 곳에 배치된다. 일부 실시형태에서, 제1 비아(310)는 서로 연결된 복수의 도전성 세그먼트를 포함한다. 제1 비아(310)는 IC 구조체(300)의 V1 레벨 상에 있다. 일부 실시형태에서, 제1 비아(310)는 V1 레벨과는 상이한 레벨 상에 있다. IC 구조체(300)의 V1 레벨은 IC 구조체(300)의 제1 도전 층 위에 그리고 제3 도전 층 아래에 있다. 제1 비아(310)의 세그먼트 또는 구성의 다른 양은 본 개시의 범위 내에 있다.
IC 구조체(300)는 제3 도전체(312) 위의 그리고 제2 도전체(304) 아래의 제2 비아(314)를 더 포함한다. 제2 비아(314)는 제3 도전체(312)를 제2 도전체(304)에 전기적으로 연결한다. 일부 실시형태에서, 제2 비아(314)는 제3 도전체(312) 위에 그리고 도전성 세그먼트의 제2 세트의 세그먼트(304a)의 아래에 있다. 일부 실시형태에서, 제2 비아(314)는 도전성 세그먼트의 제2 세트의 세그먼트(304a)를 제3 도전체(312)에 전기적으로 연결한다. 일부 실시형태에서, 제2 비아(314)는, 도전성 세그먼트의 제2 세트의 세그먼트(304a)가 제3 도전체(312)와 중첩되는 곳에 배치된다. 일부 실시형태에서, 제2 비아(314)는 서로 연결된 복수의 도전성 세그먼트를 포함한다. 제2 비아(314)는 IC 구조체(300)의 V2 레벨 상에 있다. 일부 실시형태에서, 제2 비아(314)는 V2 레벨과는 상이한 레벨 상에 있다. IC 구조체(300)의 V2 레벨은 IC 구조체(300)의 제3 도전 층 위에 그리고 제2 도전 층 아래에 있다. 제2 비아(314)의 세그먼트 또는 구성의 다른 양은 본 개시의 범위 내에 있다.
일부 실시형태에서, IC 구조체(300)는 제1 부분(330)(도 3b에 도시됨)과 제2 부분(340)(도 3b에 도시됨)로 분할된다. 제1 부분(330)은 도전성 세그먼트(302a), 도전성 세그먼트(304a), 제1 비아(310), 제2 비아(314), 및 제3 도전체(312)를 포함한다. 제2 부분(340)은 도전성 세그먼트(302b) 및 도전성 세그먼트(304b)를 포함한다. 제1 부분(330)은 격자라인(320)에서 제2 부분과 접촉한다.
일부 실시형태에서, IC 구조체(300)가 도 1의 메모리 매크로(100) 내의 싱글 메모리 셀 또는 싱글 스트랩 셀의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)이면,
제1 부분(330) 및 제2 부분(340)은 모두 도 1의 메모리 매크로(100)의 싱글 메모리 셀 또는 싱글 스트랩 셀의 일부이고, 격자라인(320)은 도 1의 메모리 매크로(100) 내의 싱글 메모리 셀 또는 싱글 스트랩 셀의 중간점이다.
일부 실시형태에서, IC 구조체(300)가 도 6의 메모리 매크로(600) 내의 2개의 대응하는 인접한 메모리 셀의 2개의 인접한 비트 라인 세그먼트(140[1], …, 140[M]) 또는 비트 라인 바 세그먼트(142[1], …, 142[M])이면, 제1 부분(330)은 도 6의 메모리 매크로(600) 내의 제1 메모리 셀이고, 제2 부분(340)은 도 6의 메모리 매크로(600) 내의 제2 메모리 셀이고, 격자라인(320)은 도 6의 메모리 매크로(600) 내의 제1 및 제2 인접한 메모리 셀의 셀 경계이다.
일부 실시형태에서, 제1 비아(310)의 중심은 제2 비아(314)의 중심과 제1 방향(Y) 및 제2 방향(X)으로 정렬된다.
일부 실시형태에서, 제1 비아(310) 또는 제2 비아(314) 중 적어도 하나의 비아는 금속 라인, 비아, TSV(through silicon via), ILV(inter-level via), 슬롯 비아, 비아의 어레이, 또는 다른 적합한 도전성 라인이다. 일부 실시형태에서, 제1 비아(310) 또는 제2 비아(314) 중 적어도 하나의 비아는 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적합한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 구리 알루미늄, 니켈, 티타늄, 텅스텐, 코발트, 탄소, 이들의 합금, 또는 다른 적합한 도전성 물질을 포함한다. 일부 실시형태에서, 제1 비아(310) 또는 제2 비아(314) 중 적어도 하나의 비아는 하나 이상의 도전성 라인 세그먼트를 포함한다. 제1 비아(310) 또는 제2 비아(314)의 다른 구성, 물질, 또는 양은 본 개시의 범위 내에 있다.
일부 실시형태에서, IC 구조체(300)는, 도 1의 메모리 매크로(100) 내의 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114)의 싱글 스트랩 셀의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)이다. 예컨대, 이들 실시형태에서, 제1 도전체(302) 및 제2 도전체(304)는 스트랩 셀의 세트(예컨대, 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114))의 스트랩 셀 내에서 서로 전기적으로 연결된다.
일부 실시형태에서, IC 구조체(300)는, 도 1의 메모리 매크로(100) 내의 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106)의 싱글 메모리 셀의 비트 라인 세그먼트(140) 또는 비트 라인 바 세그먼트(142)이다. 예컨대, 이들 실시형태에서, 제1 도전체(302)는 메모리 셀의 세트(예컨대, 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106))의 메모리 셀 내의 제2 도전체(304)와 전기적으로 연결된다.
일부 실시형태에서, IC 구조체(300)는 제1 셀(예컨대, Cell A, 도 6) 및 인접한 제2 셀(예컨대, Cell B, 도 6)의 2개의 인접한 비트 라인 세그먼트(140[1], …, 140[M]) 또는 비트 라인 바 세그먼트(142[1], …, 142[M])이다. 예컨대, 이들 실시형태에서, 제1 도전체(302)의 도전성 세그먼트(302a) 및 제2 도전체(304)의 도전성 세그먼트(304a)는 셀의 어레이(602)의 제2 셀(예컨대, Cell B) 내에서 서로 전기적으로 연결된다. 예컨대, 이들 실시형태에서, 제1 도전체(302)의 도전성 세그먼트(302b) 및 제2 도전체(304)의 도전성 세그먼트(304b)는 셀의 어레이(602)의 제1 셀(예컨대, Cell A) 내에서 서로 전기적으로 연결된다.
일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제2 방향(X)으로 동일 폭(미도시)을 갖는다. 일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제2 방향(X)으로 상이한 폭(미도시)을 갖는다.
일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제1 방향(Y)으로 동일 길이(미도시)를 갖는다. 일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제1 방향(Y)으로 상이한 길이(미도시)를 갖는다.
일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제1 방향(Y)으로 동일 높이(미도시)를 갖는다. 일부 실시형태에서, 도전성 세그먼트(302a, 302b, 304a, 및 304b) 중 적어도 2개는 제1 방향(Y)으로 상이한 높이(미도시)를 갖는다.
일부 실시형태에서, 제1 도전체(302) 및 제2 도전체(304)는 비트 라인(BL) 또는 비트 라인 바(BLB)를 형성한다. 일부 실시형태에서, 다수의 도전 층 상의 비트 라인(BL) 또는 비트 라인 바(BLB)를 사용함으로써, 다른 접근법에 비해 IC 구조체(300)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항이 감소된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항을 감소시킴으로써, IC 구조체(300)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 다른 접근법보다 길고, 이에 따라 다른 접근법보다 메모리 셀의 더 큰 어레이가 얻어진다.
도 4는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인(400)의 다이어그램이다. 도 5, 도 6, 및 도 7(아래에 도시됨) 중 하나 이상에서의 콤포넌트와 동일하거나 유사한 콤포넌트는 동일한 도면부호가 주어지고, 이에 따라 그 상세 설명은 생략된다.
정렬, 길이, 및 폭을 포함하는 구조적 관계뿐만 아니라 레이아웃 디자인(200), 레이아웃 디자인(500)(도 5), 또는 레이아웃 디자인(700)(도 7)의 구성은 도 3a, 도 3b의 IC 구조체(300)의 구조적 관계 및 구성과 유사하고, 간결성을 위해 도 4, 도 5, 및 도 7에서는 설명되지 않을 것이다.
레이아웃 디자인(400)은 도 1의 메모리 매크로(100)의 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114)의 스트랩 셀의 레이아웃 디자인에 대응한다.
레이아웃 디자인(400)은 셀(401), 비트 라인 레이아웃 패턴(406a), 및 비트 라인 바 레이아웃 패턴(406b)을 포함한다. 셀(401)은 레이아웃 디자인(400)의 셀 경계이다. 일부 실시형태에서, 셀(401)은 도 1의 메모리 매크로(100)의 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114)의 하나 이상의 스트랩 셀의 레이아웃 디자인의 경계이다.
일부 실시형태에서, 비트 라인 레이아웃 패턴(406a)은 메모리 매크로(100) 또는 IC 구조체(300)의 대응하는 비트 라인 세그먼트(140)(도 1)를 제조하기 위해 사용 가능하다. 일부 실시형태에서, 비트 라인 바 레이아웃 패턴(406b)은 메모리 매크로(100) 또는 IC 구조체(300)의 대응하는 비트 라인 바 세그먼트(142)(도 1)를 제조하기 위해 사용 가능하다.
비트 라인 레이아웃 패턴(406a) 및 비트 라인 바 레이아웃 패턴(406b) 각각은 제1 방향(Y)으로 연장되고 셀(401)과 중첩된다.
비트 라인 레이아웃 패턴(406a)은 제2 방향(X)에서 비트 라인 바 레이아웃 패턴(406b)로부터 분리된다.
비트 라인 레이아웃 패턴(406a)은 도전성 피쳐 레이아웃 패턴(402a, 404a, 및 412a) 및 비아 레이아웃 패턴(410a 및 414a)을 포함한다.
비트 라인 바 레이아웃 패턴(406b)은 도전성 피쳐 레이아웃 패턴(402b, 404b, 및 412b) 및 비아 레이아웃 패턴(410b 및 414b)을 포함한다.
도전성 피쳐 레이아웃 패턴(402a 및 402b) 각각은 제1 방향(Y)으로 연장되고, 제2 방향(X)에서 서로 분리된다. 도전성 피쳐 레이아웃 패턴(402a 및 402b) 각각은 셀(401) 및 도전성 피쳐 레이아웃 패턴(420)과 중첩된다. 도전성 피쳐 레이아웃 패턴(402a 또는 402b)은 IC 구조체(300)의 도전성 세그먼트(302a 또는 302b)(도 3a 및 도 3b에 도시됨)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(402a 또는 402b)은 레이아웃 디자인(400)의 제1 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(402a 또는 402b)은 제1 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 일부 실시형태에서, 제1 레이아웃 레벨은 금속 1(M1) 층이다. 도전성 피쳐 레이아웃 패턴(402a 및 402b)의 다른 구성 또는 양은 본 개시의 범위 내에 있다. 금속 층의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제1 레이아웃 레벨은 M1 층과는 상이한 금속 층이다.
도전성 피쳐 레이아웃 패턴(404a 및 404b) 각각은 제1 방향(Y)으로 연장되고, 제2 방향(X)에서 서로 분리된다. 도전성 피쳐 레이아웃 패턴(404a 및 404b) 각각은 셀(401) 및 도전성 피쳐 레이아웃 패턴(420)과 중첩된다. 도전성 피쳐 레이아웃 패턴(404a 또는 402b)은 IC 구조체(300)의 도전성 세그먼트(304a 또는 304b)(도 3a 및 도 3b에 도시됨)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(404a 또는 404b)은 레이아웃 디자인(400)의 제2 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(404a 또는 404b)은 제2 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 일부 실시형태에서, 제2 레이아웃 레벨은 금속 3(M3) 층이다. 도전성 피쳐 레이아웃 패턴(404a, 404b)은 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b) 위에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(404a, 404b)은 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b)와 중첩된다. 도전성 피쳐 레이아웃 패턴(404a 및 404b)의 다른 구성 또는 양은 본 개시의 범위 내에 있다. 금속 층의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제2 레이아웃 레벨은 M3 층과는 상이한 금속 층이다.
도전성 피쳐 레이아웃 패턴(412a 및 412b) 각각은 제2 방향(X)으로 연장된다. 도전성 피쳐 레이아웃 패턴(412a 및 412b) 각각은 셀(401)의 대응하는 사이드(side)(라벨링되지 않음)와 중첩된다. 도전성 피쳐 레이아웃 패턴(412a 또는 412b)은 IC 구조체(300)의 제3 도전체(312)(도 3a 및 도 3b에 도시됨)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(412a 또는 412b)은 레이아웃 디자인(400)의 제3 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(412a 또는 412b)은 제3 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 일부 실시형태에서, 제3 레이아웃 레벨은 금속 2(M2) 층이다. 도전성 피쳐 레이아웃 패턴(412a, 412b)은 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b)과 중첩된다. 도전성 피쳐 레이아웃 패턴(412a, 412b)은 대응하는 도전성 피쳐 레이아웃 패턴(404a, 404b)에 의해 중첩된다. 도전성 피쳐 레이아웃 패턴(412a 및 412b)의 다른 구성 또는 양은 본 개시의 범위 내에 있다. 금속 층의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 제3 레이아웃 레벨은 M2 층과는 상이한 금속 층이다.
비아 레이아웃 패턴(410a 또는 410b)은 IC 구조체(300)의 제1 비아(310)(도 3a 및 도 3b에 도시됨)를 제조하기 위해 사용 가능하다. 비아 레이아웃 패턴(410a, 410b)은 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b)과 대응하는 도전성 피쳐 레이아웃 패턴(412a, 412b) 사이에 있다. 비아 레이아웃 패턴(410a, 410b) 각각은 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b) 위에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(410a, 410b)은, 대응하는 도전성 피쳐 레이아웃 패턴(412a, 412b)이 대응하는 도전성 피쳐 레이아웃 패턴(402a, 402b)과 중첩되는 곳에 위치된다. 일부 실시형태에서, 하나 이상의 비아 레이아웃 패턴(410a, 410b)의 중심은 셀(401)의 대응하는 사이드(라벨링되지 않음)와 정렬된다. 비아 레이아웃 패턴(410a 또는 410b)은 제1 레이아웃 레벨과 제3 레이아웃 레벨 사이의 레이아웃 디자인(400)의 레이아웃 레벨(V1) 상에 있다. 비아 레이아웃 패턴(410a 및 410b)의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(410a 또는 410b)은 V1 레벨과는 상이한 레이아웃 레벨 상에 있다.
비아 레이아웃 패턴(414a 또는 414b)은 IC 구조체(300)의 제2 비아(314)(도 3a 및 도 3b에 도시됨)를 제조하기 위해 사용 가능하다. 비아 레이아웃 패턴(414a, 414b)은 대응하는 도전성 피쳐 레이아웃 패턴(404a, 404b)과 대응하는 도전성 피쳐 레이아웃 패턴(412a, 412b) 사이에 있다. 비아 레이아웃 패턴(414a, 414b) 각각은 대응하는 도전성 피쳐 레이아웃 패턴(412a, 412b) 위에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(414a, 414b)은, 대응하는 도전성 피쳐 레이아웃 패턴(404a, 404b)이 대응하는 도전성 피쳐 레이아웃 패턴(412a, 412b)과 중첩되는 곳에 위치된다. 일부 실시형태에서, 하나 이상의 비아 레이아웃 패턴(414a, 414b)의 중심은 셀(401)의 사이드와 정렬된다. 일부 실시형태에서, 비아 레이아웃 패턴(414a, 414b)의 중심은 대응하는 비아 레이아웃 패턴(410a, 410b)의 중심과 정렬된다. 비아 레이아웃 패턴(414a 또는 414b)은 제2 레이아웃 레벨과 제3 레이아웃 레벨 사이의 레이아웃 디자인(400)의 레이아웃 레벨(V2) 상에 있다. 비아 레이아웃 패턴(414a 및 414b)의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(414a 또는 414b)은 V2 레벨과는 상이한 레이아웃 레벨 상에 있다.
레이아웃 디자인(400)은 도전성 피쳐 레이아웃 패턴(420), 도전성 피쳐 레이아웃 패턴(422), 도전성 피쳐 레이아웃 패턴(428), 및 비아 레이아웃 패턴(424 및 426)을 더 포함한다.
도전성 피쳐 레이아웃 패턴(420)은 제2 방향(X)으로 연장된다. 도전성 피쳐 레이아웃 패턴(420)은 셀(401)과 중첩된다. 도전성 피쳐 레이아웃 패턴(420)은 IC 구조체(300)의 워드 라인과 유사한 제4 도전체(미도시)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(420)은 레이아웃 디자인(400)의 제3 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(420)은 제3 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(420)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
도전성 피쳐 레이아웃 패턴(422)은 제1 방향(Y)으로 연장된다. 도전성 피쳐 레이아웃 패턴(422)은 셀(401) 및 도전성 피쳐 레이아웃 패턴(420)과 중첩된다. 도전성 피쳐 레이아웃 패턴(422)은 IC 구조체(300)의 제5 도전체(미도시)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(422)은 레이아웃 디자인(400)의 제1 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(422)은 제1 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(422)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
도전성 피쳐 레이아웃 패턴(428)은 제1 방향(Y)으로 연장된다. 도전성 피쳐 레이아웃 패턴(428)은 셀(401), 도전성 피쳐 레이아웃 패턴(420), 및 도전성 피쳐 레이아웃 패턴(422)과 중첩된다. 도전성 피쳐 레이아웃 패턴(428)은 IC 구조체(300)의 제6 도전체(미도시)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(428)은 레이아웃 디자인(400)의 제2 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(428)은 제2 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(428)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
비아 레이아웃 패턴(424)은 IC 구조체(300)의 제3 비아(미도시)를 제조하기 위해 사용 가능하다. 비아 레이아웃 패턴(424)은 도전성 피쳐 레이아웃 패턴(420)과 도전성 피쳐 레이아웃 패턴(422) 사이에 있다. 비아 레이아웃 패턴(424)은 도전성 피쳐 레이아웃 패턴(420) 위에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(424)은 도전성 피쳐 레이아웃 패턴(422)이 도전성 피쳐 레이아웃 패턴(420)과 중첩되는 곳에 위치된다. 일부 실시형태에서, 비아 레이아웃 패턴(424)의 중심은 셀(401)의 중심과 정렬된다. 비아 레이아웃 패턴(424)은 제1 레이아웃 레벨과 제3 레이아웃 레벨 사이의 레이아웃 디자인(400)의 레이아웃 레벨(V1) 상에 있다. 비아 레이아웃 패턴(424)의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(424)은 V1 레벨과는 상이한 레이아웃 레벨 상에 있다.
비아 레이아웃 패턴(426)은 IC 구조체(300)의 제4 비아(미도시)를 제조하기 위해 사용 가능하다. 비아 레이아웃 패턴(426)은 도전성 피쳐 레이아웃 패턴(428)과 도전성 피쳐 레이아웃 패턴(422) 사이에 있다. 비아 레이아웃 패턴(426)은 도전성 피쳐 레이아웃 패턴(422) 위에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(426)은 도전성 피쳐 레이아웃 패턴(428)이 도전성 피쳐 레이아웃 패턴(422)과 중첩되는 곳에 위치된다. 일부 실시형태에서, 비아 레이아웃 패턴(426)의 중심은 적어도 셀(401)의 중심 또는 비아 레이아웃 패턴(424)의 중심과 정렬된다. 비아 레이아웃 패턴(426)은 제2 레이아웃 레벨과 제3 레이아웃 레벨 사이의 레이아웃 디자인(400)의 레이아웃 레벨(V2) 상에 있다. 비아 레이아웃 패턴(426)의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(426)은 V2 레벨과는 상이한 레이아웃 레벨 상에 있다.
레이아웃 디자인(400)은 도전성 피쳐 레이아웃 패턴(430a, 430b, 434a, 434b) 및 비아 레이아웃 패턴(432a, 432b)을 더 포함한다.
도전성 피쳐 레이아웃 패턴(430a 및 430b) 각각은 제2 방향(X)으로 연장된다. 도전성 피쳐 레이아웃 패턴(430a 및 430b) 각각은 셀(401)과 중첩된다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(430a)은 셀(401)의 제1 코너(corner)(라벨링되지 않음)와 중첩되고, 도전성 피쳐 레이아웃 패턴(430b)은 셀(401)의 제2 코너(라벨링되지 않음)와 중첩된다. 도전성 피쳐 레이아웃 패턴(430a 또는 430b)은 IC 구조체(300)의 도전성 세그먼트(미도시)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(430a 또는 430b)은 레이아웃 디자인(400)의 제2 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(430a 또는 430b)은 제2 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(430a 또는 430b)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
도전성 피쳐 레이아웃 패턴(434a 또는 434b) 각각은 제1 방향(Y)으로 연장되고, 제2 방향(X)에서 서로 분리된다. 도전성 피쳐 레이아웃 패턴(434a 및 434b) 각각은 셀(401) 및 도전성 피쳐 레이아웃 패턴(420)과 중첩된다. 도전성 피쳐 레이아웃 패턴(434a, 434b)은 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b)과 중첩된다. 도전성 피쳐 레이아웃 패턴(434a 또는 434b)은 IC 구조체(300)의 도전성 세그먼트(미도시)를 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(434a 또는 434b)은 레이아웃 디자인(400)의 제2 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(434a 또는 434b)은 제2 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(434a, 434b)은 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b) 위에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(434a, 434b)은 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b)과 중첩된다. 도전성 피쳐 레이아웃 패턴(434a 또는 434b)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
비아 레이아웃 패턴(432a 또는 432b)은 IC 구조체(300)의 제5 비아(미도시)를 제조하기 위해 사용 가능하다. 비아 레이아웃 패턴(432a, 432b)은 대응하는 도전성 피쳐 레이아웃 패턴(434a, 434b)과 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b) 사이에 있다. 비아 레이아웃 패턴(432a, 432b) 각각은 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b) 위에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(432a, 432b)은, 대응하는 도전성 피쳐 레이아웃 패턴(434a, 434b)이 대응하는 도전성 피쳐 레이아웃 패턴(430a, 430b)과 중첩되는 곳에 위치된다. 일부 실시형태에서, 하나 이상의 비아 레이아웃 패턴(432a, 432b)의 중심은 셀(401)의 코너와 정렬된다. 비아 레이아웃 패턴(432a 또는 432b)은 제2 레이아웃 레벨과 제3 레이아웃 레벨 사이의 레이아웃 디자인(400)의 레이아웃 레벨(V2) 상에 있다. 비아 레이아웃 패턴(432a 및 432b)의 다른 구성은 본 개시의 범위 내에 있다. 일부 실시형태에서, 비아 레이아웃 패턴(432a 또는 432b)은 V2 레벨과는 상이한 레이아웃 레벨 상에 있다.
일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(420, 422, 및 428) 및 비아 레이아웃 패턴(424 및 426)은, 제1 공급 전압(VDD) 및 셀(401) 내의 트랜지스터의 N 웰 또는 P 웰 영역에 연결되는 도전성 구조체(미도시)를 제조하기 위해 사용 가능하다.
일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(430a, 430b) 및 비아 레이아웃 패턴(432a, 432b), 도전성 피쳐 레이아웃 패턴(434a, 434b)은 제2 공급 전압(VSS) 및 스트랩 셀 내의 트랜지스터의 N 웰 또는 P 웰 영역에 연결되는 도전성 구조체(미도시)를 제조하기 위해 사용 가능하다. 제2 공급 전압(VSS)는 제1 공급 전압(VDD)과 상이하다.
레이아웃 디자인(400, 500, 또는 700) 내의 하나 이상의 트랜지스터의 레이아웃 디자인에 관한 세부사항은, 예컨대 전체가 참조로 여기에 포함된 미국 출원 No. 15/186,446(출원일: 2016년 6월 18일)에서 발견된다. 일부 실시형태에서, 다수의 도전 층 상에 대응하는 비트 라인(BL) 및 비트 라인 바(BLB)를 제조하기 위해, 레이아웃 디자인(400-500)의 비트 라인 레이아웃 패턴(406a) 및 비트 라인 바 레이아웃 패턴(406b)를 사용함으로써, 메모리 어레이(100 또는 600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항이 다른 접근법에 비해 감소된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항을 감소시킴으로써, 메모리 어레이(100 또는 600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 다른 접근법보다 길고, 이에 따라 다른 접근법보다 메모리 셀의 더 큰 어레이가 얻어진다.
도 5는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인(500)의 다이어그램이다.
레이아웃 디자인(500)은 도 4의 레이아웃 디자인(400)의 변형이다. 도 4의 레이아웃 디자인(400)과 비교하면, 레이아웃 디자인(500)은 도전성 피쳐 레이아웃 패턴(422 및 428) 및 비아 레이아웃 패턴(424 및 426)을 포함하지 않는다.
도 4의 레이아웃 디자인(400)과 비교하면, 레이아웃 디자인(500)의 도전성 피쳐 레이아웃(520)은 도전성 피쳐 레이아웃 패턴(420)을 대체하고, 셀(501)은 셀(401)을 대체한다. 셀(501)은 레이아웃 디자인(500)의 셀 경계에 대응한다.
도전성 피쳐 레이아웃 패턴(520)은 제2 방향(X)으로 연장된다. 도전성 피쳐 레이아웃 패턴(520)은 셀(501)과 중첩된다. 도전성 피쳐 레이아웃 패턴(520)은 메모리 셀(200)의 워드 라인 부분(예컨대, 도 2의 워드 라인(Wl))을 제조하기 위해 사용 가능하다. 도전성 피쳐 레이아웃 패턴(520)은 레이아웃 디자인(500)의 제3 레이아웃 레벨 상에 있다. 일부 실시형태에서, 도전성 피쳐 레이아웃 패턴(520)은 제3 레이아웃 레벨과는 상이한 레이아웃 레벨 상에 있다. 도전성 피쳐 레이아웃 패턴(520)의 다른 구성 또는 양은 본 개시의 범위 내에 있다.
레이아웃 디자인(500)은 도 1의 메모리 매크로(100) 및 도 6의 메모리 매크로(600) 각각에 사용 가능하다. 일부 실시형태에서, 레이아웃 디자인(500)은 도 1의 제1 메모리 셀 어레이(104) 또는 도 1의 제2 메모리 셀 어레이(106) 내의 하나 이상의 메모리 셀(도 1에서 "Cell"로 라벨링됨)의 레이아웃 디자인 또는 도 2의 메모리 셀(200)의 레이아웃 디자인에 대응한다. 일부 실시형태에서, 레이아웃 디자인(500)이 도 1에서의 하나 이상의 메모리 셀("Cell"로 라벨링됨)의 레이아웃 디자인에 대응하면, 레이아웃 디자인(500)은 도 3a 및 도 3b의 IC 구조체(300)의 제1 부분(330) 및 제2 부분(340)을 제조하기 위해 사용 가능하다. 일부 실시형태에서, 레이아웃 디자인(500)은 셀(602)(도 6)의 어레이 내의 메모리 셀(도 6에 "Cell B"로 라벨링됨)의 레이아웃 디자인에 대응한다. 일부 실시형태에서, 레이아웃 디자인(500)이 도 6에서의 하나 이상의 제2 메모리 셀("Cell B"로 라벨링됨)의 레이아웃 디자인에 대응하면, 레이아웃 디자인(500)은 도 3a 및 도 3b의 IC 구조체(300)의 제1 부분(330)을 제조하기 위해 사용 가능하다.
도 6은 일부 실시형태에 따른 메모리 매크로(600)의 회로 다이어그램이다. 도 6의 실시형태에서, 메모리 매크로(600)는 SRAM 매크로이다. 예시를 위해 SRAM이 사용되고, 다른 타입의 메모리가 다수의 실시형태의 범위 내에 있다.
메모리 매크로(600)은 도 1의 메모리 매크로(100)의 변형이다. 도 1의 메모리 매크로(100)와 비교하면, 메모리 매크로(600)의 셀의 어레이(602)는 도 1의 셀의 어레이(102)를 대체한다.
셀의 어레이(602)는 M개의 행 및 N개의 열을 가진 메모리 셀(예컨대, Cell-A 또는 Cell-B)의 어레이이다. 셀의 어레이(602) 내의 셀의 열은 제1 방향(Y)으로 배열된다. 셀의 어레이(602) 내의 셀의 행은 제2 방향(X)으로 배열된다.
일부 실시형태에서, 셀의 어레이(602) 내의 적어도 하나의 메모리 셀은 하나 이상의 싱글 포트(SP: single port) SRAM 셀을 포함한다. 일부 실시형태에서, 셀의 어레이(602) 내의 적어도 하나의 메모리 셀은 하나 이상의 듀얼 포트(DP: dual port) SRAM 셀을 포함한다. 셀의 어레이(602) 내의 상이한 타입의 메모리 셀은 본 개시의 고려된 범위 내에 있다.
셀의 어레이(602) 내의 각 열은 하나 이상의 제2 메모리 셀(Cell-B) 사이에 배치된 하나 이상의 제1 메모리 셀(Cell-A)을 갖는다. 일부 실시형태에서, 각 열에 있어서, 제2 메모리 셀(Cell-B)은 Y1 셀에 의해 제2 방향(Y)으로 반복된다. 일부 실시형태에서, Y1은 3로부터 15까지의 범위에 있다. 예컨대, 일부 실시형태에서, 각각의 제2 메모리 셀(Cell-B)은 제1 메모리 셀(Cell-A)의 3 내지 15개의 행에 의해 동일 열에서 다른 제2 메모리 셀(Cell-B)로부터 분리된다. 메모리 매크로(600)의 배열 또는 사이즈로 인해, 열(3, …, N)은 싱글 제2 메모리 셀(Cell-B)을 나타내지만, 열(3, …, N)은 각각 도시되지 않은 하나 이상의 추가적인 제2 메모리 셀(Cell-B)을 포함한다. 셀의 어레이(602)의 다른 구성은 본 개시의 범위 내에 있다.
셀의 어레이(602) 내의 각 행은 하나 이상의 제2 메모리 셀(Cell-B) 사이에 배치된 하나 이상의 제1 메모리 셀(Cell-A)을 갖는다.
제1 메모리 셀(Cell-A) 또는 제2 메모리 셀(Cell-B)은 도 2의 메모리 셀(200)에 대응한다.
메모리 매크로(600)는 도 5의 레이아웃 디자인(500) 및 도 7의 레이아웃 디자인(700)과의 조합으로 사용될 수 있다. 일부 실시형태에서, 레이아웃 디자인(500)은 제2 메모리 셀(Cell-B)을 제조하기 위한 시스템(900)에 의해 사용 가능하다. 일부 실시형태에서, 레이아웃 디자인(700)은 제1 메모리 셀(Cell-A)을 제조하기 위한 시스템(900)에 의해 사용 가능하다.
일부 실시형태에서, 어레이(602)의 하나 이상의 제2 메모리 셀(Cell-B)은 IC 구조체(300)의 제1 부분(330)에 대응한다. 예컨대, 일부 실시형태에서, 어레이(602)의 하나 이상의 제2 메모리 셀(Cell-B)은 IC 구조체(300)의 도전성 세그먼트(302a 및 304a), 제3 도전체(312), 제1 비아(310), 및 제2 비아(314)를 포함한다. 일부 실시형태에서, 도 3a 및 도 3b의 도전성 세그먼트(302a)는 어레이(602)의 제2 메모리 셀(Cell-B) 각각에서 도 3a 및 도 3b의 도전성 세그먼트(304a)에 연결된다. 제2 메모리 셀(Cell-B)의 다른 구성은 본 개시의 범위 내에 있다. 예컨대, 일부 실시형태에서, 셀의 어레이(602) 내의 제2 메모리 셀(Cell-B)의 수가 증가된다. 일부 실시형태에서, 어레이(602) 내의 제2 메모리 셀(Cell-B)의 수를 증가시킴으로써, 도전성 세그먼트(302a)와 도전성 세그먼트(304a) 사이의 전기 접속의 수가 증가하여, 다른 접근법보다 비트 라인(BL) 또는 비트 라인 바(BLB)가 낮은 저항을 갖게 된다.
일부 실시형태에서, 어레이(602)의 하나 이상의 제1 메모리 셀(Cell-A)은 IC 구조체(300)의 제2 부분(340)에 대응한다. 예컨대, 일부 실시형태에서, 어레이(602)의 하나 이상의 제1 메모리 셀(Cell-A)은 IC 구조체(300)의 도전성 세그먼트(302b 및 304b)를 포함한다. 일부 실시형태에서, 어레이(602) 내의 하나 이상의 제1 메모리 셀(Cell-A)에 있어서, 도전성 세그먼트(302b)는 도 3a 및 도 3b의 도전성 세그먼트(304b)에 연결되지 않는다. 제1 메모리 셀(Cell-A)의 다른 구성은 본 개시의 범위 내에 있다. 예컨대, 일부 실시형태에서, 셀의 어레이(602) 내의 제1 메모리 셀(Cell-A)의 수가 증가되어, 각각의 제1 메모리 셀(Cell-A) 내에 적은 도전성 구조체(312)가 사용되게 한다. 일부 실시형태에서, 각각의 제1 메모리 셀(Cell-A) 내에 적은 도전성 구조체(312)를 사용함으로써, 도전성 구조체(312)가 이전에 점유하는 영역은 더 넓은 워드 라인(WL)에 의해 사용될 수 있고 이에 따라 다른 접근법보다 더 작은 워드 라인(WL) 저항을 얻어진다.
일부 실시형태에서, 동일 열에서의 제2 메모리 셀(Cell-B) 각각은 거리(Y1)만큼 서로 분리된다. 예컨대, 셀의 어레이(602)의 열(1)은 셀(610), 셀(612), 및 메모리 셀 어레이(614)를 포함한다. 셀(610) 및 셀(612)은 각각 제2 메모리 셀(Cell-B)이다. 예시의 용이함을 위해, 동일 열에서의 한쌍의 제2 메모리 셀 사이의 제1 메모리 셀 각각은 다른 메모리 셀 어레이이지만, 간략함을 위해 도 6에서 메모리 셀 어레이로서 라벨링되지 않는다.
일부 실시형태에서, 메모리 셀 어레이(614)는 Y1 행 × N 열을 포함하는 제1 메모리 셀(Cell-A)의 어레이를 포함하며, Y1은 메모리 셀 어레이(614)의 행의 수에 대응하는 양의 정수이다. 일부 실시형태에서, Y1은 3로부터 15까지의 범위에 있다.
도 7는 일부 실시형태에 따른 IC 구조체의 레이아웃 디자인(700)의 다이어그램이다.
레이아웃 디자인(700)은 도 6에서의 메모리 매크로(600)의 하나 이상의 제1 메모리 셀(Cell-A)을 제조하기 위해 사용 가능하다.
레이아웃 디자인(700)은 도 5의 레이아웃 디자인(500)의 변형이다. 도 5의 레이아웃 디자인(500)과 비교하면, 레이아웃 디자인(700)은 비아 레이아웃 패턴(410a, 410b, 414a, 및 414b) 및 도전성 피쳐 레이아웃 패턴(412a 및 412b)을 포함하지 않는다.
레이아웃 디자인(700)의 셀(701)은 레이아웃 디자인(500)의 셀(501)을 대체한다. 셀(701)은 레이아웃 디자인(700)의 셀 경계에 대응한다.
레이아웃 디자인(700)은 메모리 셀 어레이(604)(도 6) 내의 하나 이상의 메모리 셀(도 6에 "Cell-A"로 라벨링됨)의 레이아웃 디자인에 대응한다. 일부 실시형태에서, 레이아웃 디자인(700)은 도 3a 및 도 3b의 IC 구조체(300)의 제2 부분(340)을 제조하기 위해 사용 가능하다.
레이아웃 디자인(700)이 비아 레이아웃 패턴(410a, 410b, 414a, 및 414b) 및 도전성 피쳐 레이아웃 패턴(412a 및 412b)을 포함하지 않기 때문에, 레이아웃 디자인(700)에 의해 제조된 비트 라인(BL) 또는 비트 라인 바(BLB)의 도전성 피쳐 레이아웃 패턴(예컨대, 302b 및 304b)은 셀(701) 내에서 서로 연결되지 않는다. 일부 실시형태에서, 도 3a 및 도 3b의 도전성 피쳐 레이아웃 패턴(302b)은 도 3a 및 도 3b의 도전성 피쳐 레이아웃 패턴(304b)에 전기적으로 연결되지 않는다. 일부 실시형태에서, 다수의 도전 층 상에 대응하는 비트 라인(BL) 및 비트 라인 바(BLB)를 제조하기 위해, 레이아웃 디자인(700)의 비트 라인 레이아웃 패턴(706a) 및 비트 라인 바 레이아웃 패턴(406b)를 사용함으로써, 메모리 어레이(600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항이 다른 접근법에 비해 감소된다. 일부 실시형태에서, 비트 라인(BL) 또는 비트 라인 바(BLB)의 저항을 감소시킴으로써, 메모리 어레이(600)의 비트 라인(BL) 또는 비트 라인 바(BLB)의 길이는 다른 접근법보다 길고, 이에 따라 다른 접근법보다 메모리 셀의 더 큰 어레이가 얻어진다.
도 8a는 일부 실시형태에 따른 IC를 형성 또는 제조하는 방법(800A)의 플로우차트이다. 따라서, 도 8a에 도시된 방법(800A) 이전, 도중, 및/또는 이후에 추가 동작이 수행될 수 있고, 일부 다른 프로세스들은 여기서 간단하게만 설명될 수 있는 것으로 이해된다. 일부 실시형태에서, 방법(800A)은 메모리 매크로(100)(도 1), 매모리 셀(200)(도 2), IC 구조체(300)(도 3a 및 도 3b), 또는 메모리 매크로(600)(도 6) 등의 집적회로를 형성하기 위해 사용 가능하다. 일부 실시형태에서, 방법(800)은 레이아웃 디자인(400-500, 또는 700)(도 4-도 5, 또는 도 7) 중 하나 이상과 유사한 구조적 관계를 갖는 집적회로를 형성하기 위해 사용 가능하다.
방법(800A)의 동작(802)에서, 메모리 어레이 회로(예컨대, 메모리 매크로(100, 600))의 레이아웃 디자인(400, 500, 또는 700)이 생성된다. 동작(802)은 레이아웃 디자인(400, 500, 또는 700)을 생성하기 위한 명령어를 실행하도록 구성되는 프로세싱 디바이스(예컨대, 프로세서(902)(도 9))에 의해 수행된다. 일부 실시형태에서, 레이아웃 디자인(400, 500, 또는 700)은 그래픽 데이터베이스 시스템(GDSII) 파일 포맷이다.
방법(800A)의 동작(804)에서, 메모리 어레이 회로(예컨대, 메모리 매크로(100, 600))는 레이아웃 디자인(400, 500, 또는 700)에 기초하여 제조된다. 일부 실시형태에서, 동작(802 또는 804)의 메모리 어레이 회로는 메모리 어레이(200)(도 2) 또는 IC 구조체(300)(도 3a 및 도 3b)를 포함한다. 일부 실시형태에서, 방법(800A)의 동작(804)은 레이아웃 디자인(400, 500, 또는 700)에 기초한 적어도 하나의 마스크를 제조하는 단계, 및 적어도 하나의 마스크에 기초하여 메모리 어레이 회로(예컨대, 메모리 매크로(100, 600))를 제조하는 단계를 포함한다.
도 8b는 일부 실시형태에 따른 메모리 어레이 회로의 레이아웃 디자인을 생성하는 방법(800B)의 플로우차트이다. 도 8b에 도시된 방법(800B) 이전, 도중, 및/또는 이후에 추가 동작이 수행될 수 있고, 일부 다른 프로세스들은 여기서 간단하게만 설명될 수 있는 것으로 이해된다. 일부 실시형태에서, 방법(800B)은 메모리 매크로(100)(도 1), 매모리 셀(200)(도 2), IC 구조체(300)(도 3a 및 도 3b), 또는 메모리 매크로(600)(도 6)의 레이아웃 디자인(400-500, 또는 700)(도 4-5, 또는 7) 중 하나 이상을 생성하기 위해 사용 가능하다.
방법(800B)의 동작(810)에서, 제1 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700)이 생성된다. 일부 실시형태에서, 제1 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700)은 메모리 셀 어레이 회로의 제1 메모리 셀(예컨대, Cell-A, Cell-B)을 제조하는 것에 대응한다.
일부 실시형태에서, 방법(800A 또는 800B)의 제1 메모리 셀은 메모리 셀(200)을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제1 메모리 셀은 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 중 하나 이상의 스트랩 셀을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제1 메모리 셀은 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106) 중 하나 이상의 메모리 셀을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제1 메모리 셀은 데이터를 저장하도록 구성된다. 일부 실시형태에서, 동작(810)은 레이아웃 디자인의 레이아웃 레벨로 제1 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700))을 배치하는 단계를 더 포함한다.
동작(812)에서, 제2 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700))이 생성된다. 일부 실시형태에서, 제2 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700)은 메모리 셀 어레이 회로의 제2 메모리 셀(예컨대, Cell-A, Cell-B)을 제조하는 것에 대응한다. 일부 실시형태에서, 제2 메모리 셀 레이아웃 패턴은 제1 메모리 셀 레이아웃 패턴으로부터 제1 방향(Y)으로 분리된다.
일부 실시형태에서, 방법(800A 또는 800B)의 제2 메모리 셀은 메모리 셀(200)을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제2 메모리 셀은 스트랩 셀의 제1 세트(110), 스트랩 셀의 제2 세트(112), 또는 스트랩 셀의 제3 세트(114) 중 하나 이상의 스트랩 셀을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제2 메모리 셀은 제1 메모리 셀 어레이(104) 또는 제2 메모리 셀 어레이(106) 중 하나 이상의 메모리 셀을 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제2 메모리 셀은 데이터를 저장하도록 구성된다. 일부 실시형태에서, 동작(812)은 레이아웃 디자인의 레이아웃 레벨로 제2 메모리 셀 레이아웃 패턴(예컨대, 레이아웃 디자인(400, 500, 또는 700))을 배치하는 단계를 더 포함한다.
동작(814)에서, 비트 라인 레이아웃 패턴(406a, 706a), 또는 비트 라인 바 레이아웃 패턴(406b, 706b)이 생성된다. 일부 실시형태에서, 비트 라인 레이아웃 패턴(406a, 706a)은 메모리 어레이 회로의 비트 라인(BL)을 제조하는 것에 대응한다. 일부 실시형태에서, 비트 라인 바 레이아웃 패턴(406b, 706b)은 메모리 어레이 회로의 비트 라인 바(BLB)를 제조하는 것에 대응한다. 일부 실시형태에서, 비트 라인 레이아웃 패턴(406a, 706a) 또는 비트 라인 바 레이아웃 패턴(406b, 706b)은 제1 방향(Y)으로 연장된다. 일부 실시형태에서, 동작(814)은 비트 라인 레이아웃 패턴(406a, 706a) 또는 비트 라인 바 레이아웃 패턴(406b, 706b)을 레이아웃 디자인으로 배치하는 단계를 더 포함한다.
일부 실시형태에서, 동작(814)은 동작(816, 818, 820, 822, 또는 824) 중 하나 이상을 포함한다.
동작(816)에서, 제1 도전성 피쳐 레이아웃 패턴(도전성 피쳐 레이아웃 패턴(402a, 402b))이 생성된다. 일부 실시형태에서, 제1 도전성 피쳐 레이아웃 패턴(도전성 피쳐 레이아웃 패턴(402a, 402b))은 비트 라인(BL) 또는 비트 라인 바(BLB)의 제1 도전성 세그먼트(도전성 세그먼트(302a, 302b))을 제조하는 것에 대응한다. 일부 실시형태에서, 제1 도전성 피쳐 레이아웃 패턴은 제1 방향(Y)으로 연장되고, 제1 레이아웃 레벨 상에 있다. 일부 실시형태에서, 동작(816)은 제1 레이아웃 레벨(M1) 상에 제1 도전성 피쳐 레이아웃 패턴(402a, 402b)을 배치하는 단계를 더 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제1 도전성 피쳐 레이아웃 패턴은 도전성 피쳐 레이아웃 패턴(422)을 포함한다.
동작(818)에서, 제2 도전성 피쳐 레이아웃 패턴(도전성 피쳐 레이아웃 패턴(404a, 404b))이 생성된다. 일부 실시형태에서, 제2 도전성 피쳐 레이아웃 패턴(도전성 피쳐 레이아웃 패턴(404a, 404b))은 비트 라인(BL) 또는 비트 라인 바(BLB)의 제2 도전성 세그먼트(도전성 세그먼트(304a, 304b))를 제조하는 것에 대응한다. 일부 실시형태에서, 제2 도전성 피쳐 레이아웃 패턴은 제1 방향(Y)으로 연장되고, 제1 레이아웃 레벨(M1)과는 상이한 제2 레이아웃 레벨(M3) 상에 있다. 일부 실시형태에서, 동작(816)은 제2 레이아웃 레벨 상에 제2 도전성 피쳐 레이아웃 패턴(404a, 404b)을 배치하는 단계를 더 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제2 도전성 피쳐 레이아웃 패턴은 도전성 피쳐 레이아웃 패턴(428, 434a, 또는 434b) 중 하나 이상을 포함한다.
동작(820)에서, 제3 도전성 피쳐 레이아웃 패턴(예컨대, 도전성 피쳐 레이아웃 패턴(412a, 412b))이 생성된다. 일부 실시형태에서, 제3 도전성 피쳐 레이아웃 패턴(예컨대, 도전성 피쳐 레이아웃 패턴(412a, 412b))은 제3 도전성 세그먼트(예컨대, 제3 도전체(312))를 제조하는 것에 대응한다. 일부 실시형태에서, 제3 도전성 피쳐 레이아웃 패턴은 제2 방향(X)으로 연장되고, 제1 레이아웃 레벨(M1) 및 제2 레이아웃 레벨(M3)과는 상이한 제3 레이아웃 레벨(M2) 상에 있다. 일부 실시형태에서, 동작(820)은 제3 레이아웃 레벨 상에 제3 도전성 피쳐 레이아웃 패턴(412a, 412b)을 배치하는 단계를 더 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)의 제3 도전성 피쳐 레이아웃 패턴은 도전성 피쳐 레이아웃 패턴(420, 430a, 또는 430b) 중 하나 이상을 포함한다.
동작(822)에서, 제1 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(410a, 410b))이 생성된다. 일부 실시형태에서, 제1 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(410a, 410b))은 비트 라인(BL) 또는 비트 라인 바(BLB)의 제1 도전성 세그먼트(예컨대, 도전성 세그먼트(302a, 302b))와 제3 도전성 세그먼트(예컨대, 제3 도전체(312)) 사이에 연결된 제1 비아(310)를 제조하는 것에 대응한다. 일부 실시형태에서, 제1 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(410a, 410b))은, 제3 도전성 피쳐 레이아웃 패턴(412a, 412b)이 제1 도전성 피쳐 레이아웃 패턴(예컨대, 도전성 피쳐 레이아웃 패턴(402a, 402b))과 중첩되는 곳에 위치된다. 일부 실시형태에서, 동작(824)은 제1 레이아웃 레벨(M1)과 제3 레이아웃 레벨(M2) 사이에 제1 비아 레이아웃 패턴을 배치하는 단계를 더 포함한다.
동작(824)에서, 제2 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(414a, 414b))이 생성된다. 일부 실시형태에서, 제2 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(414a, 414b))은 비트 라인(BL) 또는 비트 라인 바(BLB)의 제2 도전성 세그먼트(예컨대, 도전성 세그먼트(304a, 304b))와 제3 도전성 세그먼트(예컨대, 제3 도전체(312)) 사이에 연결된 제2 비아(314)를 제조하는 것에 대응한다. 일부 실시형태에서, 제2 비아 레이아웃 패턴(예컨대, 비아 레이아웃 패턴(414a, 414b))은, 제2 도전성 피쳐 레이아웃 패턴(예컨대, 도전성 피쳐 레이아웃 패턴(404a, 404b))이 제3 도전성 피쳐 레이아웃 패턴(예컨대, 도전성 피쳐 레이아웃 패턴(412a, 412b))과 중첩되는 곳에 위치된다. 일부 실시형태에서, 동작(826)은 제2 레이아웃 레벨(M2)과 제3 레이아웃 레벨(M3) 사이에 제2 비아 레이아웃 패턴을 배치하는 단계를 더 포함한다.
일부 실시형태에서, 레이아웃 디자인(400, 500, 또는 700) 중 하나 이상은 표준 셀(standard cell)이다. 일부 실시형태에서, 동작(816, 818, 820, 822, 또는 824) 중 하나 이상은 수행되지 않는다.
방법(800A-800B) 의 동작 중 하나 이상은, 메모리 매크로(100 또는 600)와 같은 메모리 어레이 회로 또는 IC 구조체(300)와 같은 IC를 제조하기 위한 명령어를 실행하도록 구성되는 프로세싱 디바이스에 의해 수행된다. 일부 실시형태에서, 방법(800A-800B)의 하나 이상의 동작은 방법(800A-800B)의 하나 이상의 동작과 상이하게 사용되는 동일한 프로세싱 디바이스를 사용하여 수행된다. 일부 실시형태에서, 상이한 프로세싱 디바이스는, 방법(800A-800B)의 상이한 하나 이상의 동작을 수행하는데 사용되는 것으로부터 방법(800A-800B)의 하나 이상의 동작을 수행하는데 사용된다.
도 9는 일부 실시형태에 따른 IC 레이아웃 디자인을 디자인하는 시스템(900)의 개략도이다. 일부 실시형태에서, 시스템(900)은 여기에 개시된 하나 이상의 IC 레이아웃 디자인을 생성 또는 배치한다. 시스템 (900)은, 하드웨어 프로세서(902) 및 컴퓨터 프로그램 코드(906)를 저장하는, 즉 실행 가능한 명령어의 세트로 인코딩된 비일시적 컴퓨터 판독 가능 저장 매체(904)를 포함한다. 컴퓨터 판독 가능 저장 매체(904)는 집적회로를 생성하기 위한 제조 머신과의 인터페이싱하도록 구성된다. 프로세서(902)는 버스(908)를 통해 컴퓨터 판독 가능 저장 매체(904)에 전기적으로 연결된다. 프로세서(902)는 또한 버스(908)에 의해 I/O 인터페이스(910)에 전기적으로 연결된다. 네트워크 인터페이스(912)는 또한 버스(908)를 통해 프로세서(902)에 전기적으로 연결된다. 네트워크 인터페이스(912)는, 프로세서(902) 및 컴퓨터 판독 가능 저장 매체(904)가 네트워크(914)를 통해 외부 엘리먼트에 접속할 수 있도록, 네트워크(914)에 접속된다. 방법(800A 또는 800B)에서 설명한 바와 같은 동작 중 일부 또는 모두를 수행하기 위해 시스템(900)이 사용 가능하게 하기 위해, 프로세서(902)는 컴퓨터 판독 가능 저장 매체(904)에 인코딩된 컴퓨터 프로그램 코드(906)를 실행하도록 구성된다.
일부 실시형태에서, 프로세서(902)는 CPU(central processing unit), 멀티 프로세서, 분산형 프로세싱 시스템, ASIC(application specific integrated circuit), 및/또는 적합한 프로세싱 유닛이다.
일부 실시형태에서, 컴퓨터 판독 가능 저장 매체(904)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예컨대, 컴퓨터 판독 가능 저장 매체(904)는 반도체 또는 고체 상태 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, RAM(random access memory), ROM(read-only memory), 리지드 마그네틱 디스크(rigid magnetic disk), 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 일부 실시형태에서, 컴퓨터 판독 가능 저장 매체(904)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
일부 실시형태에서, 저장 매체(904)는 시스템(900)이 방법(800A 또는 800B)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(906)를 저장한다. 일부 실시형태에서, 저장 매체(904)는 또한, 방법(800A 또는 800B)을 수행하기 위해 필요한 정보뿐만 아니라 레이아웃 디자인(916) 및 유저 인터페이스(918)과 같은 방법(800A 또는 800B)을 수행하는 동안 생성되는 정보, 및/또는 방법(800A 또는 800B)의 동작을 수행하기 위한 실행 가능 명령어의 세트를 저장한다. 일부 실시형태에서, 레이아웃 디자인(916)은 레이아웃 디자인(400, 500, 또는 700) 중 허나 이상을 포함한다.
일부 실시형태에서, 저장 매체(904)는 제조 머신과 인터페이싱하기 위한 명령어(예컨대, 컴퓨터 프로그램 코드(906))를 저장한다. 명령어(예컨대, 컴퓨터 프로그램 코드(906))는 프로세서(902)로 하여금 제조 프로세스 중에 방법(800A 또는 800B)을 효과적으로 구현하기 위해 제조 머신에 의해 판독 가능한 제조 명령어를 생성하게 한다.
시스템(900)은 I/O 인터페이스(910)를 포함한다. I/O 인터페이스(910)는 외부 회로에 연결된다. 일부 실시형태에서, I/O 인터페이스(910)는, 프로세서(902)로 정보 및 명령을 통신하기 위해, 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 디렉션 키를 포함한다.
시스템(900)은 또한 프로세서(902)에 연결된 네트워크 인터페이스(912)를 포함한다. 네트워크 인터페이스(912)는, 하나 이상의 다른 컴퓨터 시스템이 접속된 네트워크(914)와 시스템(900)이 통신하게 한다. 네트워크 인터페이스(912)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB, 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시형태에서, 방법(800A 또는 800B)은 2개 이상의 시스템(900)에서 구현되고, 레이아웃 디자인과 같은 정보 및 유저 인터페이스가 네트워크(914)에 의해 상이한 시스템(900) 사이에서 교환된다.
시스템(900)은 I/O 인터페이스(910) 또는 네트워크 인터페이스(912)를 통해 레이아웃 디자인과 관련된 정보를 수신하도록 구성된다. 집적회로 구조체(200, 1200, 또는 2400)를 제조하기 위한 레이아웃 디자인을 결정하기 위해, 버스(908)에 의해 프로세서(902)로 정보가 전송된다. 이어서, 레이아웃 디자인은 레이아웃 디자인(916)으로서 컴퓨터 판독 가능 매체(904)에 저장된다. 시스템(900)은 I/O 인터페이스(910) 또는 네트워크 인터페이스(912)를 통해 유저 인터페이스와 관련된 정보를 수신하도록 구성된다. 상기 정보는 유저 인터페이스(918)로서 컴퓨터 판독 가능 매체(904)에 저장된다.
일부 실시형태에서, 방법(800A 또는 800B)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시형태에서, 방법(800A 또는 800B)은 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시형태에서, 방법(800A 또는 800B)은 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 일부 실시형태에서, 방법(800A 또는 800B)은 EDA 툴(tool)의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시형태에서, 방법(800A 또는 800B)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시형태에서, EDA 툴은 집적회로 디바이스의 레이아웃을 생성하는데 사용된다. 일부 실시형태에서, 레이아웃은 비일시적 컴퓨터 판독 가능 매체에 저장된다. 일부 실시형태에서, 레이아웃은, CADENCE DESIGN SYSTEMS, Inc.의 VIRTUOSO®과 같은 툴, 또는 다른 적합한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시형태에서, 레이아웃은 개략적 디자인에 기초하여 생성되는 네트리스트(netlist)에 기초하여 생성된다. 일부 실시형태에서, 방법(800A 또는 800B)은, 시스템(900)에 의해 생성된 하나 이상의 레이아웃 디자인(예컨대, 레이아웃 디자인(400-500, 또는 700))에 기초하여 제조된 마스크의 세트를 사용하여 집적회로(예컨대, 집적회로(300))를 제조하기 위한 제조 디바이스에 의해 구현된다.
도 9의 시스템은 다른 접근법에 비해 더 긴 비트 라인 또는 비트 라인 바 레이아웃 패턴을 갖는 IC 구조체(300)의 레이아웃 디자인(예컨대, 레이아웃 디자인(400-500, 또는 700))을 생성한다.
본 개시의 일 양태는 집적회로 구조체에 관련된다. 집적회로 구조체는 메모리 어레이를 포함한다. 메모리 어레이는 제1 방향을 따라 배열된 셀의 열, 및 셀의 열에 걸쳐 제1 방향을 따라 연장되는 비트 라인을 포함한다. 셀의 열은 메모리 셀의 세트 및 스트랩 셀(strap cell)의 세트를 포함한다. 비트 라인은 제2 도전체 내에 제1 도전체를 포함한다. 제1 도전체는 제1 방향으로 연장되고 제1 도전 층 내에 있다. 제2 도전체는 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있다. 일부 실시형태에서, 비트 라인은 비트 라인 세그먼트를 더 포함하고, 비트 라인 세그먼트의 각각의 비트 라인 세그먼트는 스트랩 셀의 세트 또는 메모리 셀의 세트의 대응하는 셀에 배치된다. 일부 실시형태에서, 제1 도전체는 제1 방향으로 연장되는 도전성 세그먼트의 제1 세트를 포함한다. 일부 실시형태에서, 제2 도전체는 제1 방향으로 연장되는 도전성 세그먼트의 제2 세트를 포함한다. 일부 실시형태에서, 도전성 세그먼트의 제1 세트의 각 세그먼트 및 도전성 세그먼트의 제2 세트의 각 세그먼트는 스트랩 셀의 세트 또는 메모리 셀의 세트의 대응하는 셀에 배치된다. 일부 실시형태에서, 메모리 어레이는 제3 도전체, 제1 비아, 및 제2 비아를 더 포함한다. 일부 실시형태에서, 제3 도전체는 제1 방향과는 상이한 제2 방향으로 연장되고, 제1 도전 층 및 제2 도전 층과는 상이한 제3 도전 층 내에 있다. 일부 실시형태에서, 제1 비아는 도전성 세그먼트의 제1 세트의 세그먼트 위에 그리고 제3 도전체 아래에 있고, 도전성 세그먼트의 제1 세트의 세그먼트를 제3 도전체에 전기적으로 연결한다. 일부 실시형태에서, 제2 비아는 제3 도전체의 위에 그리고 제2 도전성 세그먼트의 세트의 세그먼트 아래에 있고, 제3 도전체를 제2 도전성 세그먼트의 세트의 세그먼트에 전기적으로 연결한다. 일부 실시형태에서, 제3 도전체, 제1 비아, 및 제2 비아는 메모리 셀의 세트의 제1 메모리 셀에 위치된다. 일부 실시형태에서, 제3 도전체 및 제2 도전체는 스트랩 셀의 세트의 제1 스트랩 셀에서 전기적으로 연결된다. 일부 실시형태에서, 메모리 어레이는, 스트랩 셀의 세트의 제1 스트랩 셀로부터 제1 값에 의해 제1 방향으로 분리되는 스트랩 셀의 세트의 제2 스트랩 셀을 더 포함하고, 제1 값은 메모리 셀의 15 행으로부터 메모리 셀의 127 행까지의 범위이다. 일부 실시형태에서, 스트랩 셀의 세트 내의 스트랩 셀은, 제1 방향으로 연장되고, 제1 도전 층 내에 있고, 제1 공급 전압에 연결되는 제3 도전체; 제1 방향과는 상이한 제2 방향으로 연장되고, 제1 도전 층 및 제2 도전 층과는 상이한 제3 도전 층 내에 있는 제4 도전체; 제1 방향으로 연장되고 제2 도전 층 내에 있는 제5 도전체; 제3 도전체 위에 그리고 제4 도전체 아래에 있고, 제3 도전체를 제4 도전체에 전기적으로 연결하는 제1 비아; 및 제4 도전체 위에 그리고 제5 도전체 아래에 있고 제4 도전체를 제5 도전체에 전기적으로 연결하는 제2 비아를 포함한다. 일부 실시형태에서, 제1 도전체는 메모리 셀의 세트의 제1 메모리 셀 내의 제2 도전체에 전기적으로 연결된다. 일부 실시형태에서, 메모리 어레이는, 셀의 열(column)에 걸쳐 제1 방향을 따라 연장되는 비트 라인 바, 제1 방향과는 상이한 제2 방향으로 비트 라인으로부터 분리되는 비트 라인 바를 더 포함한다. 일부 실시형태에서, 비트 라인 바는, 제1 방향으로 연장되고 제1 도전 층 내에 있는 제3 도전체; 및 제1 방향으로 연장되고 제2 도전 층 내에 있는 제4 도전체를 포함한다. 일부 실시형태에서, 비트 라인 바는, 비트 라인 바 세그먼트를 더 포함하고, 비트 라인 바 세그먼트의 각각의 비트 라인 바 세그먼트는 스트랩 셀의 세트 또는 메모리 셀의 세트의 대응하는 셀 내에 배치된다. 일부 실시형태에서, 제3 도전체는 제1 방향으로 연장되는 도전성 세그먼트의 제3 세트를 포함한다. 일부 실시형태에서, 제4 도전체는 제1 방향으로 연장되는 도전성 세그먼트의 제4 세트를 포함한다. 일부 실시형태에서, 도전성 세그먼트의 제3 세트의 각 세그먼트 및 도전성 세그먼트의 제4 세트의 각 세그먼트는 스트랩 셀의 세트 또는 메모리 셀의 세트의 대응하는 셀에 배치된다.
본 개시의 다른 양태는 메모리 어레이에 관련된다. 메모리 어레이는 제1 메모리 셀, 제2 메모리 셀, 및 비트 라인을 포함한다. 제1 메모리 셀은 데이터를 저장하도록 구성된다. 제2 메모리 셀은 데이터를 저장하도록 구성된다. 제1 메모리 셀 및 제2 메모리 셀은 메모리 셀의 제1 열에서 제1 방향을 따라 배열된다. 비트 라인은 제1 방향으로 연장되고 제1 메모리 셀 및 제2 메모리 셀 위에 있다. 비트 라인은 제2 도전체 내에 제1 도전체를 포함한다. 제1 도전체는 제1 방향으로 연장되고 제1 도전 층 내에 있다. 제2 도전체는 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있다. 일부 실시형태에서, 제1 도전체는 제1 도전성 세그먼트 및 제2 도전성 세그먼트를 포함하고, 제1 도전성 세그먼트 및 제2 도전성 세그먼트는 각각 제1 방향으로 연장되고 제1 도전 층 내에 있다. 일부 실시형태에서, 제2 도전체는 제3 도전성 세그먼트 및 제4 도전성 세그먼트를 포함하고, 제3 도전성 세그먼트 및 제4 도전성 세그먼트는 각각 제1 방향으로 연장되고 제2 도전 층 내에 있다. 일부 실시형태에서, 제1 도전성 세그먼트 및 제3 도전성 세그먼트는 제1 메모리 셀 내에 배치된다. 일부 실시형태에서, 제2 도전성 세그먼트 및 제4 도전성 세그먼트는 제2 메모리 셀 내에 배치된다. 일부 실시형태에서, 제1 도전성 세그먼트는 제1 메모리 셀 내의 제3 도전성 세그먼트에 연결된다. 일부 실시형태에서, 제2 도전성 세그먼트는 제2 메모리 셀 내의 제4 도전성 세그먼트에 연결되지 않는다. 일부 실시형태에서, 제2 도전성 세그먼트는 제2 메모리 셀 내의 제4 도전성 세그먼트에 연결된다. 일부 실시형태에서, 메모리 어레이는, 제1 메모리 셀과 제2 메모리 셀 사이의 제1 메모리 셀 어레이를 더 포함하고, 제1 메모리 셀 어레이는 메모리 셀의 3 행으로부터 메모리 셀의 15 행까지의 범위의 메모리 셀의 행의 수를 갖는다. 일부 실시형태에서, 메모리 셀의 제1 열 내에 배치된 제1 메모리 셀 어레이의 메모리 셀 각각은, 제1 도전성 세그먼트와 제2 도전성 세그먼트 사이에 있고 제1 도전 층 내에 있는 대응하는 제5 도전성 세그먼트; 및 제3 도전성 세그먼트와 제4 도전성 세그먼트 사이에 있고 제2 도전 층 내에 있는 대응하는 제6 도전성 세그먼트를 포함한다. 일부 실시형태에서, 제1 메모리 셀 어레이 내의 각각의 메모리 셀의 대응하는 제5 도전성 세그먼트는 제1 메모리 셀 어레이 내의 각각의 메모리 셀의 대응하는 제6 도전성 세그먼트에 연결되지 않는다. 일부 실시형태에서, 메모리 어레이는 제5 도전성 세그먼트, 제1 비아, 및 제2 비아를 더 포함한다. 일부 실시형태에서, 제5 도전성 세그먼트는 제1 방향과는 상이한 제2 방향으로 연장되고, 제1 도전 층 및 제2 도전 층과는 상이한 제3 도전 층 내에 있다. 일부 실시형태에서, 제1 도전성 세그먼트 위 그리고 제5 도전성 세그먼트 아래의 제1 비아는 제1 도전성 세그먼트를 제5 도전성 세그먼트에 전기적으로 연결한다. 일부 실시형태에서, 제5 도전성 세그먼트 위 그리고 제3 도전성 세그먼트 아래의 제2 비아는 제5 도전성 세그먼트를 제3 도전성 세그먼트에 전기적으로 연결한다.
본 개시의 또 다른 양태는 메모리 어레이에 관련된다. 메모리 어레이는 제1 방향을 따라 배열된 셀의 제1 열, 및 셀의 제1 열에 걸쳐 제1 방향을 따라 연장되는 제1 비트 라인 바를 포함한다. 일부 실시형태에서, 셀의 제1 열은 제1 메모리 셀 및 제2 메모리 셀을 포함한다. 일부 실시형태에서, 비트 라인 바는, 제1 방향으로 연장되고 제1 도전 층 내에 있는 제1 도전체, 및 제1 방향으로 연장되고 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체를 포함한다. 일부 실시형태에서, 제1 도전체는 적어도 제1 메모리 셀 또는 제2 메모리 셀 내의 제2 도전체에 전기적으로 연결된다. 일부 실시형태에서, 메모리 어레이는, 제1 방향을 따라 배열되는 셀의 제2 열, 및 셀의 제2 열에 걸쳐 제1 방향을 따라 연장되는 제2 비트 라인 바를 더 포함한다. 일부 실시형태에서, 셀의 제2 열은 제1 방향과는 상이한 제2 방향에서 셀의 제1 열로부터 분리된다. 일부 실시형태에서, 셀의 제2 열은 제3 메모리 셀 및 제4 메모리 셀을 포함한다. 일부 실시형태에서, 제2 비트 라인 바는, 제1 방향으로 연장되고 제1 도전 층 내에 있는 제3 도전체; 및 제1 방향으로 연장되고 제2 도전 층 내에 있는 제4 도전체를 포함한다. 일부 실시형태에서, 제3 도전체는 적어도 제3 메모리 셀 또는 제4 메모리 셀 내의 제4 도전체에 전기적으로 연결된다.
본 개시의 또 다른 양태는 메모리 어레이 셀을 형성하는 방법에 관련된다. 상기 방법은, 프로세서에 의해 메모리 어레이 회로의 레이아웃 디자인을 생성하는 단계, 및 레이아웃 디자인에 기초하여 메모리 어레이 회로를 제조하는 단계를 포함한다. 일부 실시형태에서, 레이아웃 디자인을 생성하는 단계는, 제1 메모리 셀 레이아웃 패턴을 생성하는 단계, 제2 메모리 셀 레이아웃 패턴을 생성하는 단계, 및 비트 라인 레이아웃 패턴을 생성하는 단계를 포함한다. 일부 실시형태에서, 제1 메모리 셀 레이아웃 패턴을 생성하는 단계는, 데이터를 저장하도록 구성된 메모리 셀 어레이 회로의 제1 메모리 셀을 제조하는 것에 대응한다. 일부 실시형태에서, 제2 메모리 셀 레이아웃 패턴을 생성하는 단계는, 데이터를 저장하도록 구성된 메모리 셀 어레이 회로의 제2 메모리 셀을 제조하는 것에 대응하고, 제2 메모리 셀 레이아웃 패턴은 제1 방향에서 제1 메모리 셀 레이아웃 패턴으로부터 분리된다. 일부 실시형태에서, 비트 라인 레이아웃 패턴을 생성하는 단계는, 메모리 어레이 회로의 비트 라인을 제조하는 것에 대응하고, 비트 라인 레이아웃 패턴은 제1 방향으로 연장된다. 일부 실시형태에서, 비트 라인 레이아웃 패턴을 생성하는 단계는, 비트 라인의 제1 도전성 세그먼트를 제조하는 것에 대응하는 제1 도전성 피쳐 레이아웃 패턴 - 제1 도전성 피쳐 레이아웃 패턴은 제1 방향으로 연장되고 제1 레이아웃 레벨 상에 있음 - 을 생성하는 단계; 비트 라인의 제2 도전성 세그먼트를 제조하는 것에 대응하는 제2 도전성 피쳐 레이아웃 패턴 - 제2 도전성 피쳐 레이아웃 패턴은 제1 방향으로 연장되고 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 있음 - 을 생성하는 단계; 제3 도전성 세그먼트를 제조하는 것에 대응하는 제3 도전성 피쳐 레이아웃 패턴 - 제3 도전성 피쳐 레이아웃 패턴은 제2 방향으로 연장되고 제1 레이아웃 레벨 및 제2 레이아웃 레벨과는 상이한 제3 레이아웃 레벨 상에 있고, 제2 방향은 제1 방향과 상이함 - 을 생성하는 단계; 비트 라인의 제1 도전성 세그먼트와 제3 도전성 세그먼트 사이에 연결된 제1 비아를 제조하는 것에 대응하는 제1 비아 레이아웃 패턴 - 제1 비아 레이아웃 패턴은 제3 도전성 피쳐 레이아웃 패턴이 제1 도전성 피쳐 레이아웃 패턴과 중첩되는 곳에 위치됨 - 을 생성하는 단계; 및 비트 라인의 제2 도전성 세그먼트와 제3 도전성 세그먼트 사이에 연결된 제2 비아를 제조하는 것에 대응하는 제2 비아 레이아웃 패턴 - 제2 비아 레이아웃 패턴은 제2 도전성 피쳐 레이아웃 패턴이 제3 도전성 피쳐 레이아웃 패턴과 중첩되는 곳에 위치됨 - 을 생성하는 단계를 포함한다.
1) 본 발명의 실시형태에 따른 메모리 어레이는, 제1 방향을 따라 배열되고, 메모리 셀의 세트 및 스트랩 셀의 세트를 포함하는, 셀의 열(column); 및 상기 셀의 열에 걸쳐 상기 제1 방향을 따라 연장되는, 비트 라인을 포함하고, 상기 비트 라인은, 상기 제1 방향으로 연장되고 제1 도전 층 내에 있는 제1 도전체; 및 상기 제1 방향으로 연장되고 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체를 포함한다.
2) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 비트 라인은 비트 라인 세그먼트를 더 포함하고, 상기 비트 라인 세그먼트의 각각의 비트 라인 세그먼트는 상기 스트랩 셀의 세트 또는 상기 메모리 셀의 세트의 대응하는 셀 내에 배치된다.
3) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제1 세트를 포함하고, 상기 제2 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제2 세트를 포함하고, 상기 도전성 세그먼트의 제1 세트의 각각의 세그먼트 쌍 및 상기 도전성 세그먼트의 제2 세트의 각각의 세그먼트 쌍은 상기 스트랩 셀의 세트 또는 상기 메모리 셀의 세트의 대응하는 셀 내에 배치된다.
4) 본 발명의 실시형태에 따른 메모리 어레이는, 상기 제1 방향과는 상이한 제2 방향으로 연장되고 상기 제1 도전 층 및 상기 제2 도전 층과는 상이한 제3 도전 층 내에 있는 제3 도전체; 상기 도전성 세그먼트의 제1 세트의 세그먼트 위에 그리고 상기 제3 도전체 아래에 있고, 상기 도전성 세그먼트의 제1 세트의 세그먼트를 상기 제3 도전체에 전기적으로 연결하는, 제1 비아; 및 상기 제3 도전체 위에 그리고 상기 도전성 세그먼트의 제2 세트의 세그먼트 아래에 있고, 상기 제3 도전체를 상기 도전성 세그먼트의 제2 세트의 세그먼트에 전기적으로 연결하는, 제2 비아를 더 포함하고, 상기 제3 도전체, 상기 제1 비아, 및 상기 제2 비아는 상기 메모리 셀의 세트의 제1 메모리 셀 내에 위치된다.
5) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 도전체와 상기 제2 도전체는 상기 스트랩 셀의 세트의 제1 스트랩 셀에서 전기적으로 연결된다.
6) 본 발명의 실시형태에 따른 메모리 어레이는, 상기 제1 방향에서 상기 스트랩 셀의 세트의 상기 제1 스트랩 셀로부터 제1 값만큼 분리되는 상기 스트랩 셀의 세트의 제2 스트랩 셀을 더 포함하고, 상기 제1 값은 메모리 셀의 15 행으로부터 메모리 셀의 128 열까지의 범위를 갖는다.
7) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 스트랩 셀의 세트의 스트랩 셀은, 상기 제1 방향으로 연장되고, 상기 제1 도전 층 내에 있고, 제1 공급 전압에 연결되는, 제3 도전체; 상기 제1 방향과는 상이한 제2 방향으로 연장되고, 상기 제1 도전 층 및 상기 제2 도전 층과는 상이한 제3 도전 층 내에 있는, 제4 도전체; 상기 제1 방향으로 연장되고, 상기 제2 도전 층 내에 있는, 제5 도전체; 상기 제3 도전체 위에 그리고 상기 제4 도전체 아래에 있고, 상기 제3 도전체를 상기 제4 도전체에 전기적으로 연결하는, 제1 비아; 및 상기 제4 도전체 위에 그리고 상기 제5 도전체 아래에 있고, 상기 제4 도전체를 상기 제5 도전체에 전기적으로 연결하는, 제2 비아를 포함한다.
8) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 도전체는 상기 메모리 셀의 세트의 제1 메모리 셀 내의 상기 제2 도전체에 전기적으로 연결된다.
9) 본 발명의 실시형태에 따른 메모리 어레이는, 상기 셀의 열에 걸쳐 상기 제1 방향을 따라 연장되는 비트 라인 바로서, 상기 제1 방향과는 상이한 제2 방향에서 상기 비트 라인으로부터 분리되는, 상기 비트 라인 바를 더 포함하고, 상기 비트 라인 바는, 상기 제1 방향으로 연장되고, 상기 제1 도전 층 내에 있는, 제3 도전체; 및 상기 제1 방향으로 연장되고, 상기 제2 도전 층 내에 있는, 제4 도전체를 포함한다.
10) 본 발명의 실시형태에 따른 메모리 어레이에 있어서, 상기 제3 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제3 세트를 포함하고, 상기 제4 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제4 세트를 포함하고, 상기 도전성 세그먼트의 제3 세트의 각각의 세그먼트 쌍 및 상기 도전성 세그먼트의 제4 세트의 각각의 세그먼트 쌍은 상기 스트랩 셀의 세트 또는 상기 메모리 셀의 세트의 대응하는 셀 내에 배치된다.
11) 본 발명의 다른 실시형태에 따른 메모리 어레이는, 데이터를 저장하도록 구성된 제1 메모리 셀; 데이터를 저장하도록 구성된 제2 메모리 셀로서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 메모리 셀의 제1 열에서 제1 방향을 따라 배열되는 것인, 상기 제2 메모리 셀; 및 상기 제1 방향을 따라 연장되고 상기 제1 메모리 셀 및 상기 제2 메모리 셀 위에 있는 비트 라인을 포함하고, 상기 비트 라인은, 상기 제1 방향으로 연장되고, 제1 도전 층 내에 있는 제1 도전체; 및 상기 제1 방향으로 연장되고, 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체를 포함한다.
12) 본 발명의 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 도전체는 제1 도전성 세그먼트 및 제2 도전성 세그먼트를 포함하고, 상기 제1 도전성 세그먼트 및 상기 제2 도전성 세그먼트는 각각 상기 제1 방향으로 연장되고 상기 제1 도전 층 내에 있으며, 상기 제2 도전체는 제3 도전성 세그먼트 및 제4 도전성 세그먼트를 포함하고, 상기 제3 도전성 세그먼트 및 상기 제4 도전성 세그먼트는 각각 상기 제1 방향으로 연장되고 상기 제2 도전 층 내에 있으며, 상기 제1 도전성 세그먼트 및 상기 제3 도전성 세그먼트는 상기 제1 메모리 셀 내에 배치되고, 상기 제2 도전성 세그먼트 및 상기 제4 도전성 세그먼트는 상기 제2 메모리 셀 내에 배치된다.
13) 본 발명의 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 도전성 세그먼트는 상기 제1 메모리 셀 내의 상기 제3 도전성 세그먼트에 연결된다.
14) 본 발명의 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 제2 도전성 세그먼트는 상기 제2 메모리 셀 내의 상기 제4 도전성 세그먼트에 연결되지 않는다.
15) 본 발명의 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 제2 도전성 세그먼트는 상기 제2 메모리 셀 내의 상기 제4 도전성 세그먼트에 연결된다.
16) 본 발명의 다른 실시형태에 따른 메모리 어레이는, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 제1 메모리 셀 어레이를 더 포함하고, 상기 제1 메모리 셀 어레이는 메모리 셀의 3 행으로부터 메모리 셀의 15 행까지의 범위의 메모리 셀의 행의 수를 갖는다.
17) 본 발명의 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 메모리 셀의 제1 열 내에 배치된 상기 제1 메모리 셀 어레이의 메모리 셀 각각은, 상기 제1 도전성 세그먼트와 상기 제2 도전성 세그먼트 사이에 있고 상기 제1 도전 층 내에 있는 대응하는 제5 도전성 세그먼트; 및 상기 제3 도전성 세그먼트와 상기 제4 도전성 세그먼트 사이에 있고 상기 제2 도전 층 내에 있는 대응하는 제6 도전성 세그먼트를 포함하고, 상기 제1 메모리 셀 어레이 내의 각각의 메모리 셀의 상기 대응하는 제5 도전성 세그먼트는 상기 제1 메모리 셀 어레이 내의 각각의 메모리 셀의 상기 대응하는 제6 도전성 세그먼트에 연결되지 않는다.
18) 본 발명의 다른 실시형태에 따른 메모리 어레이는, 상기 제1 방향과는 상이한 제2 방향으로 연장되고, 상기 제1 도전 층 및 상기 제2 도전 층과는 상이한 제3 도전 층 내에 있는 제5 도전성 세그먼트; 상기 제1 도전성 세그먼트 위에 그리고 상기 제5 도전성 세그먼트 아래에 있고, 상기 제1 도전성 세그먼트를 상기 제5 도전성 세그먼트에 전기적으로 연결하는 제1 비아; 및 상기 제5 도전성 세그먼트 위에 그리고 상기 제3 도전성 세그먼트 아래에 있고, 상기 제5 도전성 세그먼트를 상기 제3 도전성 세그먼트에 전기적으로 연결하는 제2 비아를 더 포함한다.
19) 본 발명의 또 다른 실시형태에 따른 메모리 어레이는, 제1 방향을 따라 배열되고 제1 메모리 셀 및 제2 메모리 셀을 포함하는 셀의 제1 열; 및 상기 셀의 제1 열에 걸쳐 상기 제1 방향을 따라 연장되는 제1 비트 라인 바를 포함하고, 상기 제1 비트 라인 바는, 상기 제1 방향으로 연장되고 제1 도전 층 내에 있는 제1 도전체; 및 상기 제1 방향으로 연장되고 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체를 포함하고, 상기 제1 도전체는 적어도 상기 제1 메모리 셀 또는 상기 제2 메모리 셀 내의 상기 제2 도전체에 전기적으로 연결된다.
20) 본 발명의 또 다른 실시형태에 따른 메모리 어레이는, 상기 제1 방향을 따라 배열되고, 상기 제1 방향과는 상이한 제2 방향에서 상기 셀의 제1 열로부터 분리되며, 제3 메모리 셀 및 제4 메모리 셀을 포함하는 셀의 제2 열; 및 상기 셀의 제2 열에 걸쳐 상기 제1 방향을 따라 연장되는 제2 비트 라인 바를 더 포함하고, 상기 제2 비트 라인 바는, 상기 제1 방향으로 연장되고 상기 제1 도전 층 내에 있는 제3 도전체; 및 상기 제1 방향으로 연장되고 상기 제2 도전 층 내에 있는 제4 도전체를 포함하고, 상기 제3 도전체는 적어도 상기 제3 메모리 셀 또는 상기 제4 메모리 셀 내의 상기 제4 도전체에 전기적으로 연결된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 메모리 어레이에 있어서,
    제1 방향을 따라 배열되고, 메모리 셀의 세트 및 스트랩 셀의 세트를 포함하는, 셀의 열(column); 및
    상기 셀의 열에 걸쳐 상기 제1 방향을 따라 연장되는, 비트 라인
    을 포함하고,
    상기 비트 라인은,
    상기 제1 방향으로 연장되고 제1 도전 층 내에 있는 제1 도전체; 및
    상기 제1 방향으로 연장되고 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체
    를 포함하는 것인, 메모리 어레이.
  2. 제1항에 있어서,
    상기 비트 라인은 비트 라인 세그먼트를 더 포함하고,
    상기 비트 라인 세그먼트의 각각의 비트 라인 세그먼트는 상기 스트랩 셀의 세트 또는 상기 메모리 셀의 세트의 대응하는 셀 내에 배치되는 것인, 메모리 어레이.
  3. 제1항에 있어서,
    상기 제1 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제1 세트를 포함하고,
    상기 제2 도전체는 상기 제1 방향으로 연장되는 도전성 세그먼트의 제2 세트를 포함하고,
    상기 도전성 세그먼트의 제1 세트의 각각의 세그먼트 쌍 및 상기 도전성 세그먼트의 제2 세트의 각각의 세그먼트 쌍은 상기 스트랩 셀의 세트 또는 상기 메모리 셀의 세트의 대응하는 셀 내에 배치되는 것인, 메모리 어레이.
  4. 제3항에 있어서,
    상기 제1 방향과는 상이한 제2 방향으로 연장되고 상기 제1 도전 층 및 상기 제2 도전 층과는 상이한 제3 도전 층 내에 있는 제3 도전체;
    상기 도전성 세그먼트의 제1 세트의 세그먼트 위에 그리고 상기 제3 도전체 아래에 있고, 상기 도전성 세그먼트의 제1 세트의 세그먼트를 상기 제3 도전체에 전기적으로 연결하는, 제1 비아; 및
    상기 제3 도전체 위에 그리고 상기 도전성 세그먼트의 제2 세트의 세그먼트 아래에 있고, 상기 제3 도전체를 상기 도전성 세그먼트의 제2 세트의 세그먼트에 전기적으로 연결하는, 제2 비아
    를 더 포함하고,
    상기 제3 도전체, 상기 제1 비아, 및 상기 제2 비아는 상기 메모리 셀의 세트의 제1 메모리 셀 내에 위치되는 것인, 메모리 어레이.
  5. 제1항에 있어서,
    상기 제1 도전체와 상기 제2 도전체는 상기 스트랩 셀의 세트의 제1 스트랩 셀에서 전기적으로 연결되는 것인, 메모리 어레이.
  6. 제1항에 있어서,
    상기 스트랩 셀의 세트의 스트랩 셀은,
    상기 제1 방향으로 연장되고, 상기 제1 도전 층 내에 있고, 제1 공급 전압에 연결되는, 제3 도전체;
    상기 제1 방향과는 상이한 제2 방향으로 연장되고, 상기 제1 도전 층 및 상기 제2 도전 층과는 상이한 제3 도전 층 내에 있는, 제4 도전체;
    상기 제1 방향으로 연장되고, 상기 제2 도전 층 내에 있는, 제5 도전체;
    상기 제3 도전체 위에 그리고 상기 제4 도전체 아래에 있고, 상기 제3 도전체를 상기 제4 도전체에 전기적으로 연결하는, 제1 비아; 및
    상기 제4 도전체 위에 그리고 상기 제5 도전체 아래에 있고, 상기 제4 도전체를 상기 제5 도전체에 전기적으로 연결하는, 제2 비아
    를 포함하는 것인, 메모리 어레이.
  7. 제1항에 있어서,
    상기 제1 도전체는 상기 메모리 셀의 세트의 제1 메모리 셀 내의 상기 제2 도전체에 전기적으로 연결되는 것인, 메모리 어레이.
  8. 제1항에 있어서,
    상기 셀의 열에 걸쳐 상기 제1 방향을 따라 연장되는 비트 라인 바로서, 상기 제1 방향과는 상이한 제2 방향에서 상기 비트 라인으로부터 분리되는, 상기 비트 라인 바를 더 포함하고,
    상기 비트 라인 바는,
    상기 제1 방향으로 연장되고, 상기 제1 도전 층 내에 있는, 제3 도전체; 및
    상기 제1 방향으로 연장되고, 상기 제2 도전 층 내에 있는, 제4 도전체
    를 포함하는 것인, 메모리 어레이.
  9. 메모리 어레이에 있어서,
    데이터를 저장하도록 구성된 제1 메모리 셀;
    데이터를 저장하도록 구성된 제2 메모리 셀로서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 메모리 셀의 제1 열에서 제1 방향을 따라 배열되는 것인, 상기 제2 메모리 셀; 및
    상기 제1 방향을 따라 연장되고 상기 제1 메모리 셀 및 상기 제2 메모리 셀 위에 있는 비트 라인
    을 포함하고,
    상기 비트 라인은,
    상기 제1 방향으로 연장되고, 제1 도전 층 내에 있는 제1 도전체; 및
    상기 제1 방향으로 연장되고, 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체
    를 포함하는 것인, 메모리 어레이.
  10. 메모리 어레이에 있어서,
    제1 방향을 따라 배열되고 제1 메모리 셀 및 제2 메모리 셀을 포함하는 셀의 제1 열; 및
    상기 셀의 제1 열에 걸쳐 상기 제1 방향을 따라 연장되는 제1 비트 라인 바
    를 포함하고,
    상기 제1 비트 라인 바는,
    상기 제1 방향으로 연장되고 제1 도전 층 내에 있는 제1 도전체; 및
    상기 제1 방향으로 연장되고 상기 제1 도전 층과는 상이한 제2 도전 층 내에 있는 제2 도전체
    를 포함하고,
    상기 제1 도전체는 적어도 상기 제1 메모리 셀 또는 상기 제2 메모리 셀 내의 상기 제2 도전체에 전기적으로 연결되는 것인, 메모리 어레이.
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