TWI670723B - 包括一電源路徑控制器的系統單晶片及電子裝置 - Google Patents

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Abstract

一種單晶片系統(SoC)包括：複數個功能電路，該等複數個功能電路包括複數個邏輯電路及複數個功能電路，該等電路中之每一者包括一邏輯電路及一記憶體；以及複數個電源路徑控制器，該等複數個電源路徑控制器在第一輸入終端分別地處耦接至複數個第一電源、在第二輸入終端處共同地耦接至第二電源，且在輸出終端處分別地耦接至記憶體。該等邏輯電路係分別地耦接至該等第一電源，且係組配以分別利用來自該等第一電源之複數個第一電源供應電壓來供應。該等記憶體中之每一者係組配來藉由該等電源路徑控制器中之對應一者，利用以下之一者來選擇性地供應：來自該等第一電源之對應一者的該等第一電源供應電壓之對應一者，及來自該第二電源之一第二電源供應電壓。

Description

包括一電源路徑控制器的系統單晶片及電子裝置 相關申請案之交互參照
本申請案主張2014年10月20日向韓國智慧財產局(KIPO)提交申請之韓國專利申請案第10-2014-0141682號之優先權，該案之揭示內容係以全文引用方式併入本文。
發明領域
示例性實施例總體上係關於半導體裝置，且更特定而言係關於包括一電源路徑控制器之系統單晶片(SoC)及包括該SOC之電子裝置。
發明背景
系統單晶片(SoC)一般係指在單一或幾個半導體積體電路(IC)中整合各種功能電路(例如，中央處理單元、記憶體、介面單元、數位信號處理單元、類比信號處理單元等等)以使用有限數量之IC來實行電子系統(諸如電腦系統)之處理系統。最近，SoC已演進成包括各種功能之複雜系統，該等功能諸如多媒體、圖形、介面、保全功能性等等。由於電池供電之可攜式裝置中的多樣能力及功能性，正在進行努力以減少此等可攜式裝置中之電力消耗，同時 增強其效能。
發明概要
本發明概念之至少一個示例性實施例提供包括一電源路徑控制器之系統單晶片(SoC)。
本發明概念之至少一個示例性實施例提供包括SoC之電子裝置。
根據示例性實施例，提供一種SoC，其可包括：多個功能電路，該多個功能電路中之每一者包括邏輯電路及記憶體；以及多個電源路徑控制器，該多個電源路徑控制器在第一輸入終端處分別耦接至多個第一電源，在第二輸入終端處共同耦接至第二電源，且在輸出終端處分別耦接至記憶體。邏輯電路可分別耦接至第一電源，且係組配來分別利用來自第一電源之多個第一電源供應電壓來供應。記憶體中之每一者可組配來藉由電源路徑控制器中之對應一者，利用以下之一來選擇性地供應：來自第一電源之對應一者的第一電源供應電壓之對應一者，及來自第二電源之第二電源供應電壓。
第一電源供應電壓中之每一者可為根據功能電路之對應一者的操作條件動態改變的電源供應電壓，且第二電源供應電壓可為固定電源供應電壓。
第二電源供應電壓可具有與記憶體核心所需的最小電源供應電壓之電壓位準相同的電壓位準。
第二電源供應電壓可具有高於記憶體核心所需 的最小電源供應電壓之電壓位準的電壓位準。
電源路徑控制器可經由多個第一電源線分別耦 接至第一電源，且可經由單一第二電源線共同耦接至第二電源。
每一電源路徑控制器可組配來回應於第一電源 供應電壓中具有高於第二電源供應電壓之電壓位準的電壓位準之對應一者，將來自第一電源之對應一者的第一電源供應電壓之對應一者轉移至記憶體之對應一者，且回應於第一電源供應電壓中具有低於第二電源供應電壓之電壓位準的電壓位準之對應一者，將來自第二電源之第二電源供應電壓轉移至記憶體之對應一者。
每一電源路徑控制器可包括：第一開關，該第一 開關位於第一電源之對應一者與記憶體之對應一者之間；第二開關，該第一開關位於第二電源與記憶體之對應一者之間；比較器，該比較器組配來將來自第一電源之對應一者的第一電源供應電壓之對應一者與來自第二電源之第二電源供應電壓進行比較；以及開關控制器，該開關控制器組配來回應於第一電源供應電壓中具有高於第二電源供應電壓之電壓位準的電壓位準之對應一者而啟動第一開關，且回應於第一電源供應電壓中具有低於第二電源供應電壓之電壓位準的電壓位準之對應一者而啟動第二開關。
供應自第一電源之一的第一電源供應電壓可為 固定電源供應電壓，且供應自第一電源之其他者的第一電源供應電壓可為根據功能電路之對應一者的操作條件動態 改變的電源供應電壓。電源路徑控制器之第二輸入終端可共同耦接至作為第二電源的第一電源中供應該固定電源供應電壓之一。
第一電源可為降壓轉換器，且第二電源可為低壓 差調整器。
第一電源及第二電源可包括於電源管理積體電 路中。
第二電源可位於SoC內部。
根據示例性實施例，SoC可進一步包括另一功能電路，該功能電路包含邏輯電路及記憶體，該邏輯電路及記憶體係組配來利用來自第二電源之第二電源供應電壓來供應
第一電源供應電壓中之每一者可為根據功能電路之對應一者的操作條件動態改變的電源供應電壓。
第一電源供應電壓中之每一者可為根據功能電路之對應一者的操作條件動態改變的電源供應電壓，且第二電源供應電壓可根據其他功能電路之操作條件動態改變，同時第二電源供應電壓具有一電壓位準，該電壓位準高於或等於分別包括於功能電路中之記憶體及包括於其他功能電路中之記憶體所需的最小電源供應電壓之電壓位準。
第二電源可包括於SoC中，且可產生固定電源供應電壓作為第二電源供應電壓。
根據示例性實施例，提供一種電子裝置，其可包 括以上SoC及連接至該SoC之電源管理積體電路。電源管理積體電路可包括：多個第一電源，該多個第一電源係組配來產生第一電源供應電壓，該等第一電源供應電壓中之每一者根據功能電路之對應一者的操作條件動態改變；以及第二電源，該第二電源係組配來產生固定第二電源供應電壓。
根據示例性實施例，提供一種SoC，其可包括： 多個第一功能電路，該多個第一功能電路屬於第一電源組，該等第一功能電路中之每一者包括第一邏輯電路及第一記憶體；多個第二功能電路，該多個第二功能電路屬於第二電源組，該等第二功能電路中之每一者包括第二邏輯電路及第二記憶體；多個第一電源路徑控制器，該多個第一電源路徑控制器在第一輸入終端處分別耦接至多個第一電源，在第二輸入終端處共同耦接至第二電源，且在輸出終端處分別耦接至記憶體；以及多個第二電源路徑控制器，該多個第二電源路徑控制器在第一輸入終端處分別耦接至多個第三電源，在第二輸入終端處共同耦接至第四電源，且在輸出終端處分別耦接至第二記憶體，其中第一邏輯電路分別耦接至第一電源，且係組配來分別利用來自第一電源之多個第一電源供應電壓來供應。第二邏輯電路可分別耦接至第三電源，且係組配來分別利用來自第三電源之多個第三電源供應電壓來供應。第一記憶體中之每一者可組配來藉由第一電源路徑控制器中之對應一者，利用以下之一來選擇性地供應：來自第一電源之對應一者的第一 電源供應電壓之對應一者，及來自第二電源之第二電源供應電壓。第二記憶體中之每一者可組配來藉由第二電源路徑控制器中之對應一者，利用以下之一來選擇性地供應：來自第三電源之對應一者的第三電源供應電壓之對應一者，及來自第四電源之第四電源供應電壓。
第一電源供應電壓中之每一者可為根據第一功 能電路之對應一者的操作條件動態改變的電源供應電壓，且第二電源供應電壓可為固定成第一記憶體所需的最小電源供應電壓之電源供應電壓。此外，第三電源供應電壓中之每一者可為根據第二功能電路之對應一者的操作條件動態改變的電源供應電壓，且第四電源供應電壓可為固定成第二記憶體所需的最小電源供應電壓之電源供應電壓。
根據示例性實施例，提供一種SoC，其可包括： 第一功能電路，該第一功能電路包括邏輯電路及第一記憶體；以及第二功能電路，該第二功能電路包括第二記憶體。 此處，邏輯電路可組配來利用第一電壓來供應，該第一電壓根據第一功能電路之操作條件動態改變，且第一記憶體及第二記憶體中之每一者可組配來利用第一電壓及第二電壓中與第一記憶體及第二記憶體所需的最小電壓相同或高於該最小電壓之一來選擇性地供應，同時第二電壓由一個單一電源來供應。
根據示例性實施例的SoC及電子裝置可允許記 憶體共用至少一個電源，該至少一個電源產生對應於記憶體所需的最小電源供應電壓的電源供應電壓；進而，減少 電源管理積體電路(PMIC)與SoC之間的電源線之數量，且減少被動元件之數量及PMIC之大小。
此外，根據示例性實施例的SoC及電子裝置可利用第一電源供應電壓或第二電源供應電壓來選擇性地供應每一記憶體，該第一電源供應電壓根據功能電路之操作條件動態地改變，且該第二電源供應電壓固定成記憶體所需的最小電源供應電壓；進而，減少電源消耗且確保記憶體之正常操作。
100、300、400、500、600、710、802‧‧‧系統單晶片(SoC)/SoC
122~126、324、326、422~428、522~526、622~626‧‧‧電源路徑控制器(PPC)
160‧‧‧電源管理積體電路(PMIC)/PMIC
180~186、482~488、582~586、PS1-1、PS1-N‧‧‧第一電源
190、490、492、590、PS2‧‧‧第二電源
122~126‧‧‧電源路徑控制器
200‧‧‧電源路徑控制器
210‧‧‧比較器
230‧‧‧開關控制器
250‧‧‧第一開關
270‧‧‧第二開關
382~386、682~686‧‧‧電源
360、460、560、660、780、1800‧‧‧PMIC
410‧‧‧電源組/第一電源組
412‧‧‧電源組/第二電源組
595‧‧‧降壓轉換器
700、800‧‧‧行動裝置
720‧‧‧記憶體裝置
730‧‧‧儲存裝置
740‧‧‧通訊模組/模組
750‧‧‧攝像機模組/模組
760‧‧‧顯示器模組/模組
770‧‧‧觸控面板模組/模組
811、812‧‧‧介面/顯示介面
813‧‧‧介面/攝錄像機介面
814‧‧‧介面/TV介面
815‧‧‧介面/影像感測器介面
816‧‧‧介面/GPS介面
817‧‧‧介面/UWB介面
818‧‧‧介面/USB驅動介面
819‧‧‧介面/DRAM介面
820‧‧‧介面/非依電性記憶體介面
821‧‧‧介面/音訊介面
822‧‧‧介面/MFC介面
823‧‧‧介面/MP3播放器介面
1000‧‧‧電子裝置
1100‧‧‧影像處理電路
1110‧‧‧透鏡
1120‧‧‧影像感測器
1130‧‧‧影像處理器
1140‧‧‧顯示器
1200‧‧‧無線收發電路
1210‧‧‧天線
1220‧‧‧收發器
1230‧‧‧數據機
1300‧‧‧音訊處理電路
1310‧‧‧音訊處理器
1320‧‧‧麥克風
1330‧‧‧揚聲器
1400‧‧‧影像檔案產生器
1500‧‧‧記憶體裝置
1600‧‧‧使用者介面
1700‧‧‧應用程式處理器
IP1~IPN、IPM、IPM+1‧‧‧功能電路/功能區塊
PD1~PDN‧‧‧電源域
LU1~LUN、LUM、LUM+1‧‧‧邏輯電路
MC、MC1~MCN、MCM、MCM+1‧‧‧記憶體核心
VDD1-1~VDD1-N‧‧‧第一電源供應電壓/電源供應電壓/固定電源供應電壓
VDD1-2、VDD1-N‧‧‧動態改變電源供應電壓
VDD1-1、VDD1-M、VDD1-M+1、VDD1-N‧‧‧動態改變第一電源供應電壓
VDD1-M、VDD1-M+1‧‧‧第一電源供應電壓
VDD2‧‧‧第二電源供應電壓
VDD2-1‧‧‧固定第二電源供應電壓
VMR‧‧‧最小電源供應電壓
IN1‧‧‧第一輸入端子
IN2‧‧‧第二輸入端子
OUT‧‧‧輸出端子
PPC1_OUT~PPCN_OUT‧‧‧輸出電源供應電壓
SWS1‧‧‧第一開關信號
SWS2‧‧‧第二開關信號
PL1-1~PL1-N‧‧‧第一電源線/電源線
PL2‧‧‧單一第二電源線/電源線
PPC1、PPCN‧‧‧電源路徑控制器
本發明概念之示例性實施例將根據以下結合隨附圖式進行的詳細描述得以更清楚地理解。
圖1為例示根據示例性實施例之系統單晶片(SoC)的方塊圖。
圖2為例示供應至圖1所例示的記憶體核心之電源供應電壓之實例的時序圖。
圖3為例示包括於圖1之SoC中的電源路徑控制器之實例的方塊圖。
圖4為例示根據示例性實施例之SoC的方塊圖。
圖5為例示供應至圖4所例示的記憶體核心之電源供應電壓之實例的時序圖。
圖6為例示供應至圖4所例示的記憶體核心之電源供應電壓之其他實例的時序圖。
圖7為例示根據示例性實施例之SoC的方塊圖。
圖8為例示根據示例性實施例之SoC的方塊圖。
圖9為例示根據示例性實施例之SoC的方塊圖。
圖10為例示根據示例性實施例之行動裝置的方塊圖。
圖11為例示其中圖10之行動裝置實行為智慧型電話之實例的示意圖。
圖12為例示包括於根據示例性實施例之行動裝置中的介面之方塊圖。
圖13為例示根據示例性實施例之電子裝置的方塊圖。
較佳實施例之詳細說明
各種示例性實施例將在下文參考隨附圖式更完全地描述，該等隨附圖式中展示一些示例性實施例。然而，本發明概念可以許多不同形式來體現且不應解釋為限於本文闡述之示例性實施例。實情為，提供此等示例性實施例以便本揭示內容將為徹底及完全的，且將為熟習此項技術者完全傳達本發明概念之範疇。在圖式中，為達明晰之目的，層及區域之大小及相對大小可加以誇示。相同數字始終指代相同元件。
將理解的是，雖然本文可使用第一、第二、第三等詞來描述各種元件，但是此等元件不應由此等詞來限制。此等詞係用來將元件彼此區別開。因而，在不脫離本發明概念之教示的情況下，可將以下論述的第一元件稱為第二元件。如本文中所使用，「及/或」一詞包括相關聯所 列項中之一或多者之任何及所有組合。
將理解的是，當將元件提及為「連接」或「耦接」 至另一元件時，該元件可直接連接或耦接至另一元件，或可存在中介元件。對比而言，當將元件提及為「直接連接」或「直接耦接」至另一元件時，不存在中介元件。用於描述元件之間的關係的其他用詞應以相同方式來解釋(例如，「在...之間」與「直接在...之間」、「相鄰」與「直接相鄰」等等)。
本文所使用之術語僅為了達成描述特定示例性 實施例之目的且並不意欲限制本發明概念。如本文中所使用，單數形式「一個/種」及「該」意欲亦包括複數形式，除非上下文另有清楚地指示。將進一步理解，「包含」(comprises/comprising)等詞在本說明書中使用時規定所述特徵、整數、步驟、操作、元件及/或組件之存在，但是不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
除非另外定義，否則本文所使用之所有詞(包括 技術詞及科技詞)具有與本發明概念所屬領域的一般技藝人士通常所理解的含義相同的含義。將進一步理解的是，除非本文明確如此定義，否則諸如常用辭典中所定義的彼等詞應解釋為具有與相關技術之情境中其含義一致的含義，且將不會在理想化或過度正式的意義上來解釋。
圖1為例示根據示例性實施例之系統單晶片(SoC) 的方塊圖，圖2為例示供應至圖1所例示的記憶體核心之電 源供應電壓之實例的時序圖，以及圖3為例示包括於圖1之SoC中的電源路徑控制器之實例的方塊圖。
參考圖1，系統單晶片(SoC)100包括多個功能電 路IP1、IP2及IPN，及多個電源路徑控制器(PPC)122、124及126。例如，SoC 100可為包括於諸如行動裝置之電子裝置中的應用程式處理器(AP)。
功能電路IP1、IP2及IPN可為電路或實施智慧性 質(IP)之各種功能。例如，功能電路IP1、IP2及IPN可包括中央處理單元(CPU)、圖形處理單元(GPU)、匯流排系統、影像信號處理器(ISP)、多格式編碼解碼器(MFC)區塊、檔案系統(FSYS)區塊、記憶體控制器(MC)或類似物。在一些示例性實施例中，功能電路IP1、IP2及IPN可屬於不同電源域PD1、PD2及PDN，或功能電路IP1、IP2及IPN中之至少一者可屬於PD1、PD2及PDN中之一個相同電源域。
每一功能區塊IP1、IP2及IPN可分別包括邏輯電路LU1、LU2及LUN，及記憶體核心MC1、MC2及MCN。此處，記憶體核心MC1、MC2及MCN可意指記憶體單元陣列，該記憶體單元陣列包括利用電源供應電壓來連續地供應以保持所儲存資料之依電性記憶體單元；或，可共同地意指記憶體單元陣列，該記憶體單元陣列包括依電性記憶體單元，及進行用於記憶體單元陣列之寫入/讀取操作的周邊電路之至少一部分(例如，列解碼器、行選擇器、寫入驅動器或感測放大器之至少一者)。在一些示例性實施例中，記憶體核心MC1、MC2及MCN可為：記憶體單元陣列，該 記憶體單元陣列包括靜電隨機存取記憶體(SRAM)單元；或，記憶體單元陣列之集合，該集合包括SRAM單元及用於記憶體單元陣列之周邊電路之至少一部分。在其他示例性實施例中，記憶體核心MC1、MC2及MCN可為：記憶體單元陣列，該記憶體單元陣列包括動態隨機存取記憶體(DRAM)單元；或，記憶體單元陣列之集合，該集合包括DRAM單元及用於記憶體單元陣列之周邊電路之至少一部分。邏輯電路LU1、LU2及LUN可進行用於每一功能電路IP1、IP2及IPN之功能的相關操作或過程。每一邏輯電路LU1、LU2及LUN可包括用於記憶體單元陣列之周邊電路之至少一部分(例如，列解碼器、行選擇器、寫入驅動器或感測放大器之至少一者)或所有。
在一些示例性實施例中，包括於功能電路IP1、 IP2及IPN中之邏輯電路LU1、LU2及LUN，或包括於邏輯電路LU1、LU2及LUN中之周邊電路可分別利用來自包括於電源管理積體電路(PMIC)160中之多個第一電源182、184及186的電力來供應。邏輯電路LU1、LU2及LUN(或包括於邏輯電路LU1、LU2及LUN中之周邊電路)可分別耦接至第一電源182、184及186，且可自第一電源182、184及186分別接收多個第一電源供應電壓VDD1-1、VDD1-2及VDD1-N。
在一些示例性實施例中，每一第一電源182、184 及186可根據功能電路IP1、IP2及IPN之對應一者的操作條件(例如，所需生產量或所需操作速度)動態改變第一電源供應電壓VDD1-1、VDD1-2及VDD1-N。在一些示例性實施例 中，為減少SoC 100之電力消耗，動態改變電源供應電壓及/或操作頻率之動態電壓頻率定標(DVFS)技術可應用於SoC 100。例如，當就第一功能電路IP1而言需要低生產量或低操作速度時，將電力供應至第一功能電路IP1之邏輯電路LU1的第一電源182可降低施加至第一功能電路IP1之邏輯電路LU1的第一電源供應電壓VDD1-1之電壓位準，以減少電力消耗。
在一些狀況下，功能電路IP1、IP2及IPN之操作 條件可彼此不同，且因此功能電路IP1、IP2及IPN所需的第一電源供應電壓VDD1-1、VDD1-2及VDD1-N之電壓位準可彼此不同。在一些示例性實施例中，功能電路IP1、IP2及IPN可屬於不同電源域PD1、PD2及PDN，功能電路IP1、IP2及IPN可分別利用來自第一電源182、184及186之第一電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應，且各別第一電源182、184及186可產生第一電源供應電壓VDD1-1、VDD1-2及VDD1-N，該第一電源供應電壓具有適合於對應功能電路IP1、IP2及IPN之電壓位準。因此，功能電路IP1、IP2及IPN之電力消耗可得以最小化，且因此SoC 100之電力消耗可得以最小化。在一些示例性實施例中，每一電源域PD1、PD2及PDN可包括一或多個功能電路，且包括於PMIC 160中之第一電源182、184及186之數量可對應於包括於SoC 100中之電源域PD1 PD2及PDN之數量。
在一些示例性實施例中，為獲得高電源效率，第 一電源182、184及186可利用具有高電力轉換效率之降壓轉 換器(BUCK)來實行。例如，來自電子裝置之電池的電源供應電壓可藉由降壓轉換器轉換成第一電源供應電壓VDD1-1、VDD1-2及VDD1-N，且因此電子裝置之電源效率可得以改良。在其他示例性實施例中，每一第一電源182、184及186可利用低壓差(LDO)調整器或其他轉換器或調整器來實行。
儘管邏輯電路LU1、LU2及LUN(或包括於邏輯 電路LU1、LU2及LUN中之周邊電路)係利用動態改變以減少SoC 100之電力消耗的第一電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應，記憶體單元之操作穩定性可不確保於低電源供應電壓下，因為記憶體單元之特徵之分佈隨半導體製造製程持續發展而加寬，且因此用於記憶體核心MC1、MC2及MCN之正常操作的最小電源供應電壓可高於用於邏輯電路LU1、LU2及LUN之正常操作的最小電源供應電壓。因此，施加至記憶體核心MC1、MC2及MCN之電源供應電壓應高於或等於用於記憶體核心MC1、MC2及MCN之正常操作的最小電源供應電壓。另外，為確保每一記憶體核心MC1、MC2及MCN之操作穩定性，可能需要施加至每一記憶體核心MC1、MC2及MCN之電源供應電壓高於或等於施加至對應周邊電路之電源供應電壓。此處，若記憶體核心MC1、MC2及MCN針對各別正常操作而具有不同最小電源供應電壓，則用於記憶體核心MC1、MC2及MCN之正常操作的最小電源供應電壓可指代不同最小電源供應電壓中之最低電壓。
在一些示例性實施例中，為確保記憶體核心 MC1、MC2及MCN之操作穩定性，SoC 100可接收第二電源供應電壓VDD2，該第二電源供應電壓VDD2為來自包括於PMIC 160中之至少一個第二電源190之固定電源供應電壓。在一些示例性實施例中，第二電源供應電壓VDD2可具有與記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電壓位準相同的電壓位準。在其他示例性實施例中，第二電源供應電壓VDD2可具有高於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電壓位準的電壓位準。 在一些示例性實施例中，為產生穩定而具有較少雜訊(例如，漣波)之第二電源供應電壓VDD2，第二電源190可利用低壓差(LDO)調整器來實行。另外，在一些示例性實施例中，為改良電源效率，電池之電源供應電壓可首先藉由降壓轉換器來轉換，且隨後可再次藉由LDO調整器轉換成第二電源供應電壓VDD2。在其他示例性實施例中，第二電源190可利用降壓轉換器或其他轉換器或調整器來實行。另外，SoC 100可藉由使用電源路徑控制器122、124及126將對應第一電源供應電壓VDD1-1、VDD1-2及VDD1-N或第二電源供應電壓VDD2選擇性地供應至各別記憶體核心MC1、MC2及MCN。
電源路徑控制器122、124及126可在第一輸入終 端IN1處分別耦接至第一電源182、184及186，可在第二輸入終端IN2處共同耦接至第二電源190，且可在輸出終端OUT處分別耦接至記憶體核心MC1、MC2及MCN。每一電 源路徑控制器122、124及126可將來自第一電源182、184及186之對應一者的第一電源供應電壓VDD1-1、VDD1-2及VDD1-N之對應一者與來自第二電源190之第二電源供應電壓VDD2進行比較，且可根據比較之結果將第一電源供應電壓VDD1-1、VDD1-2及VDD1-N之對應一者或第二電源供應電壓VDD2選擇性地提供至記憶體核心MC1、MC2及MCN之對應一者。因此，雖然適合於每一功能電路IP1、IP2及IPN之操作條件的電源供應電壓係供應至對應記憶體核心MC1、MC2及MCN，但可確保供應至對應記憶體核心MC1、MC2及MCN之電源供應電壓高於或等於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓。
例如，如圖2所例示，第一電源供應電壓 VDD1-1、VDD1-2及VDD1-N可根據對應功能電路IP1、IP2及IPN之操作條件動態改變，且第二電源供應電壓VDD2可固定成記憶體核心MC1、MC2及MCN所需的最小電源供應電壓，或固定成高於最小電源供應電壓之電源供應電壓。 每一電源路徑控制器122、124及126可將對應第一電源供應電壓VDD1-1、VDD1-2及VDD1-N及第二電源供應電壓VDD2之較高者作為輸出電源供應電壓PPC1_OUT、PPC2_OUT及PPCN_OUT轉移至對應記憶體核心MC1、MC2及MCN。亦即，每一記憶體核心MC1、MC2及MCN可藉由對應電源路徑控制器122、124及126，利用來自對應第一電源182、184及186之對應第一電源供應電壓VDD1-1、VDD1-2及VDD1-N及來自第二電源190之第二電源供應電 壓VDD2之較高者來供應。因此，每一記憶體核心MC1、MC2及MCN可利用高於或等於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電源供應電壓來供應，且因此可確保每一記憶體核心MC1、MC2及MCN之操作穩定性。
參考圖3，在一些示例性實施例中，當來自第一 電源180之第一電源供應電壓VDD1具有高於來自第二電源190之第二電源供應電壓VDD2之電壓位準的電壓位準時，每一電源路徑控制器200可將來自第一電源180之第一電源供應電壓VDD1轉移至記憶體核心MC，且當來自第二電源190之第二電源供應電壓VDD2具有高於來自第一電源180之第一電源供應電壓VDD1之電壓位準的電壓位準時，可將來自第二電源190之第二電源供應電壓VDD2轉移至記憶體核心MC。為進行此操作，每一電源路徑控制器200可包括：第一開關250，其位於第一電源180與記憶體核心MC之間；第二開關270，其位於第二電源190與記憶體核心MC之間；比較器210，其將來自第一電源180之第一電源供應電壓VDD1與來自第二電源190之第二電源供應電壓VDD2；以及開關控制器230，其根據比較之結果選擇性地啟動第一開關250或第二開關270。例如，當第一電源供應電壓VDD1高於第二電源供應電壓VDD2時，開關控制器230可產生第一開關信號SWS1以啟動第一開關250，且當第二電源供應電壓VDD2高於第一電源供應電壓VDD1時，可產生第二開關信號SWS2以啟動第二開關270。
在一些示例性實施例中，每一電源路徑控制器 200可進一步包括：第一電阻器，其處於開關控制器230與第一開關250之間；以及第二電阻器，其處於開關控制器230與第二開關270之間，進而防止藉由電源路徑之突然切換引起的電壓/電流尖峰。在一些示例性實施例中，第一開關250及第二開關270可為PMOS電晶體，且每一電源路徑控制器200可進一步包括：第一PMOS電晶體，其回應於第一開關信號SWS1而將第一開關250之源極之電壓及第一開關250之汲極之電壓中的較高者施加至第一開關250之主體；以及第二PMOS電晶體，其回應於第二開關信號SWS2而將第二開關270之源極之電壓及第二開關270之汲極之電壓中的較高者施加至第二開關270之主體。因此，可防止透過第一開關250及第二開關270之主體的電流洩漏。在一些示例性實施例中，每一電源路徑控制器200可進一步包括在比較器210之每一輸入終端處的低通濾波器，且比較器210可為磁滯比較器。因此，可防止第一電源供應電壓VDD1及第二電源供應電壓VDD2之雜訊，以及藉由記憶體核心MC之負載電流之改變而引起的不合需要電源路徑開關或重複開關。 在一些示例性實施例中，開關控制器230可進一步接收外部控制信號，且可回應於外部控制信號來操作。
為確保電源供應電壓高於或等於記憶體核心 MC1、MC2及MCN之正常操作所需的最小電源供應電壓，同時將對應於功能電路IP1、IP2及IPN之電流操作條件的電源供應電壓分別供應至功能電路IP1、IP2及IPN，相關技術 SoC不僅耦接至多個第一電源以將電力分別供應至功能電路IP1、IP2及IPN，而且耦接至多個第二電源以將電力分別供應至記憶體核心MC1、MC2及MCN，且相關技術SoC之每一第二電源根據操作條件動態改變供應至對應記憶體核心MC1、MC2及MCN之電源供應電壓，同時維持電源供應電壓高於或等於最小電源供應電壓。因此，在相關技術SoC中，需要與記憶體核心MC1、MC2及MCN相同數量之電源來將電力供應至記憶體核心MC1、MC2及MCN，且因此在記憶體核心MC1、MC2及MCN與電源之間需要對應數量之電源線。
然而，在根據示例性實施例之SoC 100中，多個 電源域PD1、PD2及PDN可共用產生第二電源供應電壓VDD2之第二電源190，該第二電源供應電壓VDD2為對應於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之固定電源供應電壓。例如，電源路徑控制器122、124及126可分別經由多個第一電源線PL1-1、PL1-2及PL1-N耦接至第一電源182、184及186，且可經由單一第二電源線PL2共同耦接至第二電源190。因此，在根據示例性實施例之SoC 100中，包括於PMIC 160中之第二電源190之數量可得以減少，用於第二電源190之被動元件(例如電容器)之數量可得以減少，且PMIC 160與SoC 100之間的電源線PL1-1、PL1-2、PL1-N及PL2之數量可得以減少。
如上所述，在示例性實施例之SoC 100中，每一 電源路徑控制器122、124及126可將根據對應功能電路 IP1、IP2及IPN之操作條件動態改變的第一電源供應電壓VDD1-1、VDD1-2及VDD1-N與為對應於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓的固定電源供應電壓之第二電源供應電壓VDD2進行比較，且可根據比較之結果將電源供應電壓VDD1-1、VDD1-2及VDD1-N或第二電源供應電壓VDD2選擇性地提供至對應記憶體核心MC1、MC2及MCN。因此，記憶體核心MC1、MC2及MCN之正常操作可得以確保，同時減少電力消耗。另外，根據示例性實施例之SoC 100可允許產生第二電源供應電壓VDD2之第二電源190由多個電源域PD1、PD2及PDN或多個功能電路IP1、IP2及IPN共用，進而減少PMIC 160中第二電源190之數量、被動元件之數量及PMIC 160與SoC 100之間的電源線PL1-1、PL1-2、PL1-N及PL2之數量。
圖4為例示根據示例性實施例之SoC的方塊圖， 圖5為例示供應至圖4所例示的記憶體核心之電源供應電壓之實例的時序圖，以及圖6為例示供應至圖4所例示的記憶體核心之電源供應電壓之其他實例的時序圖。
參考圖4，SoC 300包括多個功能電路IP1、IP2及 IPN及至少一個電源路徑控制器324及326。圖4之SoC 300可具有與圖1之SoC 100類似的組態，只不過分別耦接至功能電路IP1、IP2及IPN之多個電源382、384及386中之一個電源382被共用，以替代圖1所例示的第二電源190。
功能電路IP1、IP2及IPN可分別耦接至包括於 PMIC 360中之電源382、384及386。分別包括於功能電路 IP1、IP2及IPN中之多個邏輯電路LU1、LU2及LUN(或包括於邏輯電路LU1、LU2及LUN中之周邊電路)可分別利用來自電源382、384及386之多個電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應。
在一些示例性實施例中，電源382、384及386之 一個電源382可供應固定電源供應電壓VDD1-1，且電源382、384及386之其他電源384及386可供應電源供應電壓VDD1-2及VDD1-N，該等電源供應電壓根據對應功能電路IP2及IPN之操作條件動態改變。例如，由一個電源382供應的固定電源供應電壓VDD1-1可具有與記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電壓位準相同的電壓位準，或可具有高於最小電源供應電壓之電壓位準的電壓位準。根據示例性實施例，供應固定電源供應電壓VDD1-1之一個電源382及供應動態改變電源供應電壓VDD1-2及VDD1-N之其他電源384及386中之每一者可利用降壓轉換器、LDO調整器或類似物來實行。
包括於對應於供應固定電源供應電壓VDD1-1之 一個電源382的功能電路IP1中之記憶體核心MC1可直接接收來自一個電源382之固定電源供應電壓VDD1-1，且包括於對應於供應動態改變電源供應電壓VDD1-2及VDD1-N之其他電源及386的功能電路IP2及IPN中之記憶體核心MC2及MCN可藉由電源路徑控制器384及386，分別利用動態改變電源供應電壓VDD1-2及VDD1-N或固定電源供應電壓VDD1-1來選擇性地供應。
例如，如圖5所例示，一個電源382可產生固定電 源供應電壓VDD1-1，該固定電源供應電壓VDD1-1具有與記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電壓位準相同或高於該電壓位準的電壓位準，且包括於對應於一個電源382之功能電路IP1中之記憶體核心MC1可直接接收來自一個電源382之固定電源供應電壓VDD1-1。電源路徑控制器324及326可在第二輸入終端IN2處共同耦接至一個電源382以接收固定電源供應電壓VDD1-1，且可在第一輸入終端IN1處分別耦接至其他電源384及386以分別接收動態改變電源供應電壓VDD1-2及VDD1-N。每一電源路徑控制器324及326可在輸出終端OUT處將來自對應電源384及386之動態改變電源供應電壓VDD1-2及VDD1-N及固定電源供應電壓VDD1-1中的較高者作為輸出電源供應電壓PPC2_OUT及PPCN_OUT輸出，以使得動態改變電源供應電壓VDD1-2及VDD1-N及固定電源供應電壓VDD1-1中的較高者供應至對應記憶體核心MC2及MCN。因此，記憶體核心MC1、MC2及MCN之操作穩定性可得以確保，同時SoC 300之電力消耗可得以減少。
在其他示例性實施例中，電源382、384及386之 一個電源382可供應電源供應電壓VDD1-1，該電源供應電壓VDD1-1根據對應功能電路IP1之操作條件動態改變，而電源供應電壓VDD1-1之電壓位準維持於高於或等於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電壓位準，且電源382、384及386之其他電源384及386可供應電 源供應電壓VDD1-2及VDD1-N，該等電源供應電壓VDD1-2及VDD1-N根據對應功能電路IP2及IPN之操作條件動態改變。
例如，如圖6所例示，一個電源382可產生電源供 應電壓VDD1-1，該電源供應電壓VDD1-1之電壓位準動態改變，同時維持於高於或等於最小電源供應電壓VMR之電壓位準，且包括於對應於一個電源382之功能電路IP1中之記憶體核心MC1可直接接收電源供應電壓VDD1-1，該電源供應電壓VDD1-1之電壓位準動態改變，同時維持於高於或等於來自一個電源382之最小電源供應電壓VMR之電壓位準。電源路徑控制器324及326可在第二輸入終端IN2處共同耦接至一個電源382以接收電源供應電壓VDD1-1，該電源供應電壓VDD1-1之電壓位準動態改變，而維持於高於或等於最小電源供應電壓VMR之電壓位準，且在第一輸入終端IN1處分別耦接至其他電源384及386以分別接收動態改變電源供應電壓VDD1-2及VDD1-N。每一電源路徑控制器324及326可在輸出終端OUT處將來自對應電源384及386之動態改變電源供應電壓VDD1-2及VDD1-N及電源供應電壓VDD1-1(其電壓位準動態改變而維持於高於或等於最小電源供應電壓VMR之電壓位準)中的較高者作為輸出電源供應電壓PPC2_OUT及PPCN_OUT輸出，以使得動態改變電源供應電壓VDD1-2及VDD1-N及電源供應電壓VDD1-1(其電壓位準動態改變而維持於高於或等於最小電源供應電壓VMR之電壓位準)中的較高者供應至對應記憶體核心MC2 及MCN。因此，記憶體核心MC1、MC2及MCN之操作穩定性可得以確保，同時SoC 300之電力消耗可得以減少。
如上所述，在根據示例性實施例之SoC 300中， 功能電路IP1、IP2及IPN可分別利用來自電源382、384及386之電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應，且電源382、384及386中產生高於或等於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之電源供應電壓VDD1-1之一者382可得以共用，進而減少PMIC 360中之電源之數量、被動元件之數量及PMIC 360與SoC 300之間的電源線之數量。
圖7為例示根據示例性實施例之SoC的方塊圖。
參考圖7，SoC 400包括多個功能電路IP1、IPM、IPM+1及IPN及多個電源路徑控制器422、424、426及428。圖7之SoC 400可具有與圖1之SoC 100類似的組態，只不過每一第二電源490及492由對應電源組410及412共用。
功能電路IP1、IPM、IPM+1及IPN可分別耦接至包括於PMIC 460中之多個第一電源482、484、486及488。分別包括於功能電路IP1、IPM、IPM+1及IPN中之多個邏輯電路LU1、LUM、LUM+1及LUN(或包括於邏輯電路LU1、LUM、LUM+1及LUN中之周邊電路)可分別利用來自第一電源482、484、486及488之多個第一電源供應電壓VDD1-1、VDD1-M、VDD1-M+1及VDD1-N來供應。
SoC 400之每一電源組410及412可共用包括於PMIC 460中之對應第二電源490及492。例如，對應於屬於 第一電源組410之功能電路IP1及IPM的電源路徑控制器422及424可在第一輸入終端IN1處分別耦接至第一電源482及484，可在第二輸入終端IN2處共同耦接至對應第二電源490，且可在輸出終端OUT處分別耦接至包括於屬於第一電源組410之功能電路IP1及IPM中之記憶體核心MC1及MCM。包括於屬於第一電源組410之功能電路IP1及IPM中之每一記憶體核心MC1及MCM藉由對應電源路徑控制器422及424，利用來自對應第一電源482及484之動態改變第一電源供應電壓VDD1-1及VDD1-M或來自對應第二電源490之固定第二電源供應電壓VDD2-1來選擇性地供應。
例如，對應於屬於第二電源組412之功能電路 IPM+1及IPN的電源路徑控制器426及428可在第一輸入終端IN1處分別耦接至第一電源486及488，可在第二輸入終端IN2處共同耦接至對應第二電源492，且可在輸出終端OUT處分別耦接至包括於屬於第二電源組412之功能電路IPM+1及IPN中之記憶體核心MCM+1及MCN。包括於屬於第二電源組412之功能電路IPM+1及IPN中之每一記憶體核心MCM+1及MCN可藉由對應電源路徑控制器426及428，利用來自對應第一電源486及488之動態改變第一電源供應電壓VDD1-M+1及VDD1-N或來自對應第二電源492之固定第二電源供應電壓VDD2-2來選擇性地供應。
如上所述，在根據示例性實施例之SoC 400中， 每一第二電源490及492可由對應電源組410及412共用，進而減少PMIC 460中電源之數量、被動元件之數量及PMIC 460與SoC 400之間的電源線之數量。
圖8為例示根據示例性實施例之SoC的方塊圖。
參考圖8，SoC 500包括多個功能電路IP1、IP2及IPN、多個電源路徑控制器522、524及526，以及第二電源590。圖8之SoC 500可具有與圖1之SoC 100類似的組態，只不過第二電源590係位於SoC 500內部。
功能電路IP1、IP2及IPN可分別耦接至包括於PMIC 560中之多個第一電源582、584及586。分別包括於功能電路IP1、IP2及IPN中之多個邏輯電路LU1、LU2及LUN(或包括於邏輯電路LU1、LU2及LUN中之周邊電路)可分別利用來自第一電源582、584及586之多個第一電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應。
多個電源路徑控制器522、524及526分別耦接至包括於位於SoC 500外部的PMIC 560中之第一電源582、584及586，可共同耦接至包括於SoC 500中之第二電源590。第二電源590可產生第二電源供應電壓VDD2，該第二電源供應電壓VDD2為對應於記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之固定電源供應電壓。在一些示例性實施例中，第二電源590可直接接收來自外部電池之電源供應電壓，且可將電源供應電壓轉換成第二電源供應電壓VDD2。在其他示例性實施例中，來自外部電池之電源供應電壓可藉由包括於PMIC 560中之降壓轉換器595轉換，且隨後可藉由第二電源590轉化成第二電源供應電壓VDD2。
每一記憶體核心MC1、MC2及MCN可藉由對應 電源路徑控制器522、524及526，利用來自對應第一電源582、584及586之動態改變第一電源供應電壓VDD1-1、VDD1-2及VDD1-N或來自第二電源590之固定第二電源供應電壓VDD2來選擇性地供應。因此，記憶體核心MC1、MC2及MCN之操作穩定性可得以確保，同時SoC 500之電力消耗可得以減少。
圖9為例示根據示例性實施例之SoC的方塊圖。
參考圖9，SoC 600包括多個功能電路IP1、IP2及 IPN、多個電源路徑控制器622、624及626，及用於功能電路IP1、IP2及IPN之一個功能電路IP1之一個電源682。圖9之SoC 600可具有與圖4之SoC 300類似的組態，只不過一個電源682位於SoC 600內部。
功能電路IP1、IP2及IPN之一個功能電路IP1可耦 接至位於SoC 600內部之電源682，且功能電路IP1、IP2及IPN之其他功能電路IP2及IPN可分別耦接至包括於外部PMIC 660中之電源684及686。分別包括於功能電路IP1、IP2及IPN中之多個邏輯電路LU1、LU2及LUN(或包括於邏輯電路LU1、LU2及LUN中之周邊電路)可分別利用來自電源682、684及686之多個電源供應電壓VDD1-1、VDD1-2及VDD1-N來供應。
位於SoC 600內部之一個電源682可供應對應於 記憶體核心MC1、MC2及MCN所需的最小電源供應電壓之固定電源供應電壓VDD1-1，或電源供應電壓VDD1-1，該電源供應電壓VDD1-1根據對應功能電路IP1之操作條件動 態改變，同時該電源供應電壓VDD1-1之電壓位準維持於高於或等於最小電源供應電壓之電壓位準。包括於PMIC 660中之電源684及686可供應電源供應電壓VDD1-2及VDD1-N，該等電源供應電壓VDD1-2及VDD1-N根據對應功能電路IP2及IPN之操作條件動態改變。
包括於功能電路IP1中之記憶體核心MC1可直接 接收來自位於SoC 600內部之電源682的電源供應電壓VDD1-1。電源路徑控制器624及626可共同耦接至位於SoC 600內部之電源682，且可將來自包括於PMIC 660中之對應電源684及686之電源供應電壓VDD1-2及VDD1-N或來自位於SoC 600內部之電源682之電源供應電壓VDD1-1選擇性地轉移至對應記憶體核心MC2及MCN。因此，記憶體核心MC1、MC2及MCN之操作穩定性可得以確保，同時SoC 600之電力消耗可得以減少。
圖10為例示根據示例性實施例之行動裝置的方 塊圖，且圖11為例示其中圖10之行動裝置實行為智慧型電話之實例的示意圖。
參考圖10及11，行動裝置700(或電子裝置)包括SoC 710及PMIC 780。在一些示例性實施例中，行動裝置700可進一步包括多個裝置或模組720、730、740、750、760及770，諸如記憶體裝置720、儲存裝置730、通訊模組740、攝像機模組750、顯示器模組760、觸控面板模組770等等。例如，如圖11所例示，行動裝置700可實行為智慧型電話。
SoC 710可控制行動裝置700之總體操作。例如， SoC 710可控制記憶體裝置720、存儲裝置730及多個模組740、750、760及770。在一些示例性實施例中，SoC 710可為包括於行動裝置700中之應用程式處理器(AP)。
SoC 710可分別為圖1、4、7、8及9所例示的SoC 100、300、400、500及600之一，且可利用來自PMIC 780之電力來供應。SoC 710可包括多個功能電路IP1及IPN，以及多個電源路徑控制器PPC1及PPCN。包括於功能電路IP1及IPN中之多個邏輯電路LU1及LUN可分別利用來自包括於PMIC 780中之多個第一電源PS1-1及PS1-N之動態改變第一電源供應電壓來供應。電源路徑控制器PPC1及PPCN可分別耦接至包括於PMIC 780中之第一電源PS1-1及PS1-N，且可共同耦接至包括於PMIC 780中之至少一個第二電源PS2。第二電源PS2可產生固定第二電源供應電壓。電源路徑控制器PPC1及PPCN可將來自對應第一電源PS1-1及PS1-N之動態改變第一電源供應電壓或來自第二電源PS2之固定第二電源供應電壓分別選擇性地提供至對應記憶體核心MC1及MCN。因此，根據示例性實施例之SoC 710可確保記憶體核心MC1及MCN之正常操作同時減少電力消耗。另外，在根據示例性實施例之SoC 710中，電源路徑控制器PPC1及PPCN可共用(或可共同耦接至)第二電源PS2，進而減少電源之數量、被動元件之數量及電源線之數量。
記憶體裝置720及儲存裝置730可儲存用於行動 裝置700之操作的資料。記憶體裝置720可包括依電性記憶體裝置，諸如動態隨機存取記憶體(DRAM)、SRAM、行動 DRAM等等。儲存裝置730可包括非依電性記憶體裝置，諸如可抹除可規劃唯讀記憶體(EPROM)、電可抹除可規劃唯讀記憶體(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、電阻隨機存取記憶體(RRAM)、奈米浮閘記憶體(NFGM)、聚合物隨機存取記憶體(PoRAM)、磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)等等。在一些示例性實施例中，存儲裝置730可進一步包括固態驅動機(SSD)、硬碟機(HDD)、CD-ROM等等。
多個模組740、750、760及770可實施行動裝置700 之各種功能。例如，行動裝置700可包括：通訊模組740，該通訊模組實施通訊功能(例如，碼分多重存取(CDMA)模組、長期演進(LTE)模組、射頻(RF)模組、超寬頻(UWB)模組、無線區域網路(WLAN)模組、微波存取全球互通性(WIMAX)模組等等)；攝像機模組750，該攝像機模組實施攝像機功能；顯示器模組760，該顯示器模組實施顯示功能；觸控面板模組770，該觸控面板模組實施觸控感測功能等等。在一些示例性實施例中，行動裝置700可進一步包括全球定位系統(GPS)模組、麥克風(MIC)模組、揚聲器模組、回轉儀模組等等。然而，行動裝置700中之功能模組740、750、760及770不限於此。
圖12為例示包括於根據示例性實施例之行動裝 置中的介面之方塊圖。
參考圖12，行動裝置800包括SoC 802及多個介面 811、812、813、814、815、816、817、818、819、820、 821、822及823。根據示例性實施例，行動裝置800可為任何行動裝置，諸如移動電話、智慧型電話、平板電腦、膝上型電腦、個人數位助理(PDA)、可攜式多媒體播放器(PMP)、數位攝像機、可攜式遊戲控制台、音樂播放器、攝錄像機、視訊播放器、導航系統等等。
SoC 802控制行動裝置800之總體操作。例如，SoC 802可為包括於行動裝置800中之應用程式處理器(AP)。
SoC 802可經由多個介面811至823與多個周邊裝置中之每一者通訊。例如，介面811至823中之每一者可發射至少一個控制信號至多個周邊裝置中之每一者，該至少一個控制信號為多個功能電路IP1及IPN之對應一者輸出。
例如，SoC 802可經由顯示介面811及812中之每一者來控制每一平板顯示器裝置之電力狀態及操作狀態。平板顯示器裝置可包括液晶顯示器(LCD)、發光二極體(LED)顯示器、有機發光二極體(OLED)顯示器或主動矩陣有機發光二極體(AMOLED)顯示器等等。
SoC 802可經由攝錄像機介面813控制攝錄像機之電力狀態及操作狀態，可經由TV介面814控制TV模組之電力狀態及操作狀態，且可經由影像感測器介面815控制攝像機模組或影像感測器模組之電力狀態及操作狀態。
SoC 802可經由GPS介面816控制GPS模組之電力狀態及操作狀態，可經由UWB介面817控制UWB模組之電力狀態及操作狀態，且可經由USB驅動介面818控制通用串 列匯流排(USB)驅動器之電力狀態及操作狀態。
SoC 802可經由DRAM介面819控制DRAM之電 力狀態及操作狀態，可經由非依電性記憶體介面820(例如，快閃記憶體介面)控制非依電性記憶體裝置(例如，快閃記憶體)電力狀態及操作狀態，可經由音訊介面821控制音訊模組之電力狀態及操作狀態，可經由MFC介面822控制多格式編碼解碼器(MFC)之電力狀態，且可經由MP3播放器介面823控制MP3播放器之電力狀態。例如，模組或介面可硬體或軟體中實行。
SoC 802可分別為圖1、4、7、8及9所例示的SoC 100、300、400、500及600之一。SoC 802可包括多個功能電路IP1及IPN，以及多個電源路徑控制器PPC1及PPCN。包括於功能電路IP1及IPN中之多個邏輯電路LU1及LUN可分別利用動態改變第一電源供應電壓來供應。每一電源路徑控制器PPC1及PPCN可將動態改變第一電源供應電壓或固定第二電源供應電壓選擇性地提供至對應記憶體核心MC1及MCN。因此，根據示例性實施例之SoC 802可確保記憶體核心MC1及MCN之正常操作同時減少電力消耗。另外，在根據示例性實施例之SoC 802中，電源路徑控制器PPC1及PPCN可共用(或可共同耦接至)第二電源PS2，進而減少電源之數量、被動元件之數量及電源線之數量。
圖13為例示根據示例性實施例之電子裝置的方 塊圖。
參考圖13，電子裝置1000包括影像處理電路 1100、無線收發電路1200、音訊處理電路1300、影像檔案產生器1400、記憶體裝置1500、使用者介面1600、應用程式處理器1700及PMIC 1800。
影像處理電路1100可包括透鏡1110、影像感測器 1120、影像處理器1130及顯示器1140。無線收發電路1200可包括天線1210、收發器1220及數據機1230。音訊處理電路1300可包括音訊處理器1310、麥克風1320及揚聲器1330。
應用程式處理器1700可分別為圖1、4、7、8及9 所例示的SoC 100、300、400、500及600之一。應用程式處理器1700可利用分別對應於來自PMIC 1800之多個功能電路或多個電源域的多個第一電源供應電壓來供應，且第一電源供應電壓可動態改變以減少應用程式處理器1700之電力消耗。另外，應用程式處理器1700可利用固定第二電源供應電壓來供應，該固定第二電源供應電壓對應於包括於來自PMIC 1800之應用程式處理器1700中之多個記憶體核心所需的最小電源供應電壓。應用程式處理器1700可藉由使用分別對應於多個記憶體核心之多個電源路徑控制器來將第一電源供應電壓或第二電源供應電壓選擇性地提供至每一記憶體核心，且因此可確保記憶體核心之正常操作同時減少電力消耗。另外，應用程式處理器1700可接收來自單一或數量減少之電源之第二電源供應電壓，進而減少電源之數量、被動元件之數量及電源線之數量。
如圖1、3、4及7-10所例示的方塊所表示的組件、 元件或單元(例如，圖1中之電源路徑控制器122、圖3中之 開關控制器230)中之至少一者可體現為眾多硬體、軟體及/或韌體結構，該等結構執行根據示例性實施方案的以上所述的各別功能。例如，此等組件、元件或單元中之至少一者可使用直接電路結構，諸如記憶體、過程、邏輯、查找表等等，該直接電路結構可經由一或多個微處理器之控件或其他控制設備來執行各別功能。此外，此等組件、元件或單元中之至少一者可尤其由模組、程式或程式碼之一部分來體現，該模組、程式或程式碼之一部分含有一或多個可執行指令以進行指定邏輯功能。此外，此等組件、元件或單元中之至少一者可進一步包括實施各別功能的諸如CPU之處理器、微處理器或類似物。此等組件、元件或單元中之兩個或兩個以上者可組合成一個單一組件、元件或單元，該一個單一組件、元件或單元實施單元之經組合的兩個或兩個以上組件、元件的所有操作或功能。另外，儘管以上方塊圖中未例示匯流排，但組件、元件或單元之間的通訊可經由匯流排來進行。以上示例性實施方案之功能態樣可以在一或多個處理器上執行的演算法來實行。此外，由方塊或處理步驟表示的組件、元件或單元可使用用於電子元件組態、信號處理及/或控制、資料處理及類似物之任何數量之相關領域技術。
根據示例性實施例，藉由圖1、3、4及7-10中之 各種組件、元件或單元來實施的功能或操作可體現為電腦可讀記錄介質上之電腦可讀程式碼，或將要經由發射介質來發射。電腦可讀記錄介質為可儲存資料之任何資料儲存 裝置，該資料可此後藉由電腦系統來讀取。電腦可讀記錄介質之實例包括唯讀記憶體(ROM)、RAM、CD-ROM、磁帶、軟碟及光學資料儲存裝置。發射介質可包括經由網際網路或各種類型之通訊通道發射的載波。電腦可讀記錄介質亦可經由網路耦合電腦系統來分配，以便以分散方式儲存並執行電腦可讀程式碼。
根據示例性實施例，提供一種控制SoC之方法， 該方法可包括藉由圖1、3、4及7-10中之各種組件、元件或單元實施的功能或操作。因為此等功能及操作將重複，所以省略其詳細描述。
本文揭示的示例性實施例可用於各種各樣SoC 或包括該等SoC之系統中，諸如行動電話、智慧型電話、PDA、PMP、數位攝像機、數位電視、機頂盒、音樂播放器、可攜式遊戲控制台、導航裝置、PC、伺服器電腦、工作站、平板電腦、膝上型電腦、智慧卡、印表機等等。
前述內容為示例性實施例之說明且不欲解釋為其限制。儘管已描述幾個示例性實施例，但熟習此項技術者將容易理解的是，在實質上不脫離本發明概念之新穎教示及優點的情況下，可能對示例性實施例做許多修改。因此，所有此等修改意欲包括在如申請專利範圍所界定的本發明概念之範疇內。因此，應理解，前述內容說明各種示例性實施例且不欲解釋為限於所揭示的特定示例性實施例，並且對所揭示的示例性實施例以及其他示例性實施例之修改皆欲包括在附加申請專利範圍之範疇內。

Claims (21)

  1. 一種系統單晶片(SoC)，其包含：複數個功能電路，該等複數個功能電路中之每一者包含一邏輯電路及一記憶體；以及複數個電源路徑控制器，該等複數個電源路徑控制器在第一輸入終端處分別地耦接至複數個第一電源，在第二輸入終端處共同地耦接至一第二電源，且在輸出終端處分別地耦接至該等記憶體，其中該等邏輯電路係分別地耦接至該等第一電源，且係組配以分別地利用來自該等第一電源之複數個第一電源供應電壓而被供電，其中該等記憶體中之每一者係經組配以藉由該等電源路徑控制器中之一對應一者，利用以下之一者來選擇性地被供電：來自該等第一電源之一對應一者的該等第一電源供應電壓之一對應一者，及來自該第二電源之一第二電源供應電壓，且其中每一電源路徑控制器係組配以回應於該等第一電源供應電壓之該對應一者具有一電壓位準高於該第二電源供應電壓之一電壓位準，而將來自該等第一電源之該對應一者的該等第一電源供應電壓之該對應一者轉移至該等記憶體之一對應一者，且回應於該等第一電源供應電壓之該對應一者具有一電壓位準低於該第二電源供應電壓之該電壓位準，而將來自該第二電源之該第二電源供應電壓轉移至該等記憶體之 該對應一者。
  2. 如請求項1之SoC，其中該等第一電源供應電壓中之每一者為根據該等功能電路之一對應一者的一操作條件而動態改變的一電源供應電壓，且其中該第二電源供應電壓為一固定電源供應電壓。
  3. 如請求項2之SoC，其中該第二電源供應電壓具有與該等記憶體所需的一最小電源供應電壓之一電壓位準相同的一電壓位準。
  4. 如請求項2之SoC，其中該第二電源供應電壓具有高於該等記憶體所需的一最小電源供應電壓之一電壓位準的一電壓位準。
  5. 如請求項1之SoC，其中該等電源路徑控制器係透過複數個第一電源線分別地耦接至該等第一電源，且係透過一單一第二電源線共同地耦接至該第二電源。
  6. 如請求項1之SoC，其中每一電源路徑控制器包含：一第一開關，該第一開關位於該等第一電源之該對應一者與該等記憶體之該對應一者之間；一第二開關，該第二開關位於該第二電源與該等記憶體之該對應一者之間；一比較器，該比較器組配以將來自該等第一電源之該對應一者的該等第一電源供應電壓之該對應一者與來自該第二電源之該第二電源供應電壓進行比較；以及一開關控制器，該開關控制器組配以回應於該等第一電源供應電壓之該對應一者具有該電壓位準高於該第二電源供 應電壓之該電壓位準而啟動該第一開關，且回應於該等第一電源供應電壓之該對應一者具有該電壓位準低於該第二電源供應電壓之該電壓位準而啟動該第二開關。
  7. 如請求項1之SoC，其中供應自該等第一電源之一者的該第一電源供應電壓為一固定電源供應電壓，且供應自該等第一電源之其他者的該等第一電源供應電壓為根據該等功能電路之對應者的操作條件而動態改變的電源供應電壓，且其中該等電源路徑控制器之該等第二輸入終端可共同地耦接至作為該第二電源的該等第一電源中供應該固定電源供應電壓之一者。
  8. 如請求項1之SoC，其中該等第一電源為降壓轉換器，且該第二電源為一低壓差調整器。
  9. 如請求項1之SoC，其中該等第一電源及該第二電源係包括於一電源管理積體電路中。
  10. 如請求項1之SoC，其中該第二電源位於該SoC內部。
  11. 如請求項1之系統單晶片(SoC)，其進一步包含另一功能電路，該另一功能電路包含一邏輯電路及一記憶體，該邏輯電路及該記憶體係組配以利用來自該第二電源之該第二電源電壓而被供電。
  12. 如請求項11之SoC，其中該等第一電源供應電壓中之每一者為根據該等功能電路之一對應一者的一操作條件而動態改變的一電源供應電壓，且其中該第二電源供應電壓為一固定電源供應電壓。
  13. 如請求項11之SoC，其中該等第一電源供應電壓中之每一者為 根據該等功能電路之一對應一者的一操作條件而動態地改變的一電源供應電壓，且其中該第二電源供應電壓係根據該另一功能電路之一操作條件而動態地改變。
  14. 如請求項13之SoC，其中該第二電源供應電壓為一電壓位準，該電壓位準高於或等於分別地被包括於該等功能電路中之該等記憶體及包括於該另一功能電路中之該記憶體所需的一最小電源供應電壓之一電壓位準。
  15. 如請求項1之系統單晶片(SoC)，其中該第二電源包括於該SoC中。
  16. 如請求項15之SoC，其中該第二電源產生一固定電源供應電壓作為該第二電源供應電壓。
  17. 一種電子裝置，其包含：如請求項1之SoC；以及一電源管理積體電路，該電源管理積體電路係連接至該SoC且包含：該等複數個第一電源，其經組配以產生該等第一電源供應電壓，該等第一電源供應電壓中之每一者係根據該等功能電路之一對應一者的一操作條件而動態地改變；以及該第二電源，該第二電源經組配以產生一固定第二電源供應電壓。
  18. 一種系統單晶片(SoC)，其包含：複數個第一功能電路，該等複數個第一功能電路屬於一 第一電源組，該等第一功能電路中之每一者包含一第一邏輯電路及一第一記憶體；複數個第二功能電路，該等複數個第二功能電路屬於一第二電源組，該等第二功能電路中之每一者包含一第二邏輯電路及一第二記憶體；複數個第一電源路徑控制器，該等複數個第一電源路徑控制器在第一輸入終端處分別地耦接至複數個第一電源，在第二輸入終端處共同地耦接至一第二電源，且在輸出終端處分別地耦接至該等第一記憶體；以及複數個第二電源路徑控制器，該等複數個第二電源路徑控制器在第一輸入終端處分別地耦接至複數個第三電源，在第二輸入終端處共同地耦接至一第四電源，且在輸出終端處分別地耦接至該等第二記憶體，其中該等第一邏輯電路係分別地耦接至該等第一電源，且係組配以分別地利用來自該等第一電源之複數個第一電源供應電壓而被供電，其中該等第二邏輯電路係分別地耦接至該等第三電源，且係組配以分別地利用來自該等第三電源之複數個第三電源供應電壓而被供電，其中該等第一記憶體中之每一者係組配以藉由該等第一電源路徑控制器中之一對應一者，利用以下之一者來選擇性地被供電：來自該等第一電源之一對應一者的該等第一電源供應電壓之一對應一者，及來自該第二電源之一第二電源供應電壓， 其中該等第二記憶體中之每一者係組配以藉由該等第二電源路徑控制器中之一對應一者，利用以下之一者來選擇性地被供電：來自該等第三電源之一對應一者的該等第三電源供應電壓之一對應一者，及來自該第四電源之一第四電源供應電壓，其中該等第一電源供應電壓中之每一者為根據該等第一功能電路之一對應一者的一操作條件而動態地改變的一電源供應電壓，其中該第二電源供應電壓為固定成該等第一記憶體所需的一最小電源供應電壓之一電源供應電壓，其中該等第三電源供應電壓中之每一者為根據該等第二功能電路之一對應一者的一操作條件而動態地改變的一電源供應電壓，且其中該第四電源供應電壓為固定成該等第二記憶體所需的一最小電源供應電壓之一電源供應電壓。
  19. 一種系統單晶片(SoC)，其包含：一第一功能電路，該第一功能電路包含一邏輯電路及一第一記憶體；一第二功能電路，該第二功能電路包含一第二記憶體；以及至少一電源路徑控制器，該至少一電源路徑控制器耦接到至少一第一電源及一第二電源，其中該邏輯電路係組配以利用來自該第一電源之一第一電壓而被供電，該第一電壓係根據該第一功能電路之一操作 條件而動態地改變，其中該電源路徑控制器係組配以利用與該等第一記憶體及第二記憶體所需的一最小電壓相同或高於該最小電壓之來自該第一電源之該第一電壓或來自該第二電源之一第二電壓來選擇性地供電該等第一記憶體及第二記憶體中之每一者，其中該電源路徑控制器係組配以利用高於另一者之該第一電壓或該第二電壓來供電該等第一記憶體及第二記憶體中之每一者，且其中該第二電源為一單一電源。
  20. 如請求項19之SoC，其中該第二電壓為一固定電壓。
  21. 如請求項19之SoC，其中其中該第二電壓係組配以根據該第二功能電路之一操作條件而動態地改變。
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