CN114911747A - 片上系统 - Google Patents

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CN114911747A CN202210030957.5A CN202210030957A CN114911747A CN 114911747 A CN114911747 A CN 114911747A CN 202210030957 A CN202210030957 A CN 202210030957A CN 114911747 A CN114911747 A CN 114911747A
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权耀瀚
金赏镐
金世基
金俊奭
孙裕硕
尹斗锡
李益洙
李锺馝
李亨旻
郑愚暻
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Abstract

公开了一种片上系统。所述片上系统包括：核，被配置为维持时钟门控状态；多个头开关电路，被配置为响应于多个控制信号而将从外部电源电压降低的电源电压递送到所述核；以及电压调节器，被配置为：监测电源电压；根据电源电压与预设的目标电压之间的差所对应的差电平来改变所述多个控制信号的逻辑电平；以及将逻辑电平已被改变的所述多个控制信号输出到所述多个头开关电路。

Description

片上系统
本申请基于并要求于2021年2月9日在韩国知识产权局提交的第10-2021-0018539号韩国专利申请以及于2021年6月21日在韩国知识产权局提交的第10-2021-0080437号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
公开涉及电子装置，更具体地，涉及片上系统。
背景技术
各种实施例涉及电子装置和用于维持包括在电子装置中的片上系统(SoC)的每个内部电源的稳定性的方法，具体地，可以通过监测以SoC形式配置的电子装置的每个内部驱动电源的状态并控制稳定性相关的参数来防止电子装置的不稳定电源状态的发生。
发明内容
公开提供了用于向处于时钟门控状态的核供应用于维持时钟门控状态的最小电源电压的片上系统(SoC)。
根据公开的一个方面，一种用于接收外部电源电压的的片上系统(SoC)包括：第一核，被配置为通过第一电源轨接收第一电源电压并响应于第一时钟信号执行操作；以及电源管理器，被配置为管理第一电源电压，其中，电源管理器包括：多个头开关电路，被配置为响应于多个控制信号而将第一电源轨连接到供应外部电源电压所通过的第二电源轨；以及电压调节器，被配置为在第一时钟信号被暂停供应给第一核的状态下将第一电源电压与目标电压进行比较，并且基于比较结果生成所述多个控制信号。
根据公开的一个方面，一种用于接收外部电源电压的片上系统(SoC)包括：核，被配置为维持暂停从外部供应时钟信号的时钟门控状态；多个头开关电路，被配置为响应于多个控制信号而将从外部电源电压降低的电源电压递送到所述核；以及电压调节器，被配置为：监测电源电压；根据等于电源电压与目标电压之间的差的差电平来改变所述多个控制信号的逻辑电平；以及将逻辑电平已被改变的所述多个控制信号输出到所述多个头开关电路。
根据公开的一个方面，一种用于接收外部电源电压的片上系统(SoC)包括：核，具有暂停从外部供应时钟信号的时钟门控状态；以及电源管理器，被配置为基于外部电源电压生成电源电压，并且将电源电压提供给所述核，其中，电源管理器还被配置为在每当电源电压低于用于维持时钟门控状态的目标电压时增大电源电压，并且其中，目标电压低于外部电源电压。
根据公开的一个方面，一种片上系统(SoC)包括核和多个头开关电路，所述多个头开关电路被配置为向所述核供应电源电压，其中，所述多个头开关电路中的每个基于检测到的供应给所述核的电源电压而被接通或断开。
附图说明
根据以下结合附图的详细描述，将更清楚地理解公开的实施例，在附图中：
图1是根据实施例的片上系统(SoC)的框图；
图2是根据实施例的多个低压差(LDO)、多个头开关和多个核的框图；
图3A至图3C是根据实施例的LDO、多个头开关电路和核的框图；
图4是根据实施例的电源电压和多个控制信号的时序图；
图5是根据实施例的多个控制信号的逻辑电平随差电平而变化的表；
图6是根据实施例的头开关和核的布局图；
图7示出多个头开关提供电源电压的示例；
图8示出根据实施例的针对每个头开关组设置的总线连接方案；
图9示出图8中示出的第二头开关组和第四头开关组中的任何一个的总线连接方案；
图10是根据实施例的电子装置的框图；以及
图11是根据实施例的电子装置的框图。
具体实施方式
在下文中，将参照附图详细描述实施例。提供实施例以向本领域普通技术人员更充分地描述公开。公开可以允许各种种类的改变或修改以及形式上的各种改变，并且具体实施例在附图中示出并在说明书中详细描述。然而，应当理解，具体实施例不将公开限制于具体公开形式，而是包括在公开的精神和技术范围内的每个修改的、等同的或替换的形式。附图中相同的参考标号表示相同的元件。在附图中，结构的尺寸比实际值放大或缩小以清楚地描述公开。
将理解，当元件或层被称为在另一元件或层“之上”、“以上”、“上面”、“以下”、“之下”、“下面”、“连接到”或“结合到”另一元件或层时，它可直接在另一元件或层之上、以上、上面、以下、之下、下面、连接到或结合到另一元件或层，或者可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“之上”、“直接在”另一元件或层“以上”、“直接在”另一元件或层“上面”、“直接在”另一元件或层“以下”、“直接在”另一元件或层“之下”、“直接在”另一元件或层“下面”、“直接连接到”另一元件或层或“直接结合到”另一元件或层时，不存在中间元件或层。相同的标号始终表示相同的元件。
为了易于描述，在此可使用空间相对术语(诸如，“在……之上”、“在…以上”、“在……上面”、“上面的”、“在……以下”、“在……之下”、“在……下面”、“下面的”等)来描述在附图中描绘的一个元件或特征与另外的元件或特征之间的关系。将理解，空间相对术语意在包含除了在附图中描绘的方位之外的使用或操作中的装置的不同方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“以下”或“下面”的元件其后将位于所述其它元件或特征“以上”。因此，术语“在……以下”可包含方位“在……以上”和“在……以下”两者。装置可被另外定位(旋转90度或在其它方位)，并且在此使用的空间相对描述符被相应地解释。
为了简洁起见，为了简洁的目的在此可以或可不详细描述半导体装置的常规元件。
图1是根据发明构思的实施例的片上系统(SoC)100的框图。
参照图1，SoC 100可以是具有包含在单个芯片中的整个系统的技术密集型半导体。也就是说，SoC 100可以是由包括具有若干功能的器件的系统实现的单个芯片。与单独制造具有各个功能的半导体时相比，通过将具有若干功能的器件集成在单个芯片中，可以使产品小型化，并且可以降低制造成本。SoC 100可以从外部接收外部电源电压VDD以执行若干功能。
根据实施例的SoC 100可以包括时钟生成器110、处理器120和电源管理单元130。
时钟生成器110可以生成至少一个时钟信号。此外，时钟生成器110可以将生成的至少一个时钟信号输出到处理器120。例如，时钟生成器110可以生成第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3，并且分别将第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3输出到第一核至第四核(核0至核3)121、122、123和124。然而，公开不限于此，并且时钟信号的数量可以根据核的数量而改变。时钟生成器110可以独立地开启或关闭多个时钟信号。例如，时钟生成器110可以仅暂停供应第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3之中的第一时钟信号CLK0。作为另一示例，时钟生成器110可以仅暂停供应第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3之中的第二时钟信号CLK1和第三时钟信号CLK2。然而，公开不限于此。可以根据每个核的性能来确定每个时钟信号的频率。例如，当第一核121的性能最高并且第四核124的性能最低时，第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3之中的第一时钟信号CLK0的频率可以最高，并且第四时钟信号CLK3的频率可以最低。然而，公开不限于此。
在一个实施例中，时钟生成器110可以响应于从处理器120接收的状态信号而暂停提供多个时钟信号之中的至少一个时钟信号。例如，时钟生成器110可以响应于从第一核121接收的状态信号而暂停供应第一时钟信号CLK0。作为另一示例，时钟生成器110可以响应于第三核123和第四核124分别输出的状态信号而暂停供应第三时钟信号CLK2和第四时钟信号CLK3。在此，状态信号可以是指示时钟门控状态的信号。时钟门控状态可以是核完成当前正在执行的操作并等待下一操作的状态。可选地，时钟门控状态可以是暂停供应时钟信号的状态。
在一个实施例中，时钟生成器110可以包括锁相环(PLL)、延迟锁定环(DLL)、振荡器和时钟管理单元。
处理器120可以执行存储在SoC 100中的程序。可选地，处理器120可以处理存储在SoC 100中的数据、从外部提供的数据等。例如，处理器120可以响应于从时钟生成器110提供的时钟信号来执行程序和处理数据。
在一个实施例中，处理器120可以包括至少一个核。例如，处理器120可以包括第一核至第四核121、122、123和124。然而，公开不限于此，处理器120可以包括各种数量的核(诸如，两个核、六个核和八个核)。在多个核之中，具有最高性能的核和具有最低性能的核可以包括在处理器120中。例如，在第一核至第四核121、122、123和124之中，第一核121的性能可以是最高的，并且第四核124的性能可以是最低的。然而，公开不限于此。具有最高性能的核可以被称为“大核”，并且具有最低性能的核可以被称为“小核”。此外，具有比小核高的性能并且具有比大核低的性能的核可以被称为“中核”。
在一个实施例中，包括在处理器120中的多个核可以从电源管理单元130接收电源电压。例如，第一核121可以从电源管理单元130接收第一电源电压VVP0。第二核122可以接收第二电源电压VVP1。第三核123可以接收第三电源电压VVP2。第四核124可以接收第四电源电压VVP3。
在一个实施例中，第一核至第四核121、122、123和124可以分别接收第一电源电压至第四电源电压VVP0、VVP1、VVP2和VVP3，并且分别响应于第一时钟信号至第四时钟信号CLK0、CLK1、CLK2和CLK3而执行操作。
电源管理单元130可以基于外部电源电压VDD来管理电源电压，并将电源电压提供给处理器120。例如，电源管理单元130可以通过调节外部电源电压VDD来生成第一电源电压至第四电源电压VVP0、VVP1、VVP2和VVP3，并且分别将第一电源电压至第四电源电压VVP0、VVP1、VVP2和VVP3提供给第一核至第四核121、122、123和124。
在一个实施例中，当第一核至第四核121、122、123和124执行操作时，第一电源电压至第四电源电压VVP0、VVP1、VVP2和VVP3可以全部与供应给具有最高性能的核的电源电压相同。例如，当第一核121是大核时，第二电源电压至第四电源电压VVP1、VVP2和VVP3可以与第一电源电压VVP0相同。然而，公开不限于此。
在一个实施例中，电源管理单元130可以在相应的时钟信号被暂停供应给具有时钟门控状态的核的状态下管理电源电压。例如，当第一核至第四核121、122、123和124之中的至少一个核具有时钟门控状态时，供应给具有时钟门控状态的至少一个核的电源电压可以低于供应给具有最高性能的核的电源电压。例如，当第一核121是大核并且第四核124具有时钟门控状态时，第四电源电压VVP3可以低于第一电源电压VVP0。然而，公开不限于此。
在一个实施例中，电源管理单元130可以基于外部电源电压VDD生成电源电压，并将电源电压提供给具有时钟门控状态的核。此外，每当供应给具有时钟门控状态的核的电源电压低于预设的目标电压时，电源管理单元130可增大电源电压。在此，目标电压可以是维持时钟门控状态所需的参考电压。指示目标电压的值的数据可被存储在电源管理单元130中包括的寄存器中。电源管理单元130可以检测电源电压，并根据目标电压与电源电压之间的差来确定电源电压的增大的量。
在一个实施例中，电源管理单元130可以包括头开关电路(header switchcircuit)131和电压调节器132。可以包括多个头开关电路131。每个头开关电路131可以包括多个头开关。然而，公开不限于此，并且每个头开关电路131还可以包括被配置为缓冲所接收的控制信号并输出所缓冲的控制信号的缓冲器。在一个实施例中，电压调节器132可以由低压差(LDO)实现。LDO可以是即使在低的输入和输出电位差下也进行操作的线性调节器。
在一个实施例中，多个头开关电路131可响应于多个控制信号而将供应外部电源电压VDD所通过的电源轨分别连接到供应电源电压所通过的电源轨。通过将供应外部电源电压VDD所通过的电源轨连接到供应电源电压所通过的电源轨，电源电压可以被递送到核。
在一个实施例中，多个头开关电路131可以响应于多个控制信号而将从外部电源电压VDD降低的电源电压递送到具有时钟门控状态的核。
在一个实施例中，电压调节器132可以将电源电压与预设的目标电压进行比较，并基于比较结果生成多个控制信号。
在一个实施例中，电压调节器132可以监测电源电压，根据电源电压与预设的目标电压之间的差所对应的差电平来改变多个控制信号的逻辑电平，并将逻辑电平已被改变的多个控制信号输出到多个头开关。
图2是根据实施例的多个LDO、多个头开关和多个核的框图。在图2中，为了便于描述，假设LDO的数量和核的数量为4。
参照图2，SoC 200可以包括第一LDO至第四LDO(LDO0至LDO3)211、212、213和214，第一头开关组至第四头开关组221、222、223和224、以及第一核至第四核231、232、233和234。
第一LDO至第四LDO 211、212、213和214可以执行上面参照图1描述的电压调节器132的操作。第一LDO至第四LDO 211、212、213和214可以连接到供应外部电源电压VDD所通过的电源轨。此外，第一LDO至第四LDO 211、212、213和214可以连接到第一头开关组至第四头开关组221、222、223和224。此外，第一LDO至第四LDO 211、212、213和214可以连接到第一核至第四核231、232、233和234。
第一头开关组至第四头开关组221、222、223和224可以连接到供应外部电源电压VDD所通过的电源轨。此外，第一头开关组至第四头开关组221、222、223和224可以连接到第一核至第四核231、232、233和234。第一头开关组至第四头开关组221、222、223和224可作为用于电源门控的开关进行操作。第一头开关组至第四头开关组221、222、223和224中的每个可以包括多个头开关HS。每个头开关HS可以响应于控制信号的接通电平而被接通。
第一核至第四核231、232、233和234可以连接到施加地电压VSS所通过的电源轨。在一个实施例中，地电压VSS可以具有低于外部电源电压VDD的电压电平的电压电平，具体地，地电压VSS可以是地。
在一个实施例中，第一核至第四核231、232、233和234之中的第二核232可以是大核。当第一核231处于时钟门控状态并且第二核232不处于时钟门控状态时，第一核231可以接收第一电源电压，并且第二核232可以基于通过对外部电源电压VDD进行调节所获得的第二电源电压响应于第二时钟信号来执行操作。在这种情况下，第一电源电压可以具有低于第二电源电压的电压电平的电压电平。第二时钟信号可以具有大于第一时钟信号的频率的频率。第一时钟信号可以是用于操作第一核231的信号。然而，公开不限于此。
在一个实施例中，第一核231可以接收第一时钟信号。在这种情况下，在第一核231接收第一时钟信号的状态下，供应给第一核231的第一电源电压可以具有高于目标电压的电压电平且低于或等于外部电源电压VDD的电压电平的电压电平。然而，公开不限于此，第二核至第四核232、233和234也可以以相同的方式进行操作。
图3A至图3C是根据公开的实施例的LDO、多个头开关电路和核的框图。
参照图3A，SoC 300a可以是图1中示出的SoC 100或图2中示出的SoC 200。SoC300a可以包括LDO 310、头开关电路组320和核330。
LDO 310可以是图2中示出的第一LDO至第四LDO 211、212、213和214中的任何一个。作为参照图2和图3A的示例，LDO 310可以是第一LDO 211。然而，公开不限于此。
LDO 310可以生成将被提供给头开关电路组320的多个控制信号。多个控制信号中的每个可以是将被提供给头开关电路组320以管理电源电压的信号。多个控制信号可以对应于包括在头开关电路组320中的每个头开关电路。例如，当头开关电路组320包括第一头开关电路至第四头开关电路(HSC1至HSC4)321、322、323和324时，LDO 310可以生成第一控制信号至第四控制信号CTRL_a、CTRL_b、CTRL_c和CTRL_d。
LDO 310可以监测提供给核330的电源电压VVP。具体地，LDO 310可以接收提供给核330的电源电压VVP，将电源电压VVP与预设的目标电压进行比较，并且根据比较结果改变多个控制信号(例如，第一控制信号至第四控制信号CTRL_a、CTRL_b、CTRL_c和CTRL_d)中的每个的逻辑电平。
头开关电路组320可以包括在图2中示出的第一头开关组至第四头开关组221、222、223和224中的任一个中。具体地，头开关电路组320可以包括图2中示出的第一头开关组至第四头开关组221、222、223和224中包括的多个头开关中的一些头开关。作为参照图2和图3A的示例，头开关电路组320可以包括第一头开关组221中包括的多个头开关中的一些头开关。然而，公开不限于此。也就是说，包括在每个头开关组中的多个头开关中的一些头开关可以包括在头开关电路组320中作为被配置为向核330提供电源电压以维持时钟门控状态的专用开关，并且其他头开关可在核330处于时钟门控状态时断开，在核330处于正常状态时提供电源电压。
头开关电路组320可以响应于多个控制信号将从外部电源电压VDD调节的电源电压VVP递送到核330。头开关电路组320可以包括多个头开关电路。作为参照图3A的示例，头开关电路组320可以包括第一头开关电路至第四头开关电路321、322、323和324。然而，公开不限于此。
通过根据第一控制信号CTRL_a的逻辑电平而被接通，第一头开关电路321可以将电源电压VVP递送到核330。通过根据第二控制信号CTRL_b的逻辑电平而被接通，第二头开关电路322可以将电源电压VVP递送到核330。通过根据第三控制信号CTRL_c的逻辑电平而被接通，第三头开关电路323可以将电源电压VVP递送到核330。通过根据第四控制信号CTRL_d的逻辑电平而被接通，第四头开关电路324可以将电源电压VVP递送到核330。
每次第一头开关电路至第四头开关电路321、322、323和324中的每个被另外接通时，电源电压VVP可以增大。在这种情况下，当第一头开关电路至第四头开关电路321、322、323和324中的任一个被接通时而增大的电源电压VVP的增大的量可以变化并且可以是量化值。
当第一头开关电路至第四头开关电路321、322、323和324中的一些头开关电路提供电源电压VVP时，电源电压VVP之和可以低于外部电源电压VDD。
核330可以是图2中示出的第一核至第四核231、232、233和234中的任一个。作为参照图2和图3A的示例，核330可以是第一核231。然而，公开不限于此。
核330可以具有时钟门控状态。核330可以接收用于维持时钟门控状态的电源电压VVP。
参照图3B，类似于图3A中示出的SoC 300a，SoC 300b可以包括LDO 310、头开关电路组320和核330。
包括在SoC 300b中的LDO 310可以向内核330提供补偿电源电压VVP_2。因为由头开关电路组320增大的电源电压VVP_1的电压电平被量化，所以当电源电压VVP_1的电压电平低于目标电压的电压电平时，可能难以仅使用头开关电路组320来准确地匹配电源电压VVP_1的电压电平与目标电压的电压电平。在这种情况下，补偿电源电压VVP_2可以被另外供应给核330。也就是说，在核330的时钟门控状态下，补偿电源电压VVP_2的电压电平与电源电压VVP_1的电压电平之和可以对应于目标电压的电压电平。因此，核330可以稳定地维持时钟门控状态。
第一头开关电路至第四头开关电路321、322、323和324中的每个可以包括多个头开关。头开关可以由晶体管实现。
参照图3C，SoC 300c可以包括LDO 310、第一头开关电路至第四头开关电路321、322、323和324以及核330。
第一头开关电路至第四头开关电路321、322、323和324可以包括不同数量的头开关。例如，第一头开关电路321可以包括n个晶体管Tr_11、Tr_12、……、Tr_1n，第二头开关电路322可以包括m个晶体管Tr_21、Tr_22、……、Tr_2m，第三头开关电路323可以包括i个晶体管Tr_31、Tr_32、……、Tr_3i，第四头开关电路324可以包括j个晶体管Tr_41、Tr_42、……、Tr_4j。
在一个实施例中，包括在多个头开关电路之中的第k头开关电路(k是大于或等于2的整数)中的头开关的数量可以是包括在第(k-1)头开关电路中的头开关的数量的两倍。具体地，例如，第二头开关电路322可以包括m个晶体管Tr_21、Tr_22、……、Tr_2m，其中m是2n。第三头开关电路323可以包括i个晶体管Tr_31、Tr_32、……、Tr_3i，其中i是2m或4n。第四头开关电路324可以包括j个晶体管Tr_41、Tr_42、……、Tr_4j，其中j是2i、4m或8n。然而，公开不限于此。
在一个实施例中，包括在每个头开关电路中的晶体管可以是正金属氧化物半导体(PMOS)晶体管。在这种情况下，控制信号的接通电平可以是逻辑低电平，并且控制信号的断开电平可以是逻辑高电平。然而，公开不限于此，包括在每个头开关电路中的晶体管也可以由负金属氧化物半导体(NMOS)晶体管实现。
包括在每个头开关电路中的晶体管可以并联连接。控制信号可被施加到并联连接的晶体管的栅极，并联连接的晶体管的第一电极(或漏电极)可以连接到施加外部电源电压VDD所通过的电源轨，并联连接的晶体管的第二电极(或源电极)可以连接到施加电源电压VVP所通过的电源轨。
在一个实施例中，当多个头开关电路之中的包括预设数量或更多个头开关的头开关电路被接通时，与目标电压对应的电源电压VVP可被递送到核330。作为参照图3C的示例，当头开关的预设数量为j时，第四头开关电路324可被接通以将与目标电压对应的电源电压VVP递送到核330。然而，公开不限于此。
在一个实施例中，响应于接通电平的控制信号，多个头开关电路之中的包括最大数量的头开关的头开关电路可以将供应外部电源电压VDD所通过的电源轨连接到供应电源电压VVP所通过的电源轨。在这种情况下，与目标电压对应的电源电压VVP可被递送到核330。作为参照图3C的示例，当包括最大数量的头开关的头开关电路是第四头开关电路324时，第四头开关电路324可以响应于接通电平的第四控制信号CTRL_d而被接通，以将与目标电压对应的电源电压VVP递送到核330。然而，公开不限于此。
图4是根据公开的实施例的电源电压和多个控制信号的时序图。
参照图4，第一控制信号至第k控制信号之中的第k控制信号可以具有接通电平。此外，对于大于或等于2且小于或等于k的每个整数r，包括在第一头开关电路至第k头开关电路之中的第r头开关电路中的头开关的数量可以是包括在第(r-1)头开关电路中的头开关的数量的两倍。包括在第k头开关电路中的头开关可以响应于第k控制信号而被接通。作为参照图3C和图4的示例，LDO 310可以将断开电平的第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c分别输出到第一头开关电路至第三头开关电路321、322和323。此外，LDO310可以将接通电平的第四控制信号CTRL_d输出到第四头开关电路324。如图4中所示，例如，接通电平可以是逻辑低电平LOW，并且断开电平可以是逻辑高电平HIGH。电源电压VVP和目标电压VTP中的每个可以具有低于外部电源电压VDD的电压电平的电压电平。此外，电源电压VVP可以维持与目标电压VTP的电压电平相同的电压电平。
在第一时间点t1，根据SoC 300a、300b或300c的内部温度等的变化，由第四头开关电路324供应的电源电压VVP可减小。在这种情况下，LDO 310可以根据目标电压VTP与电源电压VVP之间的差所对应的差电平Δ而将第一控制信号至第(k-1)控制信号中的至少一个的逻辑电平改变为接通电平。作为参照图3C和图4的示例，LDO 310可以根据差电平Δ而将第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c中的至少一个的逻辑电平改变为接通电平。具体地，例如，在第二时间点t2，当目标电压VTP的电压电平与电源电压VVP的电压电平之间的差为第一差电平Δ1时，LDO 310可以将第一控制信号CTRL_a的逻辑电平从断开电平改变为接通电平。在这种情况下，第一头开关电路321可以响应于接通电平的第一控制信号CTRL_a而被接通。电源电压VVP可以通过接通的第一头开关电路321而增大第一差电平Δ1那么多。在这种情况下，对于在第二时间点t2之后另外出现的差电平，LDO 310可以将补偿电源电压VVP_2供应给内核330。
在第三时间点t3，电源电压VVP的电压电平可以达到目标电压VTP的电压电平。在这种情况下，LDO 310可以将第一控制信号CTRL_a的逻辑电平从接通电平改变为断开电平。在第三时间点t3之后，电源电压VVP的电压电平可以超过目标电压VTP的电压电平，随后维持与目标电压VTP的电压电平相同的电压电平。
在第四时间点t4，根据SoC 300a、300b或300c的内部温度等的变化，由第四头开关电路324供应的电源电压VVP可减小。目标电压VTP与电源电压VVP之间的差可以大于时间点t2处的差。例如，在第五时间点t5，差可以是大于第一差电平Δ1的第二差电平Δ2。在这种情况下，LDO 310可以将第二控制信号CTRL_b的逻辑电平从断开电平改变为接通电平。电源电压VVP可以通过接通的第二头开关电路322而增大第二差电平Δ2那么多，并且LDO 310可以将补偿电源电压VVP_2供应给核330。
在第六时间点t6，当电源电压VVP的电压电平达到目标电压VTP的电压电平时，LDO310可以将第二控制信号CTRL_b的逻辑电平从接通电平改变为断开电平。在第六时间点t6之后，电源电压VVP的电压电平可以稳定到目标电压VTP的电压电平。
在第七时间点t7，根据SoC 300a、300b或300c的内部温度等的变化，由第四头开关电路324供应的电源电压VVP可减小第三差电平Δ3那么多或更多。在这种情况下，LDO 310可以在第八时间点t8将第二控制信号CTRL_b的逻辑电平从断开电平改变为接通电平。此外，LDO 310可以在第九时间点t9将第一控制信号CTRL_a的逻辑电平从断开电平改变为接通电平。LDO 310可以另外将补偿电源电压VVP_2供应给核330。
在第十时间点t10，LDO 310可以将第一控制信号CTRL_a的逻辑电平从接通电平改变为断开电平。LDO 310可另外将补偿电源电压VVP_2供应给核330。
在第十一时间点t11，LDO 310可以将第二控制信号CTRL_b的逻辑电平从接通电平改变为断开电平，并且在第十一时间点t11之后，电源电压VVP的电压电平可以稳定到目标电压VTP的电压电平。
在一个实施例中，第一控制信号CTRL_a的逻辑电平维持接通电平的持续时间可以短于第二控制信号CTRL_b的逻辑电平维持接通电平的持续时间。
当差电平Δ大于第三差电平Δ3时，可以仅将第三控制信号CTRL_c的逻辑电平从断开电平改变为接通电平。在这种情况下，第二控制信号CTRL_b的逻辑电平维持接通电平的持续时间可以短于第三控制信号CTRL_c的逻辑电平维持接通电平的持续时间。此外，第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c的逻辑电平根据差电平Δ而被改变为接通电平的情况的数量不限于如图4中示出的那样。
如上所述，可以通过在时钟门控状态下向核供应用于维持时钟门控状态的最小电源电压来降低从核生成的漏电流。
此外，如上所述，可以通过向核供应用于维持时钟门控状态的最小电源电压来降低SoC的功耗量。
图5是根据公开的实施例的多个控制信号的逻辑电平随差电平而变化的表。在图5中示出的实施例的描述中，假设第一头开关电路至第四头开关电路321、322、323和324分别具有n个、2n个、4n个和8n个头开关，并且第四头开关电路324被接通。
参照图3C和图5，在一个实施例中，第一控制信号至第(k-1)控制信号(k是大于或等于2的整数)可以分别对应于k-1位的单独的位值。作为参照图3C的示例，当k是4时，3位数据可以包括“000”至“111”。“0”可以对应于作为控制信号的逻辑电平的断开电平，“1”可以对应于作为控制信号的逻辑电平的接通电平。第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c的逻辑电平可以对应于3位数据的各个位值，例如，“010”可以指示第一控制信号CTRL_a的逻辑电平是断开电平，第二控制信号CTRL_b的逻辑电平是接通电平，第三控制信号CTRL_c的逻辑电平是断开电平。然而，公开不限于此。
在一个实施例中，LDO 310可以基于通过将差电平的值除以预设的单位电压电平的值而获得的商来生成逐位数据。此外，LDO 310可以根据逐位商的位值来改变第一控制信号至第(k-1)控制信号的逻辑电平。这可以由下面的等式1表示。
[等式1]
Δ＝α×X+β
其中，Δ表示差电平，α表示单位电压电平，X表示商，β表示余数。
具体地，例如，当单位电压电平为0.01V并且差电平为0.03V时，则商为3并且余数为0。当商3被逐位表示为3位数据时，逐位商可以是“011”。在这种情况下，LDO 310可以生成接通电平的第一控制信号CTRL_a、接通电平的第二控制信号CTRL_b和断开电平的第三控制信号CTRL_c。
当根据逐位商设置第一控制信号至第(k-1)控制信号的逻辑电平时，可行的设置的数量可以是“2的k-1次幂”。因为包括在每个头开关电路中的晶体管响应于控制信号的接通电平而被接通，所以第一控制信号至第(k-1)控制信号的接通组合的数量也可以是“2的k-1次幂”。作为参照图3C和图5的示例，因为根据逐位商的位值设置第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c的逻辑电平的情况的数量是8，所以第一头开关电路至第三头开关电路321、322和323的可行的设置的数量也可以是8。
然而，当上述余数β不为0时，LDO 310可以基于外部电源电压VDD生成补偿电源电压VVP_2，补偿电源电压VVP_2具有与通过将差电平Δ的值除以预设的单位电压电平α的值而获得的余数β对应的电压电平。
作为参照图3B、图3C和图5的具体示例，当单位电压电平为0.01V并且差电平为0.032V时，则商为3并且余数为0.002V。如上所述，LDO 310可以分别根据与商3对应的逐位商“011”来改变第一控制信号至第三控制信号CTRL_a、CTRL_b和CTRL_c的逻辑电平，基于外部电源电压VDD生成0.002V的补偿电源电压VVP_2，并将补偿电源电压VVP_2供应给核330。
如上所述，可以通过将由SoC的内部温度降低的电源电压与目标电压的电压电平精确地匹配来进一步降低SoC的功耗。
图6是根据实施例的头开关和核的布局图。
参照图6，第一电源线至第五电源线PL1、PL2、PL3、PL4和PL5可以沿与第一行至第四行R1、R2、R3和R4相同的方向彼此平行地布置。电源线可以被称为电源轨。第一电源线至第五电源线PL1、PL2、PL3、PL4和PL5可以是外部电源电压VDD和地电压VSS被交替施加的电源线。例如，地电压VSS可被施加到第一电源线PL1、第三电源线PL3和第五电源线PL5，并且外部电源电压VDD可被施加到第二电源线PL2和第四电源线PL4。然而，公开不限于此。
第一标准单元SC11可以指示头开关HS由标准单元实现。第一标准单元SC11可以在第一电源线至第五电源线PL1、PL2、PL3、PL4和PL5上并且在与第一行至第四行R1、R2、R3和R4的方向正交的方向上布置。然而，公开不限于此。响应于控制信号的接通电平，第一标准单元SC11可以将被供应外部电源电压VDD的金属层M1电连接到被供应电源电压VVP的第二电源线PL2和第四电源线PL4。在此，因为外部电源电压VDD被供应给金属层M1，所以金属层M1也可以被称为电源线。在图6中，指示外部电源电压VDD和地电压VSS中的每个被供应的方向的箭头仅是为了帮助理解公开，而不限于此。
第二标准单元SC12可以指示瞬时电压降(IVD)由标准单元实现，并且第三标准单元SC13可以指示与(AND)门由标准单元实现。第二标准单元SC12和第三标准单元SC13可以布置在第一行R1中并且处于第一电源线PL1与第二电源线PL2之间。第二标准单元SC12和第三标准单元SC13可以接收施加到第二电源线PL2的电源电压VVP。
第四标准单元SC14可以指示或(OR)门由标准单元实现。第四标准单元SC14可以布置在第二行R2中并且处于第二电源线PL2与第三电源线PL3之间。第四标准单元SC14可以接收施加到第二电源线PL2的电源电压VVP。
第五标准单元SC15可以指示触发器(FF)由标准单元实现。第五标准单元SC15可以布置在第三行R3中并且处于第三电源线PL3与第四电源线PL4之间。第五标准单元SC15可以接收施加到第四电源线PL4的电源电压VVP。
第六标准单元SC16可以指示与非(NAND)门由标准单元实现。第六标准单元SC16可以布置在第四行R4中并且处于第四电源线PL4与第五电源线PL5之间。第六标准单元C16可以接收施加到第四电源线PL4的电源电压VVP。
第二标准单元至第六标准单元SC12、SC13、SC14、SC15和SC16可以包括在根据实施例的核(例如，图1中示出的第一核121)中。然而，公开不限于此。
图7示出多个头开关提供电源电压的示例。
参照图7，第一电源线至第十三电源线PL1至PL13可以是沿与第一行R1至第十二行R12相同的方向彼此平行地布置并且外部电源电压VDD和地电压VSS被交替施加的电源线。在图7中，指示地电压VSS被供应的方向的箭头仅是为了帮助理解公开，而不限于此。
第一标准单元至第三标准单元SC21、SC22和SC23可以指示头开关HS由标准单元实现。例如，如图7中所示，第一标准单元至第三标准单元SC21、SC22和SC23可以沿与第一行R1至第十二行R12的方向正交的方向以锯齿之字形布置。
第一标准单元SC21可以布置在第一电源线至第五电源线PL1、PL2、PL3、PL4和PL5上。施加到第二电源线PL2和第四电源线PL4的电源电压VVP可以被供应给布置在第一电源线至第五电源线PL1、PL2、PL3、PL4和PL5之间的标准单元。
第二标准单元SC22可以布置在第五电源线至第九电源线PL5、PL6、PL7、PL8和PL9上。施加到第六电源线PL6和第八电源线PL8的电源电压VVP可以被供应给布置在第五电源线至第九电源线PL5、PL6、PL7、PL8和PL9之间的标准单元。
第三标准单元SC23可以布置在第九电源线至第十三电源线PL9、PL10、PL11、PL12和PL13上。施加到第十电源线PL10和第十二电源线PL12的电源电压VVP可以被供应给布置在第九电源线至第十三电源线PL9、PL10、PL11、PL12和PL13之间的标准单元。
布置有第一标准单元至第三标准单元SC21、SC22和SC23的位置、施加有电源电压VVP的电源线等不限于如图7中示出的那样。
图8示出根据实施例的针对每个头开关组设置的总线连接方案。
参照图1和图8，根据实施例的SoC 100可以包括多个标准单元组(例如，第一标准单元组至第四标准单元组HSG1、HSG2、HSG3、HSG4)。标准单元组可以包括实现有头开关的标准单元。标准单元组中包括的标准单元的数量可以是15，但不限于此。标准单元组的数量和标准单元的数量不限于如图8中示出的那样。
在一个实施例中，多个标准单元组中的至少一个标准单元组中包括的标准单元可以以第一总线连接方案彼此连接。作为参照图8的示例，第一标准单元组至第四标准单元组HSG1、HSG2、HSG3、HSG4之中的第一标准单元组HSG1中包括的标准单元可以以第一总线连接方案彼此连接，并且第一标准单元组至第四标准单元组HSG1、HSG2、HSG3、HSG4之中的第三标准单元组HSG3中的标准单元可以以第一总线连接方案彼此连接。第一总线连接方案可以指示标准单元被连续地连接的方案。第一总线连接方案可以被称为菊花链(daisy chain)。
在一个实施例中，通过从多个标准单元组排除以第一总线连接方案连接的标准单元组而剩余的标准单元组可以以第二总线连接方案彼此连接。作为参照图8的示例，第一标准单元组至第四标准单元组HSG1、HSG2、HSG3、HSG4之中的第二标准单元组HSG2和第四标准单元组HSG4中包括的标准单元可以以第二总线连接方案彼此连接。然而，公开不限于此，以第二总线连接方案连接的标准单元组的数量可以是至少一个。下面将参照图9描述第二总线连接方案。
根据第一总线连接方案和第二总线连接方案，可以减少路由多个控制信号所需的资源。
当第一标准单元组至第四标准单元组HSG1、HSG2、HSG3、HSG4以列形式布置时，由于根据电源线的电阻，电源电压VVP的强度可以随着远离标准单元组而逐渐减小。因此，可能发生每单位面积的漏电流的差异。为了防止电源电压VVP根据与标准单元组分离的距离的差异，可以减小标准单元组之间的间隙。可选地，可以仅针对生成高的漏电流的位置减小标准单元组之间的间隙。然而，无法如上所述检测高的漏电流在何处流动，因此，根据公开的实施例，在装运SoC之前需要选择最佳标准单元组。
在一个实施例中，在装运根据公开的实施例的SoC之前，LDO 310可以选择以第二总线连接方案连接的第二标准单元组HSG2和第四标准单元组HSG4中的任何一个，作为提供用于维持时钟门控状态的电源电压的头开关电路组320。
在一个实施例中，当核330处于时钟门控状态时，LDO 310可以将断开电平的控制信号提供给以第一总线连接方案连接的第一标准单元组HSG1和第三标准单元组HSG3。此外，LDO 310可以通过监测电源电压VVP并改变多个控制信号的逻辑电平来控制以第二总线连接方案连接的第二标准单元组HSG2和第四标准单元组HSG4的接通或断开，使得电源电压VVP对应于目标电压VTP。因此，因为仅第二标准单元组HSG2和第四标准单元组HSG4可被接通，所以电阻可以根据一些头开关的接通而增大，并且电源电压VVP可以减小，从而防止不必要的功耗浪费。
图9示出图8中示出的第二标准单元组(例如，第二头开关组)HSG2和第四标准单元组(例如，第四头开关组)HSG4中的任何一个的总线连接方案。在图9中示出的实施例的描述中，为了便于描述，参考第二头开关组HSG2进行描述。
参照图9，包括在第二头开关组HSG2中的第一头开关至第十五头开关HS1至HS15之中的第八头开关HS8可以连接到输入第一控制信号CTRL_a所通过的导线。此外，第八头开关HS8可以连接到对输入的第一控制信号CTRL_a进行输出所通过的不同的导线。为此，第八头开关HS8可在其中包括缓冲器。对输入的第一控制信号CTRL_a进行输出所通过的不同的导线可以连接到包括在以第二总线连接方案连接的不同头开关组中的第八头开关。
包括在第二头开关组HSG2中的第一头开关HS1至第十五头开关HS15之中的第四头开关HS4和第十二头开关HS12可以连接到输入第二控制信号CTRL_b所通过的导线，并且连接到对输入的第二控制信号CTRL_b进行输出所通过的不同的导线。为此，第四头开关HS4和第十二头开关HS12中的每个可在其中包括缓冲器。对输入的第二控制信号CTRL_b进行输出所通过的不同的导线可以连接到包括在以第二总线连接方案连接的不同头开关组中的第四头开关和第十二头开关。
包括在第二头开关组HSG2中的第一头开关至第十五头开关HS1至HS15之中的第二头开关HS2、第六头开关HS6、第十头开关HS10和第十四头开关HS14可以连接到输入第三控制信号CTRL_c所通过的导线，并且连接到对输入的第三控制信号CTRL_c进行输出所通过的不同的导线。为此，第二头开关HS2、第六头开关HS6、第十头开关HS10和第十四头开关HS14中的每个可在其中包括缓冲器。对输入的第三控制信号CTRL_c进行输出所通过的不同的导线可以连接到包括在以第二总线连接方案连接的不同头开关组中的第二头开关、第六头开关、第十头开关和第十四头开关。
包括在第二头开关组HSG2中的第一头开关HS1至第十五头开关HS15之中的第一头开关HS1、第三头开关HS3、第五头开关HS5、第七头开关HS7、第九头开关HS9、第十一头开关HS11、第十三头开关HS13和第十五头开关HS15可以连接到输入第四控制信号CTRL_d所通过的导线，并且连接到对输入的第四控制信号CTRL_d进行输出所通过的不同的导线。为此，第一头开关HS1、第三头开关HS3、第五头开关HS5、第七头开关HS7、第九头开关HS9、第十一头开关HS11、第十三头开关HS13和第十五头开关HS15中的每个可在其中包括缓冲器。对输入的第四控制信号CTRL_d进行输出所通过的不同的导线可以连接到包括在以第二总线连接方案连接的不同头开关组中的第一头开关、第三头开关、第五头开关、第七头开关、第九头开关、第十一头开关、第十三头开关和第十五头开关。
缓冲器BF可以布置在第一控制信号至第四控制信号CTRL_a、CTRL_b、CTRL_c和CTRL_d流过的路径上。缓冲器BF可以防止第一控制信号至第四控制信号CTRL_a、CTRL_b、CTRL_c和CTRL_d的强度的降低。
图10是根据实施例的电子装置1的框图。
参照图10，电子装置1可以由手持式装置(诸如，移动电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)、企业数字助理(EDA)、数字静态相机、数字视频相机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持式游戏机或电子书)实现。
电子装置1可以包括SoC 1000、外部存储器1850、显示装置1550和电源管理集成电路(PMIC)1950。
SoC 1000可以包括中央处理器(CPU)1100、神经处理器(NPU)1200、图形处理器(GPU)1300、定时器1400、显示控制器1500、随机存取存储器(RAM)1600、只读存储器(ROM)1700、存储器控制器1800、时钟管理单元(CMU)1900和总线1050。除了示出的组件之外，SoC1000还可以包括其他组件。例如，电子装置1还可以包括显示装置1550、外部存储器1850和PMIC 1950。PMIC 1950可以实现在SoC 1000外部。然而，公开不限于此，并且SoC 1000可以包括能够执行PMIC 1950的功能的电源管理单元(PMU)。
CPU 1100可以被称为处理器，并且处理或执行存储在外部存储器1850中的程序和/或数据。例如，CPU 1100可以响应于从CMU 1900输出的操作时钟信号来处理或执行程序和/或数据。
CPU 1100可以由多核处理器实现。多核处理器是具有两个或更多个独立的实质处理器(被称为核)的单个计算组件，并且每个处理器可以读取和执行程序指令。可以根据情况将存储在ROM 1700、RAM 1600和/或外部存储器1850中的程序和/或数据加载到CPU 1100的存储器中。
NPU 1200可以通过使用人工神经网络来有效地处理大规模计算。NPU 1200可以通过同时支持多个矩阵计算来执行深度学习。
GPU 1300可以将由存储器控制器1800从外部存储器1850读取的数据转换为适合于显示装置1550的信号。
定时器1400可以基于从CMU 1900输出的操作时钟信号输出指示时间的计数值。
显示装置1550可以显示与从显示控制器1500输出的图像信号对应的图像。例如，显示装置1550可以由液晶显示器(LCD)、发光二极管(LED)显示器、有机LED(OLED)显示器、有源矩阵OLED(AMOLED)显示器或柔性显示器来实现。显示控制器1500可以控制显示装置1550的操作。
RAM 1600可以临时存储程序、数据或指令。例如，存储在外部存储器1850中的程序和/或数据可以在CPU 1100的控制下或根据存储在ROM 1700中的引导代码临时存储在RAM1600中。RAM 1600可以由动态RAM(DRAM)或静态RAM(SRAM)实现。
ROM 1700可以存储永久程序和/或数据。ROM 1700可以由可擦除可编程只读存储器(EPROM)或电可擦除可编程只读存储器(EEPROM)实现。
存储器控制器1800可以通过接口与外部存储器1850通信。存储器控制器1800通常控制外部存储器1850的操作并控制主机与外部存储器1850之间的数据交换。例如，存储器控制器1800可以根据主机的请求将数据写入外部存储器1850或从外部存储器1850读取数据。这里，主机可以是主装置(诸如，CPU 1100、GPU 1300或显示控制器1500)。
外部存储器1850是存储数据的存储介质，并且可以存储操作系统(OS)、各种程序和/或各种数据。外部存储器1850可以是例如DRAM，但不限于此。例如，外部存储器1850可以是非易失性存储器装置(例如，闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FeRAM)装置)。在一个实施例中，外部存储器1850可以是设置在SoC 1000内部的嵌入式存储器。此外，外部存储器1850可以是闪存、嵌入式多媒体卡(eMMC)或通用闪存(UFS)。
CMU 1900生成操作时钟信号。CMU 1900可以包括时钟信号生成装置(诸如，锁相环(PLL)、延迟锁定环(DLL)或晶体振荡器)。
操作时钟信号可被提供给GPU 1300。操作时钟信号可被提供给另一组件(例如，CPU 1100或存储器控制器1800)。CMU 1900可以改变操作时钟信号的频率。
CPU 1100、NPU 1200、GPU 1300、定时器1400、显示控制器1500、RAM 1600、ROM1700、存储器控制器1800和CMU 1900可以通过总线1050彼此通信。
图11是根据实施例的电子装置2的框图。
参照图11，电子装置2可以由PC、数据服务器或手持式电子装置实现。
电子装置2可以包括SoC 2000、相机模块2100、显示器2200、电源2300、输入/输出端口2400、存储器2500、存储装置2600、外部存储器2700和网络装置2800。
相机模块2100指示能够将光学图像转换为电子图像的模块。因此，从相机模块2100输出的电子图像可以存储在存储装置2600、存储器2500或外部存储器2700中。此外，从相机模块2100输出的电子图像可以显示在显示器2200上。
显示器2200可以显示从存储装置2600、存储器2500、输入/输出端口2400、外部存储器2700或网络装置2800输出的数据。显示器2200可以是图10中示出的显示装置1550。
电源2300可以向组件中的至少一个供应操作电压。电源2300可以由图10中示出的PMIC 1950控制。
输入/输出端口2400指示将数据发送到电子装置2或者将从电子装置2输出的数据发送到外部装置所通过的端口。例如，输入/输出端口2400可以是被配置为连接定位装置(诸如，鼠标)的端口、被配置为连接打印机的端口、或被配置为连接通用串行总线(USB)驱动器的端口。
存储器2500可以由易失性存储器或非易失性存储器实现。根据实施例，能够控制对存储器2500的数据访问操作(例如，读取操作、写入操作(或编程操作)或者擦除操作)的存储器控制器可以集成在或嵌入在SoC 2000中。根据实施例，存储器控制器可以实现在SoC2000与存储器2500之间。
存储装置2600可以由硬盘驱动器或固态驱动器(SSD)实现。
外部存储器2700可以由安全数字(SD)卡或多媒体卡(MMC)实现。根据实施例，外部存储器2700可以是用户识别模块(SIM)卡或通用用户识别模块(USIM)卡。
网络装置2800指示能够将电子装置2连接到有线网络或无线网络的装置。
虽然已经参照公开的实施例具体示出和描述了公开，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种用于接收外部电源电压的片上系统，所述片上系统包括：
第一核，被配置为通过第一电源轨接收第一电源电压并响应于第一时钟信号执行操作；以及
电源管理器，被配置为管理第一电源电压，
其中，电源管理器包括：
多个头开关电路，被配置为响应于多个控制信号而将第一电源轨连接到供应外部电源电压所通过的第二电源轨；以及
电压调节器，被配置为在第一时钟信号被暂停供应给第一核的状态下将第一电源电压与目标电压进行比较，并且基于比较结果生成所述多个控制信号。
2.根据权利要求1所述的片上系统，其中，所述多个头开关电路中的每个包括不同数量的头开关，并且
其中，在第一时钟信号被暂停供应给第一核的状态下，所述多个头开关电路之中的包括最大数量的头开关的头开关电路被接通。
3.根据权利要求2所述的片上系统，其中，对于大于或等于2的每个整数k，包括在所述多个头开关电路之中的第k头开关电路中的头开关的数量是包括在第k-1头开关电路中的头开关的数量的两倍。
4.根据权利要求1所述的片上系统，其中，所述多个头开关电路包括：
第一头开关电路，包括根据所述多个控制信号之中的第一控制信号的逻辑电平而被接通的n个头开关，n是正整数；
第二头开关电路，包括根据所述多个控制信号之中的第二控制信号的逻辑电平而被接通的2n个头开关；
第三头开关电路，包括根据所述多个控制信号之中的第三控制信号的逻辑电平而被接通的4n个头开关；以及
第四头开关电路，包括根据所述多个控制信号之中的第四控制信号的逻辑电平而被接通的8n个头开关。
5.根据权利要求4所述的片上系统，其中，电压调节器还被配置为：
监测提供给第一核的第一电源电压；以及
根据等于目标电压与第一电源电压之间的差的差电平，将第一控制信号至第三控制信号中的至少一个的逻辑电平改变为接通电平。
6.根据权利要求5所述的片上系统，其中，第一控制信号的逻辑电平维持接通电平的持续时间短于第二控制信号的逻辑电平维持接通电平的持续时间，并且
其中，第二控制信号的逻辑电平维持接通电平的持续时间短于第三控制信号的逻辑电平维持接通电平的持续时间。
7.根据权利要求1至6中的任一项所述的片上系统，还包括：第二核，被配置为基于从外部电源电压生成的第二电源电压响应于第二时钟信号执行操作，第二时钟信号具有大于第一时钟信号的频率的频率，
其中，在第一时钟信号被暂停供应给第一核的状态下供应给第一核的第一电源电压低于第二电源电压。
8.根据权利要求1至6中的任一项所述的片上系统，其中，第一电源电压和目标电压中的每个低于外部电源电压。
9.根据权利要求1至6中的任一项所述的片上系统，其中，电压调节器还被配置为：在第一时钟信号被暂停供应的状态下生成补偿电源电压，并将补偿电源电压提供给第一核，并且
其中，补偿电源电压和第一电源电压之和对应于目标电压。
10.根据权利要求1至6中的任一项所述的片上系统，其中，在第一核接收到第一时钟信号的状态下，第一电源电压高于目标电压并且低于或等于外部电源电压。
11.一种用于接收外部电源电压的片上系统，所述片上系统包括：
核，被配置为维持暂停从外部供应时钟信号的时钟门控状态；
多个头开关电路，被配置为响应于多个控制信号而将从外部电源电压降低的电源电压递送到所述核；以及
电压调节器，被配置为：
监测电源电压；
根据等于电源电压与目标电压之间的差的差电平来改变所述多个控制信号的逻辑电平；以及
将逻辑电平已被改变的所述多个控制信号输出到所述多个头开关电路。
12.根据权利要求11所述的片上系统，其中，当所述多个头开关电路之中的包括预设数量或更多个头开关的头开关电路被接通时，电源电压被递送到所述核。
13.根据权利要求12所述的片上系统，其中，所述多个控制信号包括第一控制信号至第k控制信号，k是大于或等于2的整数，
其中，第一控制信号至第k控制信号中的第k控制信号具有接通电平，
其中，所述多个头开关电路包括第一头开关电路至第k头开关电路，
其中，对于大于或等于2且小于或等于k的每个整数r，包括在第一头开关电路至第k头开关电路之中的第r头开关电路中的头开关的数量是包括在第r-1头开关电路中的头开关的数量的两倍，并且
其中，包括在第k头开关电路中的头开关响应于第k控制信号而被接通。
14.根据权利要求13所述的片上系统，其中，电压调节器还被配置为：根据差电平将第一控制信号至第k-1控制信号之中的至少一个控制信号的逻辑电平改变为接通电平。
15.根据权利要求14所述的片上系统，其中，第一控制信号至第k-1控制信号分别对应于k-1位的位值，并且
其中，电压调节器还被配置为：
基于通过将差电平除以预设的单位电压电平而获得的商来生成逐位数据；以及
根据逐位数据的位值改变第一控制信号至第k-1控制信号的逻辑电平。
16.根据权利要求15所述的片上系统，其中，电压调节器还被配置为：
基于外部电源电压，生成与通过将差电平除以预设的单位电压电平而获得的余数对应的补偿电源电压；以及
将补偿电源电压输出到所述核。
17.根据权利要求16所述的片上系统，其中，补偿电源电压和电源电压之和对应于目标电压。
18.一种用于接收外部电源电压的片上系统，所述片上系统包括：
核，具有暂停从外部供应时钟信号的时钟门控状态；以及
电源管理器，被配置为基于外部电源电压生成电源电压，并且将电源电压提供给所述核，
其中，电源管理器还被配置为在每当电源电压低于用于维持时钟门控状态的目标电压时增大电源电压，并且
其中，目标电压低于外部电源电压。
19.根据权利要求18所述的片上系统，其中，电源管理器还被配置为：根据目标电压与电源电压之间的差来确定电源电压的增大的量。
20.根据权利要求18所述的片上系统，其中，电源管理器包括：
多个头开关电路，被配置为响应于多个控制信号而将从外部电源电压降低的电压作为电源电压递送到所述核；以及
电压调节器，被配置为根据等于电源电压与目标电压之间的差的差电平来改变所述多个控制信号的相应的逻辑电平。
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