DE102021132146A1

DE102021132146A1 - Ein-Chip-System

Info

Publication number: DE102021132146A1
Application number: DE102021132146.8A
Authority: DE
Inventors: Jaegon Lee; YoHan KWON; Sangho Kim; Seki Kim; Joonseok Kim; Yooseok Shon; Dooseok Yoon; Iksu Lee; JongPil Lee; Hyongmin Lee; Wookyeong Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2021-02-09
Filing date: 2021-12-07
Publication date: 2022-08-11
Also published as: US20220253117A1; US11947401B2; CN114911747A

Abstract

Ein Ein-Chip-System umfasst einen Kern, der eingerichtet ist, einen Takt-Gating-Zustand aufrechtzuerhalten; eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, eine Versorgungsspannung, die gegenüber einer externen Versorgungsspannung reduziert ist, ansprechend auf eine Mehrzahl von Steuersignalen an den Kern zu liefern; und einen Spannungsregler, der eingerichtet ist, die Versorgungsspannung zu überwachen, Logikpegel der Mehrzahl von Steuersignalen entsprechend eines Differenzpegels zu ändern, der einer Differenz zwischen der Versorgungsspannung und der voreingestellten Sollspannung entspricht, und die Mehrzahl von Steuersignalen, deren Logikpegel geändert wurden, an die Mehrzahl von Header-Schalterstromkreisen auszugeben.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung beansprucht gemäß 35 U.S.C. §119 die Priorität der koreanischen Patentanmeldung Nr. 10-2021-0018539 , eingereicht am 9. Februar 2021, und 10-2021-0080437, eingereicht am 21. Juni 2021, jeweils beim koreanischen Amt für geistiges Eigentum, deren Offenbarungsgehalt vollinhaltlich durch Verweis aufgenommen wird.
HINTERGRUND
Die Offenbarung betrifft eine elektronische Vorrichtung und insbesondere ein Ein-Chip-System.
Verschiedene Ausführungsformen betreffen eine elektronische Vorrichtung und ein Verfahren, um die Stabilität jeder internen Versorgungsquelle eines Ein-Chip-Systems (System on Chip, SoC), das in der elektronischen Vorrichtung umfasst ist, aufrechtzuerhalten und kann insbesondere das Auftreten eines instabilen Versorgungszustands einer elektronischen Vorrichtung verhindern, indem ein Zustand jeder internen Antriebsleistung der elektronischen Vorrichtung überwacht wird, die in Form eines SoC eingerichtet ist, und ein stabilitätsbezogenen Parameter gesteuert wird.
KURZFASSUNG
Die Offenbarung schafft ein Ein-Chip-System (SoC), um einem Kern in einem Takt-Gating-Zustand eine Mindestversorgungsspannung zuzuführen, um den Takt-Gating-Zustand beizubehalten.
Gemäß einem Aspekt der Offenbarung umfasst ein Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung einen ersten Kern, der eingerichtet ist, eine erste Versorgungsspannung durch eine erste Leistungsschiene zu empfangen und ansprechend auf ein erstes Taktsignal einen Vorgang durchzuführen; und einen Leistungsmanager, der eingerichtet ist, die erste Versorgungsspannung zu verwalten, wobei der Leistungsmanager eine Mehrzahl von Header-Schalterstromkreisen umfasst, die eingerichtet sind, ansprechend auf eine Mehrzahl von Steuersignalen die erste Leistungsschiene mit einer zweiten Leistungsschiene zu verbinden, durch welche die externe Versorgungsspannung zugeführt wird; und einen Spannungsregler, der eingerichtet ist, die erste Versorgungsspannung mit einer Sollspannung in einem Zustand zu vergleichen, in dem ein Zuführen des ersten Taktsignals an den ersten Kern unterbrochen ist, und die Mehrzahl von Steuersignalen basierend auf einem Vergleichsergebnis zu erzeugen.
Gemäß einem Aspekt der Offenbarung umfasst ein Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung einen Kern, der eingerichtet ist, einen Takt-Gating-Zustand zu halten, in dem ein Zuführen eines Taktsignals von einer Außenseite unterbrochen ist; eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, eine Versorgungsspannung, die gegenüber der externen Versorgungsspannung reduziert ist, ansprechend auf eine Mehrzahl von Steuersignalen an den Kern zu liefern; und einen Spannungsregler, der eingerichtet ist: die Versorgungsspannung zu überwachen; Logikpegel der Mehrzahl von Steuersignalen entsprechend einem Differenzpegel, der gleich einer Differenz zwischen der Versorgungsspannung und einer Sollspannung ist, zu ändern; und die Mehrzahl von Steuersignalen, deren Logikpegel geändert wurden, an die Mehrzahl von Header-Schalterstromkreisen auszugeben.
Gemäß einem Aspekt der Offenbarung umfasst ein Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung einen Kern, der einen Takt-Gating-Zustand aufweist, in dem ein Zuführen eines Taktsignals von der Außenseite unterbrochen ist; und einen Leistungs-Manager, der eingerichtet ist, eine Versorgungsspannung basierend auf der externen Versorgungsspannung zu erzeugen und die Versorgungsspannung dem Kern bereitzustellen, wobei der Leistungs-Manager ferner eingerichtet ist, jedes Mal, wenn die Versorgungsspannung niedriger ist als eine Sollspannung für das Beibehalten des Takt-Gating-Zustands, die Versorgungsspannung zu erhöhen, und wobei die Sollspannung niedriger ist als die externe Versorgungsspannung.
Gemäß einem Aspekt der Offenbarung umfasst ein Ein-Chip-System (SoC) einen Kern; und eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, dem Kern eine Versorgungsspannung zuzuführen, wobei jeder der Mehrzahl von Header-Schalterstromkreisen basierend auf einer erfassten Versorgungsspannung, die dem Kern zugeführt wird, ein- oder ausgeschaltet wird.
Figurenliste
Ausführungsformen der Offenbarung gehen deutlicher aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen hervor, in welchen:

1 ein Blockschaltbild eines Ein-Chip-Systems (SoC) gemäß einer Ausführungsform ist;
2 ein Blockschaltbild einer Mehrzahl von Low-Drop-Spannungsreglern (LDOs), einer Mehrzahl von Header-Schaltern und einer Mehrzahl von Kernen gemäß einer Ausführungsform ist;
3A bis 3C Blockschaltbilder eines LDO, einer Mehrzahl von Header-Schalterstromkreisen und eines Kerns gemäß Ausführungsformen sind;
4 ein Zeitablaufdiagramm einer Versorgungsspannung und einer Mehrzahl von Steuersignalen gemäß einer Ausführungsform ist;
5 eine Tabelle mit Logikpegeln einer Mehrzahl von Steuersignalen, die mit einem Differenzpegel variieren, gemäß einer Ausführungsform ist;
6 ein Anordnungsschema eines Header-Schalters und eines Kerns gemäß einer Ausführungsform ist;
7 ein Beispiel darstellt, in dem eine Mehrzahl von Header-Schaltern eine Versorgungsspannung bereitstellen;
8 ein Busverbindungssystem darstellt, das für jede Header-Schaltergruppe gemäß einer Ausführungsform eingestellt wird;
9 ein Busverbindungssystem für eine beliebige aus einer zweiten Header-Schaltergruppe und einer vierten Header-Schaltergruppe, die in 8 dargestellt ist, darstellt;
10 ein Blockdiagramm einer elektronischen Vorrichtung gemäß einer Ausführungsform ist; und
11 ein Blockdiagramm einer elektronischen Vorrichtung gemäß einer Ausführungsform ist.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen Ausführungsformen beschrieben. Ausführungsformen werden gegeben, um die Offenbarung einem Fachmann genauer zu beschrieben. Die Offenbarung kann verschiedene Änderungen oder Abwandlungen und verschiedenen Änderungen hinsichtlich der Form erlauben und konkrete Ausführungsformen werden in Zeichnungen dargestellt und in der Beschreibung im Detail beschrieben. Es versteht sich allerdings, dass die konkreten Ausführungsformen die Offenbarung nicht auf eine konkrete Offenbarungsform beschränken sondern alle modifizierten, äquivalenten oder ersetzten Offenbarungsformen in der Idee und im technischen Umfang der Offenbarung umfassen. Gleiche Bezugszeichen in den Zeichnungen bezeichnen gleiche Elemente. In den beigefügten Zeichnungen sind Größen von Strukturen im Vergleich zu echten Werten vergrößert oder verkleinert, um die Offenbarung klar zu beschreiben.
Es versteht sich, dass, wenn ein Element oder eine Schicht als „über“, „oberhalb“, „auf“, „unter“, „unterhalb“, „darunter“, „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses bzw. diese direkt auf, unter, unterhalb, darunter, verbunden oder gekoppelt mit dem anderen Element oder Schicht sein kann oder Zwischenelemente oder -schichten vorliegen können. Im Gegensatz dazu gibt es keine Zwischenelemente oder -schichten, wenn ein Element als „direkt über“, „direkt overhalb“, „direkt auf“, „direkt unter“, „direkt unterhalb“, „direkt darunter“, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder einer anderen Schicht bezeichnet ist. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
Räumlich relative Begriffe, wie beispielsweise „über“, „oberhalb“, „auf“, „obere“, „unter“, „unterhalb“, „darunter“, „untere“ und dergleichen können hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung von einem Element oder Merkmal zu einem anderen Element beziehungsweise Elementen oder Merkmal beziehungsweise Merkmalen zu beschreiben, wie sie in den Figuren dargestellt sind. Es versteht sich, dass die Begriffe zu räumlichen Beziehungen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen sollen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, so wären Elemente, die als „unter“ oder „unterhalb“ anderer Elemente beschrieben werden, dann „über“ den anderen Elementen oder Merkmalen. Somit kann der Begriff „unter“ sowohl eine Ausrichtung oberhalb als auch unterhalb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90° rotiert oder andere Ausrichtungen) und die raumbezogenen Deskriptoren, die hierin verwendet werden, können entsprechend interpretiert werden.
Der Kürze halber können herkömmliche Elemente in Halbleitervorrichtungen im Vorliegenden im Detail beschrieben sein oder auch nicht.
1 ist ein Blockschaltbild eines Ein-Chip-Systems (SoC) 100 gemäß einer Ausführungsform des erfinderischen Konzepts.
Bezug nehmend auf 1 kann das SoC 100 ein technologie-intensiver Halbleiter sein, der ein ganzes System in einem einzelnen Chip enthält. Das heißt, das SoC 100 kann ein einzelner Chip sein, der durch ein System implementiert wird, das Vorrichtungen mit mehreren Funktionen umfasst. Indem Vorrichtungen mit mehreren Funktionen in einem einzigen Chip integriert werden, kann ein Produkt miniaturisiert werden und Herstellungskosten können im Vergleich zu wenn Halbleiter mit jeweiligen Funktionen einzeln hergestellt werden, reduziert werden. Das SoC 100 kann eine externe Versorgungsspannung VDD von außen aufnehmen, um mehrere Funktionen durchzuführen.
Das SoC 100 gemäß einer Ausführungsform kann einen Taktgenerator 110, einen Prozessor 120 und eine Energieverwaltungseinheit 130 umfassen.
Der Taktgenerator 110 kann mindestens ein Taktsignal erzeugen. Zudem kann der Taktgenerator 110 das erzeugte mindestens eine Taktsignal an den Prozessor 120 ausgeben. Der Taktgenerator 110 kann zum Beispiel ein erstes bis viertes Taktsignal CLK0, CLK1, CLK2 und CLK3 erzeugen und jeweils das erste bis vierte Taktsignal CLK0, CLK1, CLK2 und CLK3 an einen ersten und zweiten Kern 121, 122, 123 und 124 ausgeben. Allerdings ist die Offenbarung nicht darauf beschränkt und die Anzahl an Taktsignalen kann sich entsprechend der Anzahl an Kernen ändern. Der Taktgenerator 110 kann eine Mehrzahl von Taktsignalen unabhängig ein- oder ausschalten. Der Taktgenerator 110 kann zum Beispiel eine Zufuhr von lediglich dem ersten Taktsignal CLK0 aus dem ersten bis vierten Taktsignal CLK0, CLK1, CLK2 und CLK3 unterbrechen. Gemäß einem anderen Beispiel kann der Taktgenerator 110 eine Zufuhr von lediglich dem zweiten und dritten Taktsignal CLK1 und CLK2 aus dem ersten bis vierten Taktsignal CLK0, CLK1, CLK2 und CLK3 unterbrechen. Allerdings ist die Offenbarung nicht darauf beschränkt. Eine Frequenz jedes Taktsignals kann entsprechend der Leistung jedes Kerns bestimmt werden. Wenn zum Beispiel die Leistung des ersten Kerns 121 am höchsten ist und die Leistung des vierten Kerns 124 die niedrigste ist, kann eine Frequenz des ersten Taktsignals CLK0 aus dem ersten bis vierten Taktsignal CLK0, CLK1, CLK2 und CLK3 die höchste sein und eine Frequenz des vierten Taktsignals CLK3 kann die niedrigste sein. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann der Taktgenerator 110 ansprechend auf ein Zustandssignal, das von dem Prozessor 120 empfangen wird, die Zufuhr von mindestens einem Taktsignal aus der Mehrzahl von Taktsignalen unterbrechen. Der Taktgenerator 110 kann zum Beispiel eine Zufuhr des ersten Taktsignals CLK0 ansprechend auf ein Zustandssignal, das von dem ersten Kern 121 empfangen wird, unterbrechen. Gemäß einem anderen Beispiel kann der Taktgenerator 110 eine Zufuhr des dritten und vierten Taktsignals CLK2 und CLK3 ansprechend auf Zustandssignale unterbrechen, die der dritte und der vierte Kern 123 und 124 jeweils ausgeben. Im Vorliegenden kann ein Zustandssignal ein Signal sein, das einen Takt-Gating-Zustand angibt. Der Takt-Gating-Zustand kann ein Zustand sein, in dem ein Kern einen Vorgang abschließt, der aktuell durchgeführt wird, und auf einen nächsten Vorgang wartet. Alternativ kann der Takt-Gating-Zustand ein Zustand sein, in dem ein Zuführen eines Taktsignals unterbunden ist.
Bei einer Ausführungsform kann der Taktgenerator 110 eine Phasenregelkreisschaltung (PLL), eine Verzögerungsregelschleife (DLL), einen Oszillator und eine Taktmanagementeinheit umfassen.
Der Prozessor 120 kann Programme ausführen, die in dem SoC 100 gespeichert sind. Alternativ kann der Prozessor 120 Daten verarbeiten, die in dem SoC 100 gespeichert sind, Daten, die von außerhalb bereitgestellt werden, und dergleichen. Der Prozessor 120 kann zum Beispiel Programme ausführen und Daten ansprechend auf ein Taktsignal, das von dem Taktgenerator 110 bereitgestellt wird, verarbeiten.
Bei einer Ausführungsform kann der Prozessor 120 mindestens einen Kern umfassen. Der Prozessor 120 kann zum Beispiel den ersten bis vierten Kern 121, 122, 123 und 124 umfassen. Allerdings ist die Offenbarung nicht darauf beschränkt und der Prozessor 120 kann eine unterschiedliche Anzahl an Kernen umfassen, wie beispielsweise zwei, sechs und acht Kerne. Von der Mehrzahl von Kernen können ein Kern mit der höchsten Leistung und ein Kern mit der niedrigsten Leistung in dem Prozessor 120 umfasst sein. Von dem ersten bis vierten Kern 121, 122, 123 und 124 kann zum Beispiel die Leistung des ersten Kerns 121 die höchste sein und die Leistung des vierten Kerns 124 kann die niedrigste sein. Allerdings ist die Offenbarung nicht darauf beschränkt. Ein Kern mit der höchsten Leistung kann als „großer Kern“ bezeichnet sein und ein Kern mit der niedrigsten Leistung kann als „kleiner Kern“ bezeichnet sein. Zudem kann ein Kern mit einer höheren Performance als ein kleiner Kern und mit einer niedrigeren Leistung als ein großer Kern als „mittlerer Kern“ bezeichnet werden.
Bei einer Ausführungsform kann die Mehrzahl von Kernen, die in dem Prozessor 120 umfasst ist, eine Versorgungsspannung von der Energieverwaltungseinheit 130 empfangen. Der erste Kern 121 kann zum Beispiel eine erste Versorgungsspannung VVP0 von der Energieverwaltungseinheit 130 empfangen. Der zweite Kern 122 kann eine zweite Versorgungsspannung VVP1 empfangen. Der dritte Kern 123 kann eine dritte Versorgungsspannung VVP2 empfangen. Der vierte Kern 124 kann eine vierte Versorgungsspannung VVP3 empfangen.
Bei einer Ausführungsform können der erste bis vierte Kern 121, 122, 123 und 124 die erste bis vierte Versorgungsspannung VVP0, VVP1, VVP2 und VVP3 empfangen und ansprechend auf jeweils das erste bis vierte Taktsignal CLK0, CLK1, CLK2 und CLK3 Vorgänge durchführen.
Die Energieverwaltungseinheit 130 kann eine Versorgungsspannung basierend auf der externen Versorgungsspannung VDD verwalten und die Versorgungsspannung dem Prozessor 120 bereitstellen. Die Energieverwaltungseinheit 130 kann zum Beispiel die erste bis vierte Versorgungsspannung VVP0, VVP1, VVP2 und VVP3 erzeugen, indem die externe Versorgungsspannung VDD reguliert wird und die erste bis vierte Versorgungsspannung VVP0, VVP1, VVP2 und VVP3 jeweils dem ersten bis vierten Kern 121, 122, 123 und 124 bereitstellen.
Bei einer Ausführungsform, wenn der erste bis vierte Kern 121, 122, 123 und 124 einen Vorgang durchführen, können die erste bis vierte Versorgungsspannung VVP0, VVP1, VVP2 und VVP3 alle gleich einer Versorgungsspannung sein, die einem Kern mit der höchsten Leistung zugeführt wird. Wenn zum Beispiel der erste Kern 121 ein großer Kern ist, können die zweite bis vierte Versorgungsspannung VVP1, VVP2 und VVP3 die gleiche sein wie die erste Versorgungsspannung VVP0. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann die Energieverwaltungseinheit 130 eine Versorgungsspannung in einem Zustand verwalten, in dem ein entsprechendes Taktsignal an einen Kern, der den Takt-Gating-Zustand aufweist, unterbrochen wird. Wenn zum Beispiel ein Kern aus dem ersten bis vierten Kern 121, 122, 123 und 124 den Takt-Gating-Zustand aufweist, kann eine Versorgungsspannung, die dem mindestens einen Kern zugeführt wird, der den Takt-Gating-Zustand aufweist, niedriger sein als eine Versorgungsspannung, die einem Kern mit der höchsten Leistung zugeführt wird. Wenn zum Beispiel der erste Kern 121 ein großer Kern ist und der vierte Kern 124 den Takt-Gating-Zustand aufweist, kann die vierte Versorgungsspannung VVP3 niedriger sein als die erste Versorgungsspannung VVP0. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann die Energieverwaltungseinheit 130 eine Versorgungsspannung basierend auf der externen Versorgungsspannung VDD erzeugen und die Versorgungsspannung einem Kern, der den Takt-Gating-Zustand aufweist, bereitstellen. Zudem kann die Energieverwaltungseinheit 130 die Versorgungsspannung immer dann erhöhen, wenn die Versorgungsspannung, die dem Kern zugeführt wird, der den Takt-Gating-Zustand aufweist, niedriger ist als eine voreingestellte Sollspannung. Im Vorliegenden kann die Sollspannung eine Referenzspannung sein, die erforderlich ist, um den Takt-Gating-Zustand beizubehalten. Daten, die einen Wert der Sollspannung angeben, können in einem Register gespeichert sein, das in der Energieverwaltungseinheit 130 umfasst ist. Die Energieverwaltungseinheit 130 kann die Versorgungsspannung erfassen und ein Erhöhungsmaß der Versorgungsspannung gemäß einer Differenz zwischen der Sollspannung und der Versorgungsspannung bestimmen.
Bei einer Ausführungsform kann die Energieverwaltungseinheit 130 einen Header-Schalterstromkreis 131 und einen Spannungsregler 132 umfassen. Eine Mehrzahl von Header-Schalterstromkreisen 131 kann umfasst sein. Jeder Header-Schalterstromkreis 131 kann eine Mehrzahl von Header-Schaltern umfassen. Allerdings ist die Offenbarung nicht darauf beschränkt und jeder Header-Schalterstromkreis 131 kann ferner einen Puffer umfassen, der eingerichtet ist, ein empfangenes Steuersignal zu puffern und das gepufferte Steuersignal auszugeben. Bei einer Ausführungsform kann der Spannungsregler 132 durch einen Low-Drop-Spannungsregler (LDO) implementiert sein. Der LDO kann ein linearer Regler sein, der selbst bei einer niedrigen Eingabe- und Ausgabepotentialdifferenz betrieben wird.
Bei einer Ausführungsform kann die Mehrzahl von Header-Schalterstromkreisen 131 eine Leistungsschiene, durch welche die externe Versorgungsspannung VDD zugeführt wird, mit Leistungsschienen, durch die Versorgungsspannungen zugeführt werden, jeweils ansprechend auf eine Mehrzahl von Steuersignalen verbinden. Indem die Leistungsschiene, durch welche die externe Versorgungsspannung VDD zugeführt wird, mit einer Leistungsschiene verbunden wird, durch die eine Versorgungsspannung zugeführt wird, kann die Versorgungsspannung an einen Kern geliefert werden.
Bei einer Ausführungsform kann die Mehrzahl von Header-Schalterstromkreisen 131 ansprechend auf die Mehrzahl von Steuersignalen eine Versorgungsspannung, die bezüglich der externen Versorgungsspannung VDD reduziert ist, an einen Kern, der den Takt-Gating-Zustand aufweist, liefern.
Bei einer Ausführungsform kann der Spannungsregler 132 eine Versorgungsspannung mit der voreingestellten Sollspannung vergleichen und die Mehrzahl von Steuersignalen basierend auf einem Vergleichsergebnis erzeugen.
Bei einer Ausführungsform kann der Spannungsregler 132 eine Versorgungsspannung überwachen, Logikpegel der Mehrzahl von Steuersignalen entsprechend eines Differenzpegels ändern, der einer Differenz zwischen der Versorgungsspannung und der voreingestellten Sollspannung entspricht, und die Mehrzahl von Steuersignalen, deren Logikpegel geändert wurden, an die Mehrzahl von Header-Schaltern ausgeben.
2 ist ein Blockschaltbild einer Mehrzahl von LDOs, einer Mehrzahl von Header-Schaltern und einer Mehrzahl von Kernen gemäß einer Ausführungsform. In 2 wird zum Zwecke einer einfachen Beschreibung angenommen, dass die Anzahl der LDOs und die Anzahl an Kernen vier beträgt.
Bezug nehmend auf 2 kann ein SoC 200 einen ersten bis vierten LDO 211, 212, 213 und 214, eine erste bis vierte Header-Schaltergruppe 221, 222, 223 und 224 und einen ersten bis vierten Kern 231, 232, 233 und 234 umfassen.
Der erste bis vierte LDO 211, 212, 213 und 214 können einen Vorgang des Spannungsreglers 132 durchführen, der oben unter Bezugnahme auf 1 beschrieben ist. Der erste bis vierte LDO 211, 212, 213 und 214 können mit der Leistungsschiene verbunden sein, durch welche die externe Versorgungsspannung VDD zugeführt wird. Zudem können der erste bis vierte LDO 211, 212, 213 und 214 mit der ersten bis vierten Header-Schaltergruppe 221, 222, 223 und 224 verbunden sein. Zudem können der erste bis vierte LDO 211, 212, 213 und 214 mit dem ersten bis vierten Kern 231, 232, 233 und 234 verbunden sein.
Die erste bis vierte Header-Schaltergruppe 221, 222, 223 und 224 können mit der Leistungsschiene verbunden sein, durch welche die externe Versorgungsspannung VDD zugeführt wird. Zudem können die erste bis vierte Header-Schaltergruppe 221, 222, 223 und 224 mit dem ersten bis vierten Kern 231, 232, 233 und 234 verbunden sein. Die erste bis vierte Header-Schaltergruppe 221, 222, 223 und 224 können als Schalter für Leistungs-Gating betrieben werden. Die erste bis vierte Header-Schaltergruppe 221, 222, 223 und 224 können eine Mehrzahl von Header-Schaltern HS umfassen. Jeder Header-Schalter HS kann ansprechend auf einen Einschaltpegel eines Steuersignals eingeschaltet werden.
Der erste bis vierte Kern 231, 232, 233 und 234 können mit einer Leistungsschiene verbunden sein, durch die eine Massespannung VSS angelegt wird. Bei einer Ausführungsform kann die Massespannung VSS einen Spannungspegel aufweisen, der niedriger ist als ein Spannungspegel der externen Versorgungsspannung VDD und insbesondere kann die Massespannung VSS Erde sein.
Bei einer Ausführungsform kann der zweite Kern 232 von dem ersten bis vierten Kern 231, 232, 233 und 234 ein großer Kern sein. Wenn der erste Kern 231 in dem Takt-Gating-Zustand ist, und der zweite Kern 232 nicht in dem Takt-Gating-Zustand ist, kann der erste Kern 231 eine erste Versorgungsspannung empfangen und der zweite Kern 232 kann einen Vorgang ansprechend auf ein zweites Taktsignal basierend auf einer zweiten Versorgungsspannung durchführen, die erhalten wird, indem die externe Versorgungsspannung VDD reguliert wird. In diesem Fall kann die erste Versorgungsspannung einen Spannungspegel aufweisen, der niedriger ist als jener der zweiten Versorgungsspannung. Das zweite Taktsignal kann eine höhere Frequenz aufweisen als eine Frequenz eines ersten Taktsignals. Das erste Taktsignal kann ein Signal zum Betreiben des ersten Kerns 231 sein. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann der erste Kern 231 das erste Taktsignal empfangen. In diesem Fall kann ein Zustand, in dem der erste Kern 231 das erste Taktsignal empfängt, das dem ersten Kern 231 zugeführt wird, einen Spannungspegel aufweisen, der höher ist als ein Spannungspegel einer Sollspannung und niedriger ist als oder gleich dem Spannungspegel der externen Versorgungsspannung VDD ist. Allerdings ist die Offenbarung nicht darauf beschränkt und der zweite bis vierte Kern 232, 233 und 234 können ebenfalls auf die gleiche Art und Weise betrieben werden.
3A bis 3C sind Blockschaltbilder eines LDO, einer Mehrzahl von Header-Schalterstromkreisen und eines Kerns gemäß Ausführungsformen der Offenbarung.
Bezug nehmend auf 3A kann ein SoC 300a das SoC 100 sein, das in 1 gezeigt ist, oder das SoC 200, das in 2 gezeigt ist. Das SoC 300a kann einen LDO 310, eine Header-Schalterstromkreisgruppe 320 und einen Kern 330 umfassen.
Der LDO 310 kann einer der ersten bis vierten LDOs 211, 212, 213 und 214 sein, die in 2 gezeigt sind. Als Beispiel unter Bezugnahme auf 2 und 3A kann der LDO 310 der erste LDO 211 sein. Allerdings ist die Offenbarung nicht darauf beschränkt.
Der LDO 310 kann eine Mehrzahl von Steuersignalen erzeugen, die der Header-Schalterstromkreisgruppe 320 bereitgestellt werden. Jedes der Mehrzahl von Steuersignalen kann ein Signal sein, das der Header-Schalterstromkreisgruppe 320 bereitgestellt wird, um eine Versorgungsspannung zu verwalten. Die Mehrzahl von Steuersignalen kann jedem der Header-Schalterstromkreise entsprechen, die in der Header-Schalterstromkreisgruppe 320 umfasst sind. Wenn zum Beispiel die Header-Schalterstromkreisgruppe 320 einen ersten bis vierten Header-Schalterstromkreis 321, 322, 323 und 324 umfasst, kann der LDO 310 ein erstes bis viertes Steuersignal CTRL_a, CTRL_b, CTRL_c und CTRL_d erzeugen.
Der LDO 310 kann eine Versorgungsspannung VVP überwachen, die dem Kern 330 bereitgestellt wird. Insbesondere kann der LDO 310 die Versorgungsspannung VVP empfangen, die dem Kern 330 bereitgestellt wird, die Versorgungsspannung VVP mit einer voreingestellten Sollspannung vergleichen und einen Logikpegel von jedem der Mehrzahl von Steuersignalen, z. B. des ersten bis vierten Steuersignals CTRL_a, CTRL_b, CTRL_c und CTRL_d, entsprechend einem Vergleichsergebnis ändern.
Die Header-Schalterstromkreisgruppe 320 kann in einer der ersten bis vierten Header-Schaltergruppe 221, 222, 223 und 224, die in 2 gezeigt ist, umfasst sein. Insbesondere kann die Header-Schalterstromkreisgruppe 320 einige der Mehrzahl von Header-Schaltern umfassen, die in der ersten bis vierten Header-Schaltergruppe 221, 222, 223 und 224, die in 2 gezeigt sind, umfasst sind. Als Beispiel unter Bezugnahme auf 2 und 3A kann die Header-Schalterstromkreisgruppe 320 einige der Mehrzahl von Header-Schaltern umfassen, die in der ersten Header-Schaltergruppe 221 umfasst sind. Allerdings ist die Offenbarung nicht darauf beschränkt. Das heißt einige einer Mehrzahl von Header-Schaltern, die in jeder Header-Schaltergruppe umfasst sind, kann in der Header-Schalterstromkreisgruppe 320 als exklusive Schalter umfasst sein, die eingerichtet sind, dem Kern 330 eine Versorgungsspannung bereitzustellen, um den Takt-Gating-Zustand beizubehalten, und die anderen können ausgeschaltet sein, wenn der Kern 330 in dem Takt-Gating-Zustand ist, und die Versorgungsspannung bereitstellen, wenn sich der Kern 330 in dem normalen Zustand befindet.
Die Header-Schalterstromkreisgruppe 320 kann die Versorgungsspannung VVP, die ausgehend von der externen Versorgungsspannung VDD reguliert wurde, ansprechend auf die Mehrzahl von Steuersignalen an den Kern 330 liefern. Die Header-Schalterstromkreisgruppe 320 kann eine Mehrzahl von Header-Schalterstromkreisen umfassen. Als Beispiel unter Bezugnahme auf 3A kann die Header-Schalterstromkreisgruppe 320 die erste bis vierte Header-Schalterstromkreise 321, 322, 323 und 324 umfassen. Allerdings ist die Offenbarung nicht darauf beschränkt.
Der erste Header-Schalterstromkreis 321 kann die Versorgungsspannung VVP an den Kern 330 liefern, indem er entsprechend einem Logikpegel des ersten Steuersignals CTRL_a eingeschaltet wird. Der zweite Header-Schalterstromkreis 322 kann die Versorgungsspannung VVP an den Kern 330 liefern, indem er entsprechend einem Logikpegel des zweiten Steuersignals CTRL_b eingeschaltet wird. Der dritte Header-Schalterstromkreis 323 kann die Versorgungsspannung VVP an den Kern 330 liefern, indem er entsprechend einem Logikpegel des dritten Steuersignals CTRL c eingeschaltet wird. Der vierte Header-Schalterstromkreis 324 kann die Versorgungsspannung VVP an den Kern 330 liefern, indem er entsprechend einem Logikpegel des vierten Steuersignals CTRL_d eingeschaltet wird.
Jedes Mal, wenn einer des ersten bis vierten Header-Schalterstromkreises 321, 322, 323 und 324 zusätzlich eingeschaltet wird, kann die Versorgungsspannung VVP steigen. In diesem Fall kann ein Erhöhungsmaß der Versorgungsspannung VVP, die erhöht ist, wenn einer der ersten bis vierten Header-Schalterstromkreise 321, 322, 323 und 324 eingeschaltet ist, variieren und ein quantisierter Wert sein.
Wenn einige der ersten bis vierten Header-Schalterstromkreise 321, 322, 323 und 324 die Versorgungsspannung VVP bereitstellen, kann eine Summe der Versorgungsspannungen VVP niedriger sein als die externe Versorgungsspannung VDD.
Der Kern 330 kann ein beliebiger des ersten bis vierten Kerns 231, 232, 233 und 234 sein, die in 2 gezeigt sind. Als Beispiel unter Bezugnahme auf 2 und 3A kann der Kern 330 der erste Kern 231 sein. Allerdings ist die Offenbarung nicht darauf beschränkt.
Der Kern 330 kann den Takt-Gating-Zustand aufweisen. Der Kern 330 kann die Versorgungsspannung VVP zum Beibehalten des Takt-Gating-Zustands empfangen.
Bezug nehmend auf 3B kann ein SoC 300b den LDO 310, die Header-Schalterstromkreisgruppe 320 und den Kern 330 umfassen, wie das SoC 300a, das in 3A gezeigt ist.
Der LDO 310, der in dem SoC 300b umfasst ist, kann dem Kern 330 eine Kompensations-Versorgungsspannung VVP_2 bereitstellen. Da ein Spannungspegel einer Versorgungsspannung VVP_1, die durch die Header-Schalterstromkreisgruppe 320 erhöht wird, quantisiert wird, wenn der Spannungspegel der Versorgungsspannung VVP_1 niedriger ist als ein Spannungspegel einer Sollspannung, kann es schwierig sein, den Spannungspegel der Versorgungsspannung VVP_1 genau mit dem Spannungspegel der Sollspannung ausschließlich unter Verwendung der Header-Schalterstromkreisgruppe 320 übereinzustimmen. In diesem Fall kann die Kompensations-Versorgungsspannung VVP 2 dem Kern 330 zusätzlich bereitgestellt werden. Das heißt, in dem Takt-Gating-Zustand des Kerns 330 kann eine Summe aus einem Spannungspegel der Kompensations-Versorgungsspannung VVP_2 und dem Spannungspegel der Versorgungsspannung VVP_1 dem Spannungspegel der Sollspannung entsprechen. Entsprechend kann der Kern 330 den Takt-Gating-Zustand stabil halten.
Der erste bis vierte Header-Schalterstromkreis 321, 322, 323 und 324 kann Header-Schalter umfassen. Ein Header-Schalter kann durch einen Transistor implementiert werden.
Bezug nehmend auf 3C kann ein SoC 300c den LDO 310, den ersten bis vierten Header-Schalterstromkreis 321, 322, 323 und 324 und den Kern 330 umfassen.
Der erste bis vierte Header-Schalterstromkreis 321, 322, 323 und 324 kann unterschiedliche Anzahlen an Header-Schaltern umfassen. Der erste Header-Schalterstromkreis 321 kann zum Beispiel n Transistoren Tr_11, Tr_12, ..., Tr_1n umfassen, der zweite Header-Schalterstromkreis 322 kann m Transistoren Tr_21, Tr_22, ..., Tr_2m umfassen, der dritte Header-Schalterstromkreis 323 kann i Transistoren Tr_31, Tr_32, ..., Tr_3i umfassen und der vierte Header-Schalterstromkreis 324 kann j Transistoren Tr_41, Tr_42, ..., Tr_4j umfassen.
Bei einer Ausführungsform kann die Anzahl an Header-Schaltern, die in einem k-ten Header-Schalterstromkreis (k ist eine ganze Zahl größer gleich 2) von einer Mehrzahl von Header-Schalterstromkreisen umfasst ist, das Doppelte der Anzahl an Header-Schaltern betragen, die in einem (k-1)-ten Header-Schalterstromkreis umfasst sind. Insbesondere kann zum Beispiel der zweite Header-Schalterstromkreis 322 die m Transistoren Tr_1, Tr_2, ..., Tr_m umfassen, wobei m gleich 2n ist. Der dritte Header-Schalterstromkreis 323 kann die i Transistoren Tr_1, Tr_2, ..., Tr_i umfassen, wobei i 2m oder 4n ist. Der vierte Header-Schalterstromkreis 324 kann die j Transistoren Tr_1, Tr_2, ..., Tr_j umfassen, wobei j 2i, 4m oder 8n ist. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann ein Transistor, der in jedem Header-Schalterstromkreis umfasst ist, ein positiver Metalloxidhalbleiter(PMOS)-Transistor sein. In diesem Fall kann der Einschaltpegel eines Steuersignals ein logischer Low-Pegel sein und ein Ausschaltpegel des Steuersignals kann ein logischer High-Pegel sein. Allerdings ist die Offenbarung nicht darauf beschränkt und ein Transistor, der in jedem Header-Schalterstromkreis umfasst ist, kann auch durch einen negativen Metalloxidhalbleiter(NMOS)-Transistor implementiert sein.
Transistoren, die in jedem Header-Schalterstromkreis umfasst sind, können parallel geschaltet sein. Ein Steuersignal kann bei Gates der parallel geschalteten Transistoren angelegt sein, erste Elektroden (oder Drain-Elektroden) der parallel geschalteten Transistoren können mit einer Leistungsschiene verbunden sein, durch welche die externe Versorgungsspannung VDD angelegt wird, und zweite Elektroden (oder Source-Elektroden) der parallel verbundenen Transistoren können mit einer Leistungsschiene verbunden sein, durch welche die Versorgungsspannung VVP angelegt wird.
Bei einer Ausführungsform kann, wenn ein Header-Schalterstromkreis, der eine voreingestellte Anzahl oder mehr an Header-Schaltern umfasst, aus einer Mehrzahl von Header-Schalterstromkreisen eingeschaltet wird, die Versorgungsspannung VVP, die einer Sollspannung entspricht, an den Kern 330 geliefert werden. Als Beispiel kann unter Bezugnahme auf 3C, wenn die voreingestellte Anzahl an Header-Schaltern j ist, der vierte Header-Schalterstromkreis 324 eingeschaltet werden, um die Versorgungsspannung VVP, die der Sollspannung entspricht, an den Kern 330 zu liefern. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann ein Header-Schalterstromkreis, der eine größte Anzahl an Header-Schaltern aus der Mehrzahl von Header-Schalterstromkreisen umfasst, die Leistungsschiene, durch welche die externe Versorgungsspannung VDD zugeführt wird, mit der Leistungsschiene, durch welche die Versorgungsspannung VVP zugeführt wird, ansprechend auf ein Steuersignal des Einschaltpegels verbinden. In diesem Fall kann die Versorgungsspannung VVP, die der Sollspannung entspricht, an den Kern 330 geliefert werden. Als Beispiel kann unter Bezugnahme auf 3C, wenn ein Header-Schalterstromkreis, der die höchste Anzahl an Header-Schaltern umfasst, der vierte Header-Schalterstromkreis 324 ist, der vierte Header-Schalterstromkreis 324 ansprechend auf das vierte Steuersignal CTRL_d, das den Einschaltpegel aufweist, eingeschaltet werden, um die Versorgungsspannung VVP, die der Sollspannung entspricht, an den Kern 330 zu liefern. Allerdings ist die Offenbarung nicht darauf beschränkt.
4 ist ein Zeitablaufdiagramm einer Versorgungsspannung und einer Mehrzahl von Steuersignalen gemäß einer Ausführungsform der Offenbarung.
Bezug nehmend auf 4 kann ein k-tes Steuersignal aus dem ersten bis k-ten Steuersignal den Einschaltpegel aufweisen. Zudem kann für jede ganze Zahl r größer gleich 2 und kleiner gleich k die Anzahl an Header-Schaltern, die in einem r-ten Header-Schalterstromkreis aus dem ersten bis k-ten Header-Schalterstromkreisen umfasst sind, ein Doppeltes der Anzahl an Header-Schaltern betragen, die in einem (r-1)-ten Header-Schalterstromkreis umfasst sind. Header-Schalter, die in einem k-ten Header-Schalterstromkreis umfasst sind, können ansprechend auf das k-te Steuersignal eingeschaltet werden. Als Beispiel unter Bezugnahme auf 3C und 4 kann der LDO 310 das erste bis dritte Steuersignal CTRL_a, CTRL_b und CTRL_c des Ausschaltpegels an jeweils den ersten bis dritten Header-Schalterstromkreis 321, 322 und 323 ausgeben. Zudem kann der LDO 310 das vierte Steuersignal CTRL d des Einschaltpegels an den vierten Header-Schalterstromkreis 324 ausgeben. Wie in 4 gezeigt, kann der Einschaltpegel zum Beispiel ein logischer Low-Pegel LOW sein und der Ausschaltpegel kann ein logischer High-Pegel HIGH sein. Die Versorgungsspannung VVP und eine Sollspannung VTP können jeweils einen Spannungspegel aufweisen, der niedriger ist als derjenige der externen Versorgungsspannung VDD. Zudem kann die Versorgungsspannung VVP den gleichen Spannungspegel beibehalten wie jenen der Sollspannung VTP.
Zu einem ersten Zeitpunkt t1 kann gemäß einer Änderung einer internen Temperatur oder dergleichen des SoC 300a, 300b oder 300c die Versorgungsspannung VVP, die durch den vierten Header-Schalterstromkreis 324 zugeführt wird, sinken. In diesem Fall kann der LDO 310 einen Logikpegel von mindestens einem des ersten bis (k-1)-ten Steuersignals zu dem Einschaltpegel gemäß einem Differenzpegel Δ ändern, der einer Differenz zwischen der Sollspannung VTP und der Versorgungsspannung VVP entspricht. Als Beispiel kann unter Bezugnahme auf 3C und 4 der LDO 310 einen Logikpegel von mindestens einem des ersten bis dritten Steuersignals CTRL_a, CTRL_b und CTRL_c zu dem Einschaltpegel entsprechend dem Differenzpegel Δ ändern. Insbesondere zum Beispiel zu einem zweiten Zeitpunkt t2, wenn die Differenz zwischen dem Spannungspegel der Sollspannung VTP und dem Spannungspegel der Versorgungsspannung VVP ein erster Differenzpegel Δ1 ist, kann der LDO 310 einen Logikpegel des ersten Steuersignals CTRL_a von dem Ausschaltpegel zu dem Einschaltpegel ändern. In diesem Fall kann der erste Header-Schalterstromkreis 321 ansprechend auf das erste Steuersignal CTRL_a, das den Einschaltpegel aufweist, eingeschaltet werden. Die Versorgungsspannung VVP kann durch den ersten Header-Schalterstromkreis 321, der eingeschaltet ist, um den ersten Differenzpegel Δ1 steigen. In diesem Fall kann für einen Differenzpegel, der nach dem zweiten Zeitpunkt t2 zusätzlich auftritt, der LDO 310 die Kompensations-Versorgungsspannung VVP_2 an den Kern 330 liefern.
Zu einem dritten Zeitpunkt t3 kann der Spannungspegel der Versorgungsspannung VVP den Spannungspegel der Sollspannung VTP erreichen. In diesem Fall kann der LDO 310 den Logikpegel des ersten Steuersignals CTRL_a von dem Einschaltpegel zu dem Ausschaltpegel ändern. Nach dem dritten Zeitpunkt t3 kann der Spannungspegel der Versorgungsspannung VVP den Spannungspegel der Sollspannung VTP überschreiten und dann den gleichen Spannungspegel beibehalten, wie jenen der Sollspannung VTP.
Zu einem vierten Zeitpunkt t4 kann gemäß einer Änderung der internen Temperatur oder dergleichen des SoC 300a, 300b oder 300c die Versorgungsspannung VVP, die durch den vierten Header-Schalterstromkreis 324 zugeführt wird, sinken. Die Differenz zwischen der Sollspannung VTP und der Versorgungsspannung VVP kann größer sein als die Differenz zum Zeitpunkt t2. Zum Beispiel zu einem fünften Zeitpunkt t5 kann die Differenz ein zweiter Differenzpegel Δ2 sein, der höher ist als der erste Differenzpegel Δ1. In diesem Fall kann der LDO 310 einen Logikpegel des zweiten Steuersignals CTRL_b von dem Ausschaltpegel zu dem Einschaltpegel ändern. Die Versorgungsspannung VVP kann durch den zweiten Header-Schalterstromkreis 322, der eingeschaltet ist, um den zweiten Differenzpegel Δ2 steigen, und der LDO 310 kann die Kompensations-Versorgungsspannung VVP_2 an den Kern 330 liefern.
Zu einem sechsten Zeitpunkt t6, wenn der Spannungspegel der Versorgungsspannung VVP den Spannungspegel der Sollspannung VTP erreicht, kann der LDO 310 den Logikpegel des zweiten Steuersignals CTRL_b von dem Einschaltpegel zu dem Ausschaltpegel ändern. Nach dem sechsten Zeitpunkt t6 kann der Spannungspegel der Versorgungsspannung VVP bei dem Spannungspegel der Sollspannung VTP stabilisiert werden.
Zu einem vierten Zeitpunkt t7 kann gemäß einer Änderung der internen Temperatur oder dergleichen des SoC 300a, 300b oder 300c die Versorgungsspannung VVP, die durch den vierten Header-Schalterstromkreis 324 zugeführt wird, um einen dritten Differenzpegel Δ3 oder mehr sinken. In diesem Fall kann der LDO 310 den Logikpegel des zweiten Steuersignals CTRL_b zu einem achten Zeitpunkt t8 von dem Ausschaltpegel zu dem Einschaltpegel ändern. Zudem kann der LDO 310 den Logikpegel des ersten Steuersignals CTRL_a zum neunten Zeitpunkt t9 von dem Ausschaltpegel zum Einschaltpegel ändern. Der LDO 310 kann zusätzlich dem Kern 330 die Kompensations-Versorgungsspannung VVP_2 zuführen.
Zu einem zehnten Zeitpunkt t10 kann der LDO 310 den Logikpegel des ersten Steuersignals CTRL_a von dem Einschaltpegel zu dem Ausschaltpegel ändern. Der LDO 310 kann zusätzlich dem Kern 330 die Kompensations-Versorgungsspannung VVP 2 zuführen.
Zu einem elften Zeitpunkt t11 kann der LDO 310 den Logikpegel des zweiten Steuersignals CTRL_b von dem Einschaltpegel zu dem Ausschaltpegel ändern und nach dem elften Zeitpunkt t11 kann der Spannungspegel der Versorgungsspannung VVP bei dem Spannungspegel der Sollspannung VTP stabilisiert werden.
Bei einer Ausführungsform kann eine Dauer, während welcher der Logikpegel des ersten Steuersignals CTRL_a den Einschaltpegel beibehält, kürzer sein als eine Dauer, während welcher der Logikpegel des zweiten Steuersignals CTRL_b den Einschaltpegel beibehält.
Wenn der Differenzpegel Δ größer ist als der dritte Differenzpegel Δ3, kann lediglich der Logikpegel des dritten Steuersignals CTRL_c von dem Einschaltpegel zu dem Ausschaltpegel geändert werden. In diesem Fall kann eine Dauer, während welcher der Logikpegel des zweiten Steuersignals CTRL_b den Einschaltpegel beibehält, kürzer sein als eine Dauer, während welcher der Logikpegel des dritten Steuersignals CTRL_c den Einschaltpegel beibehält. Zudem ist eine Anzahl an Fällen, in denen die Logikpegel des ersten bis dritten Steuersignals CTRL_a, CTRL_b und CTRL_c zu den Einschaltpegeln entsprechend dem Differenzpegel Δ geändert werden, nicht beschränkt, wie in 4 gezeigt.
Wie oben beschrieben, kann ein Leckstrom, der von einem Kern erzeugt wird, reduziert werden, indem eine Mindestversorgungsspannung zum Aufrechterhalten des Takt-Gating-Zustands an den Kern in dem Takt-Gating-Zustand zugeführt wird.
Wie oben beschrieben, kann zudem eine Leistungsverbrauchsmenge eines SoC reduziert werden, indem einem Kern eine Mindestversorgungsspannung zum Aufrechterhalten des Takt-Gating-Zustands zugeführt wird.
5 ist eine Tabelle mit Logikpegeln einer Mehrzahl von Steuersignalen, die mit einem Differenzpegel variieren, gemäß einer Ausführungsform der Offenbarung. In einer Beschreibung der Ausführungsform, die in 5 gezeigt ist, wird angenommen, dass der erste bis vierte Header-Schalterstromkreis 321, 322, 323 und 324 jeweils n, 2n, 4n und 8n Header-Schalter aufweisen und der vierte Header-Schalterstromkreis 324 eingeschaltet ist.
Bezug nehmend auf 3C und 5 können bei einer Ausführungsform ein erstes bis (k-1)-tes Steuersignal (k ist eine ganze Zahl größer gleich 2) jeweils einzelnen Bitwerten von k-1 Bits entsprechen. Als Beispiel können unter Bezugnahme auf 3C, wenn k 4 ist, 3-Bit-Daten „000“ bis „111“ umfassen. „0“ kann dem Ausschaltpegel als Logikpegel eines Steuersignals entsprechen und „1“ kann dem Einschaltpegel als Logikpegel eines Steuersignal entsprechen. Die Logikpegel des ersten bis dritten Steuersignals CTRL_a, CTRL_b und CTRL_c können jeweiligen Bit-Werten von 3-Bit-Daten entsprechen und zum Beispiel „010“ kann angeben, dass der Logikpegel des ersten Steuersignals CTRL_a der Ausschaltpegel ist, der Logikpegel des zweiten Steuersignals CTRL_b der Einschaltpegel und der Logikpegel des dritten Steuersignals CTRL_c der Ausschaltpegel ist. Allerdings ist die Offenbarung nicht darauf beschränkt.
Bei einer Ausführungsform kann der LDO 310 allgemein bitweise Daten basierend auf einem Quotienten erstellen, der erhalten wird, indem ein Differenzpegel durch einen Wert eines voreingestellten Einheitsspannungspegels dividiert wird. Zudem kann der LDO 310 Logikpegel des ersten bis (k-1)-ten Steuersignals entsprechend Bit-Werten des bitweisen Quotienten ändern. Dies kann durch Gleichung 1 unten dargestellt werden. $Δ = α * X + β$
wobei Δ einen Differenzpegel bezeichnet, α einen Einheitsspannungspegel bezeichnet, X einen Quotienten bezeichnet und β einen Rest bezeichnet.
Insbesondere wenn, zum Beispiel, der Einheitsspannungspegel 0,01 V beträgt und der Differenzpegel 0,03 V beträgt, ist der Quotient 3 und der Rest ist 0. Wenn der Quotient von 3 bitweise als 3-Bit-Daten dargestellt ist, kann der bitweise Quotient „011“ sein. In diesem Fall kann der LDO 310 das erste Steuersignal CTRL_a des Einschaltpegels erzeugen, das zweite Steuersignal CTRL_b des Einschaltpegels und das dritte Steuersignal CTRL_c des Ausschaltpegels.
Wenn die Logikpegel des ersten bis (k-1)-ten Steuersignals entsprechend einem bitweisen Quotienten eingestellt werden, kann die Anzahl möglicher Einstellungen „2 hoch k-1“ sein. Da Transistoren, die in jedem Header-Schalterstromkreis umfasst sind, ansprechend auf den Einschaltpegel eines Steuersignals eingeschaltet werden, kann die Anzahl an eingeschalteten Kombinationen des ersten bis (k-1)-ten Steuersignals ebenfalls „2 hoch k-1“ sein. Als Beispiel unter Bezugnahme auf 3C und 5 kann, da die Anzahl an Fällen, in denen die Logikpegel des ersten bis dritten Steuersignals CTRL_a, CTRL_b und CTRL_c entsprechend Bit-Werten eines bitweisen Quotienten eingestellt werden, 8 beträgt, die Anzahl an möglichen Einstellungen, bei denen der erste bis dritte Header-Schalterstromkreis 321, 322 und 323 ein- oder ausgeschaltet werden, ebenfalls 8 betragen.
Wenn allerdings der Rest β, der oben beschrieben ist, nicht 0 ist, kann der LDO 310 die Kompensations-Versorgungsspannung VVP_2 mit einem Spannungspegel erzeugen, der dem Rest β entspricht, der erhalten wird, indem ein Wert des Differenzpegels Δ durch einen Wert des voreingestellten Einheitsspannungspegels α dividiert wird, basierend auf der externen Versorgungsspannung VDD.
Als konkretes Beispiel unter Bezugnahme auf 3B, 3C und 5 beträgt der Quotient 3 und der Rest 0,002 V, wenn der Einheitsspannungspegel 0,01 V und der Differenzpegel 0,032 V beträgt. Wie oben beschrieben, kann der LDO 310 jeweils den Logikpegel des ersten bis dritten Steuersignals CTRL_a, CTRL_b und CTRL_c entsprechend dem bitweisen Quotienten „011“ ändern, der dem Quotienten 3 entspricht, die Kompensations-Versorgungsspannung VVP_2 von 0,002 V basierend auf der externen Versorgungsspannung VDD erzeugen und die Kompensations-Versorgungsspannung VVP 2 dem Kern 330 zuführen.
Wie oben beschrieben, kann ein Leistungsverbrauch eines SoC weiter reduziert werden, indem eine Versorgungsspannung, die durch eine interne Temperatur des SoC gesenkt wird, genau an einen Spannungspegel einer Sollspannung angepasst wird.
6 ist ein Anordnungsschema eines Header-Schalters und eines Kerns gemäß einer Ausführungsform.
Bezug nehmend auf 6 können ein erstes bis fünftes Stromkabel PL1, PL2, PL3, PL4 und PL5 parallel in einer gleichen Richtung als erste bis vierte Zeile R1, R2, R3 und R4 angeordnet sein. Ein Stromkabel kann als Leistungsschiene bezeichnet werden. Das erste bis fünfte Stromkabel PL1, PL2, PL3, PL4 und PL5 können Stromkabel sein, bei denen die externe Versorgungsspannung VDD und die Massespannung VSS abwechselnd angelegt werden. Die Massespannung VSS kann zum Beispiel bei dem ersten Stromkabel PL1, dem dritten Stromkabel PL3 und dem fünften Stromkabel PL5 angelegt werden, und die externe Versorgungsspannung VDD kann bei dem zweiten Stromkabel PL2 und dem vierten Stromkabel PL4 angelegt werden. Allerdings ist die Offenbarung nicht darauf beschränkt.
Eine erste Standardzelle SC11 kann angeben, dass ein Header-Schalter HS durch eine Standard-Zelle implementiert wird. Die erste Standardzelle SC11 kann auf dem ersten bis fünften Stromkabel PL1, PL2, PL3, PL4 und PL5 und in einer Richtung, die rechtwinklig zu der der ersten bis vierten Zeile R1, R2, R3 und R4 verläuft, angeordnet sein. Allerdings ist die Offenbarung nicht darauf beschränkt. Die erste Standardzelle SC11 kann eine Metallschicht M1, der die externe Versorgungsspannung VDD zugeführt wird, mit dem zweiten und vierten Stromkabel PL2 und PL4, denen die Versorgungsspannung VVP zugeführt wird, ansprechend auf den Einschaltpegel eines Steuersignals elektrisch verbinden. Da die externe Versorgungsspannung VDD der Metallschicht M1 zugeführt wird, kann die Metallschicht M1 im Vorliegenden ebenfalls als Stromkabel bezeichnet werden. In 6 dient ein Pfeil, der eine Richtung anzeigt, in der jeweils die externe Versorgungsspannung VDD und die Massespannung VSS zugeführt werden, lediglich dazu, das Verständnis der Offenbarung zu fördern und ist nicht darauf beschränkt.
Eine zweite Standardzelle SC12 kann angeben, dass ein unmittelbarer Spannungsabfall (Instantaneous Voltage Drop, IVD) durch eine Standardzelle implementiert wird und eine dritte Standardzelle SC13 kann angeben, dass ein UND-Gatter durch eine Standardzelle implementiert wird. Die zweite Standardzelle SC12 und die dritte Standardzelle SC13 können in der ersten Zeile R1 und zwischen dem ersten Stromkabel PL1 und dem zweiten Stromkabel PL2 angeordnet sein. Die zweite Standardzelle SC12 und die dritte Standardzelle SC13 kann die Versorgungsspannung VVP empfangen, die an dem zweiten Stromkabel PL2 angelegt wird.
Eine vierter Standardzelle SC14 kann angeben, dass ein Oder-Gatter durch eine Standard-Zelle implementiert wird. Die vierte Standardzelle SC14 kann in der zweiten Zeile R2 und zwischen dem zweiten Stromkabel PL2 und dem dritten Stromkabel PL3 angeordnet sein. Die vierte Standardzelle SC14 kann die Versorgungsspannung VVP empfangen, die an dem zweiten Stromkabel PL2 angelegt wird.
Eine fünfte Standardzelle SC15 kann angeben, dass ein Flip-Flop durch eine Standard-Zelle implementiert wird. Die fünfte Standardzelle SC15 kann in der dritten Zeile R3 und zwischen dem dritten Stromkabel PL3 und dem vierten Stromkabel PL4 angeordnet sein. Die fünfte Standardzelle SC15 kann die Versorgungsspannung VVP empfangen, die an dem vierten Stromkabel PL4 angelegt wird.
Eine sechste Standardzelle SC16 kann angeben, dass ein NAND-Gate durch eine Standard-Zelle implementiert wird. Die sechste Standardzelle SC16 kann in der vierten Zeile R4 und zwischen dem vierten Stromkabel PL4 und dem fünften Stromkabel PL5 angeordnet sein. Die sechste Standardzelle C16 kann die Versorgungsspannung VVP empfangen, die an dem vierten Stromkabel PL4 angelegt wird.
Die zweite bis sechste Standardzelle SC12, SC13, SC14, SC15 und SC16 können gemäß einer Ausführungsform in einem Kern umfasst sein, z. B. dem in 1 gezeigten ersten Kern 121. Allerdings ist die Offenbarung nicht darauf beschränkt.
7 stellt ein Beispiel dar, in dem eine Mehrzahl von Header-Schaltern eine Versorgungsspannung bereitstellt.
Bezug nehmend auf 7 können ein erstes bis dreizehntes Stromkabel PL1 bis PL13 Stromkabel sein, die parallel zueinander in einer gleichen Richtung als erste bis zwölfte Zeile R1 bis R12 angeordnet sind, und bei der die externe Versorgungsspannung VDD und die Massespannung VSS abwechselnd angelegt werden. In 7 dient ein Pfeil, der eine Richtung anzeigt, in der die Massespannung VSS zugeführt wird, lediglich dazu, das Verständnis der Offenbarung zu fördern und ist nicht darauf beschränkt.
Eine erste bis dritte Standardzelle SC21, SC22 und SC23 können angeben, dass Header-Schalter HS durch eine Standardzelle implementiert werden. Die erste bis dritte Standardzelle SC21, SC22 und SC23 können in einer Zickzack-Richtung rechtwinklig zu einer Richtung der ersten bis zwölften Zeile R1 bis R12, wie z. B. in 7 gezeigt, angeordnet sein.
Die erste Standardzelle SC21 kann auf dem ersten bis fünften Stromkabel PL1, PL2, PL3, PL4 und PL5 angeordnet sein. Die Versorgungsspannung VVP, die an dem zweiten und vierten Stromkabel PL2 und PL4 angelegt wird, kann Standardzellen zugeführt werden, die zwischen dem ersten bis fünften Stromkabel PL1, PL2, PL3, PL4 und PL5, angeordnet sind.
Die zweite Standardzelle SC22 kann auf dem ersten bis neunten Stromkabel PL5, PL6, PL7, PL8 und PL9 angeordnet sein. Die Versorgungsspannung VVP, die an dem sechsten und achten Stromkabel PL6 und PL8 angelegt wird, kann Standardzellen zugeführt werden, die zwischen dem fünften bis neunten Stromkabel PL5, PL6, PL7, PL8 und PL9, angeordnet sind.
Die dritte Standardzelle SC23 kann auf dem neunten bis dreizehnten Stromkabel PL9, PL10, PL11, PL12 und PL13 angeordnet sein. Die Versorgungsspannung VVP, die an dem zehnten und zwölften Stromkabel PL10 und PL12 angelegt wird, kann Standardzellen zugeführt werden, die zwischen dem neunten bis dreizehnten Stromkabel PL9, PL10, PL11, PL12 und PL13 angeordnet sind.
Orte, an denen die erste bis dritte Standardzelle SC21, SC22 und SC23 angeordnet sind, Stromkabel, an denen die Versorgungsspannung VVP angelegt wird, und dergleichen sind nicht auf in 7 gezeigte beschränkt.
8 stellt ein Busverbindungssystem dar, das für jede Header-Schaltergruppe gemäß einer Ausführungsform eingestellt wird.
Bezug nehmend auf 1 und 8 kann das SoC 100 gemäß einer Ausführungsform eine Mehrzahl von Standardzellgruppen umfassen, z.B. eine erste bis vierte Standardzellgruppe HSG1, HSG2, HSG3, HSG4. Eine Standardzellgruppe kann Standardzellen umfassen, in denen Header-Schalter implementiert sind. Die Anzahl an Standardzellen, die in einer Standardzellgruppe umfasst ist, kann 15 sein, ist aber nicht darauf beschränkt. Die Anzahl an Standardzellgruppen und die Anzahl an Standardzellen sind nicht auf die in 8 gezeigten beschränkt.
Bei einer Ausführungsform können Standardzellen, die in mindestens einer aus einer Mehrzahl von Standardzellgruppen umfasst sind, in einem ersten Busverbindungssystem miteinander verbunden sein. Als Beispiel unter Bezugnahme auf 8 können Standardzellen, die in der ersten Standardzellgruppe HSG1 aus der ersten bis vierten Standardzellgruppe HSG1, HSG2, HSG3, HSG4 umfasst sind, in dem ersten Busverbindungssystem miteinander verbunden sein und Standardzellen in der dritten Standardzellgruppe HSG3 aus der ersten bis vierten Standardzellgruppe HSG1, HSG2, HSG3, HSG4 können in dem ersten Busverbindungssystem miteinander verbunden sein. Das erste Busverbindungssystem kann ein System angeben, bei dem Standardzellen konsekutiv bzw. hintereinander verbunden sind. Das erste Busverbindungssystem kann als Verkettung bezeichnet werden.
Bei einer Ausführungsform können die Standardzellgruppen, die verbleiben, indem die Standardzellgruppen, die in dem ersten Busverbindungsschema verbunden sind, aus der Mehrzahl an Standardzellgruppen ausgeschlossen werden, in einem zweiten Busverbindungssystem miteinander verbunden sein. Als Beispiel können unter Bezugnahme auf 8 Standardzellen, die in der zweiten und vierten Standardzellgruppe HSG2 und HSG4 aus der ersten bis vierten Standardzellgruppe HSG1, HSG2, HSG3, HSG4 umfasst sind, in dem zweiten Busverbindungssystem miteinander verbunden sein. Allerdings ist die Offenbarung nicht darauf beschränkt und die Anzahl an Standardzellgruppen, die in dem zweiten Busverbindungssystem verbunden ist, kann mindestens eins betragen. Das zweite Busverbindungssystem wird im Nachfolgenden unter Bezugnahme auf 9 beschrieben.
Gemäß dem ersten Busverbindungssystem und dem zweiten Busverbindungssystem können Ressourcen, die erforderlich sind, um eine Mehrzahl von Steuersignalen zu leiten, reduziert werden.
Wenn die erste bis vierte Standardzellgruppe HSG1, HSG2, HSG3, HSG4 in einer Spaltenform angeordnet sind, kann die Intensität der Versorgungsspannung VVP aufgrund eines Widerstands entsprechend eines Stromkabels entfernt von einer Standardzellgruppe allmählich sinken. Daher kann es zu einer Differenz bei einem Leckstrom pro Einheitenfläche kommen. Um eine Differenz der Versorgungsspannung VVP entsprechend einem Abstand, um die eine Standardzellgruppe getrennt ist, zu verhindern, kann ein Spalt zwischen Standardzellgruppen reduziert werden. Alternativ kann ein Spalt zwischen Standardzellgruppen lediglich an Orten reduziert werden, an denen ein hoher Leckstrom erzeugt wird. Allerdings kann nicht erfasst werden, wo ein hoher Leckstrom fließt, wie oben beschrieben, und so muss eine optimale Standardzellgruppe ausgewählt werden, bevor ein SoC gemäß einer Ausführungsform der Offenbarung versandt wird.
Bei einer Ausführungsform kann der LDO 310 vor Versand eines SoC gemäß einer Ausführungsform der Offenbarung eine aus der zweiten und vierten Standardzellgruppe HSG2 und HSG4, die in dem zweiten Busverbindungssystem verbunden ist, als Header-Schalterstromkreisgruppe 320 auswählen, die eine Versorgungsspannung zum Aufrechterhalten des Takt-Gating-Zustands bereitstellt.
Bei einer Ausführungsform kann der LDO 310, wenn sich der Kern 330 in dem Takt-Gating-Zustand befindet, der ersten und dritten Standardzellgruppe HSG1 und HSG3, die in dem ersten Busverbindungssystem verbunden sind, ein Steuersignal des Ausschaltpegels bereitstellen. Zudem kann der LDO 310 ein Einschalten oder Ausschalten der zweiten und vierten Standardzellgruppe HSG2 und HSG4 steuern, die in dem zweiten Busverbindungssystem verbunden sind, indem die Versorgungsspannung VVP überwacht wird und Logikpegel einer Mehrzahl von Steuersignalen geändert werden, sodass die Versorgungsspannung VVP der Sollspannung VTP entspricht. Da lediglich die zweite und vierte Standardzellgruppe HSG2 und HSG4 eingeschaltet sein können, kann entsprechend ein Widerstand gemäß einem Einschalten einiger Header-Schalter steigen und die Versorgungsspannung VVP kann sinken, wodurch eine unnötige Verschwendung von Leistungsverbrauch verhindert wird.
9 stellt ein Busverbindungssystem für eine beliebige aus der zweiten Header-Schaltergruppe HSG2 und der vierten Header-Schaltergruppe HSG4, die in 8 dargestellt ist, dar. Bei einer Beschreibung der in 9 gezeigten Ausführungsform erfolgt die Beschreibung unter Bezugnahme auf die zweite Header-Schaltergruppe HSG2 zum Zwecke der Beschreibung.
Bezug nehmend auf 9 kann ein achter Header-Schalter HS8 aus dem ersten bis fünfzehnten Header-Schalter HS1 bis HS15, die in der zweiten Header-Schaltergruppe HSG2 umfasst sind, mit einem Draht verbunden sein, durch den das erste Steuersignal CTRL_a eingegeben wird. Zudem kann der achte Header-Schalter HS8 mit einem anderen Draht verbunden sein, durch den das eingegebene erste Steuersignal CTRL_a ausgegeben wird. Zu diesem Zweck kann der achte Header-Schalter HS8 einen Puffer darin umfassen. Der andere Draht, durch den das eingegebene erste Steuersignal CTRL_a ausgegeben wird, kann mit einem achten Header-Schalter verbunden sein, der in einer anderen Header-Schaltergruppe umfasst ist, die in dem zweiten Busverbindungssystem verbunden ist.
Der vierte und zwölfte Header-Schalter HS4 und HS12 aus dem ersten bis fünfzehnten Header-Schalter HS1 bis HS15, die in der zweiten Header-Schaltergruppe HSG2 umfasst sind, können mit einem Draht verbunden sein, durch den das zweite Steuersignal CTRL_b eingegeben wird, und mit einem anderen Draht verbunden sein, durch den das eingegebene zweite Steuersignal CTRL_b ausgegeben wird. Zu diesem Zweck können der vierte und zwölfte Header-Schalter HS4 und HS12 jeweils einen Puffer darin umfassen. Der andere Draht, durch den das eingegebene zweite Steuersignal CTRL_b ausgegeben wird, kann mit einem vierten und einem zwölften Header-Schalter verbunden sein, die in einer anderen Header-Schaltergruppe umfasst sind, die in dem zweiten Busverbindungssystem verbunden ist.
Der zweite, sechste, zehnte und vierzehnte Header-Schalter HS2, HS6, HS10, HS14 aus dem ersten bis fünfzehnten Header-Schalter HS1 bis HS15, die in der zweiten Header-Schaltergruppe HSG2 umfasst sind, können mit einem Draht verbunden sein, durch den das dritte Steuersignal CTRL_c eingegeben wird, und mit einem anderen Draht verbunden sein, durch den das eingegebene dritte Steuersignal CTRL c ausgegeben wird. Zu diesem Zweck können jeweils der zweite, sechste, zehnte und vierzehnte Header-Schalter HS2, HS6, HS10, HS14 einen Puffer darin umfassen. Der andere Draht, durch den das eingegebene dritte Steuersignal CTRL c ausgegeben wird, kann mit einem zweiten, sechste, zehnten und einem vierzehnten Header-Schalter verbunden sein, die in einer anderen Header-Schaltergruppe umfasst sind, die in dem zweiten Busverbindungssystem verbunden ist.
Der erste, dritte, fünfte, siebte, neunte, elfte, dreizehnte und fünfzehnte Header-Schalter HS1, HS3, HS5, HS7, HS9, HS11, HS13 und HS15 von dem ersten bis fünfzehnten Header-Schalter HS1 bis HS15, die in der zweiten Header-Schaltergruppe HSG2 umfasst sind, können mit einem Draht verbunden sein, durch den das vierte Steuersignal CTRL_d eingegeben wird, und mit einem anderen Draht verbunden sein, durch den das eingegebene vierte Steuersignal CTRL_d ausgegeben wird. Zu diesem Zweck können der erste, dritte, fünfte, siebte, neunte, elfte, dreizehnte und fünfzehnte Header-Schalter HS1, HS3, HS5, HS7, HS9, HS11, HS13 und HS15 jeweils einen Puffer darin umfassen. Der andere Draht, durch den das eingegebene vierte Steuersignal CTRL d ausgegeben wird, kann mit einem ersten, dritten, fünften, siebten, neunten, elften, dreizehnten und fünfzehnten Header-Schalter verbunden sein, die in einer anderen Header-Schaltergruppe umfasst sind, die in dem zweiten Busverbindungssystem verbunden ist.
Puffer BF können auf Pfaden angeordnet sein, durch welche das erste bis vierte Steuersignal CTRL_a, CTRL_b, CTRL_c und CTRL_d fließen. Die Puffer BF können eine Verringerung der Intensität des ersten bis vierten Steuersignals CTRL_a, CTRL_b, CTRL_c und CTRL_d verhindern.
10 ist ein Blockdiagramm einer elektronischen Vorrichtung 1 gemäß einer Ausführungsform.
Bezug nehmend auf 10 kann die elektronische Vorrichtung 1 durch eine Handheld-Vorrichtung implementiert werden, wie beispielsweise ein Mobiltelefon, ein Smartphone, ein Tablet-Personalcomputer (PC), ein persönlicher digitaler Assistent (PDA), ein digitaler Assistent für Unternehmen (EDA), ein digitales Aufnahmegerät, eine digitale Videokamera, einen tragbaren Multimedia-Player (PMP), eine persönliche Navigationsvorrichtung oder tragbare Navigationsvorrichtung (PND), eine Handheld-Spielekonsole oder ein e-Book.
Die elektronische Vorrichtung 1 kann ein SoC 1000, einen externen Speicher 1850, eine Anzeigevorrichtung 1550 und eine Stromüberwachungseinheit (Power Management Integrated Circuit, PMIC) 1950 umfassen.
Das SoC 1000 kann eine zentrale Verarbeitungseinheit (CPU) 1100, eine neuronale Verarbeitungseinheit (NPU) 1200, einen Grafikprozessor (GPU) 1300, einen Zeitgeber 1400, einen Anzeige-Controller 1500, einen Direktzugriffsspeicher (RAM) 1600, einen schreibgeschützten Speicher (ROM) 1700, einen Speicher-Controller 1800, eine Taktmanagementeinheit (CMU) 1900 und einen Bus 1050 umfassen. Das SoC 1000 kann ferner andere Komponenten zusätzlich zu den gezeigten Komponenten umfassen. Die elektronische Vorrichtung 1 kann ferner zum Beispiel die Anzeigevorrichtung 1550, den externen Speicher 1850 und die PMIC 1950 umfassen. Die PMIC 1950 kann außerhalb des SoC 1000 implementiert sein. Allerdings ist die Offenbarung nicht darauf beschränkt und das SoC 1000 kann eine Energieverwaltungseinheit (PMU) umfassen, die fähig ist, eine Funktion der PMIC 1950 durchzuführen.
Die CPU 1100 kann als Prozessor bezeichnet werden und Programme und/oder Daten, die in dem externen Speicher 1850 gespeichert sind, verarbeiten oder ausführen. Die CPU 1100 kann zum Beispiel Programme und/oder Daten ansprechend auf ein Betriebstaktsignal, das von der CMU 1900 ausgegeben wird, verarbeiten oder ausführen.
Die CPU 1100 kann durch einen Mehrkernprozessor implementiert sein. Der Mehrkernprozessor ist eine einzelne Rechenkomponente mit zwei oder mehr unabhängigen wesentlichen Prozessoren (die als Kerne bezeichnet werden) und jeder der Prozessoren kann Programmanweisungen lesen und ausführen. Programme und/oder Daten, die in dem ROM 1700, dem RAM 1600 und/oder dem externen Speicher 1850 gespeichert sind, können in einem Speicher der CPU 1100 entsprechend Umständen geladen werden.
Die NPU 1200 kann effizient eine große Rechenmenge verarbeiten, indem ein künstliches neuronales Netz verwendet wird. Die NPU 1200 kann Deep Learning durchführen, indem mehrere Matrixberechnungen gleichzeitig unterstützt werden.
Die GPU 1300 kann Daten, die durch den Speicher-Controller 1800 aus dem externen Speicher 1850 ausgelesen werden, in ein Signal konvertieren, das für die Anzeigevorrichtung 1550 geeignet ist.
Der Zeitgeber 1400 kann einen Zählwert, der eine Zeit angibt, basierend auf dem Betriebstaktsignal, das von der CMU 1900 ausgegeben wird, ausgeben.
Die Anzeigevorrichtung 1550 kann Bilder anzeigen, die Bildsignalen entsprechen, die von dem Anzeige-Controller 1500 ausgegeben werden. Die Anzeigevorrichtung 1550 kann zum Beispiel durch ein Flüssigkristalldisplay (LCD), eine Leuchtdioden(LED)-Anzeige, eine organische LED(OLED)-Anzeige, eine Aktivmatrix-OLED(AMOLED)-Anzeige oder eine flexible Anzeige implementiert werden. Der Anzeige-Controller 1500 kann einen Vorgang der Anzeigevorrichtung 1550 steuern.
Der RAM 1600 kann Programme, Daten oder Anweisungen vorübergehend speichem. Zum Beispiel können Programme und/oder Daten, die in dem externen Speicher 1850 gespeichert sind, vorübergehend in dem RAM 1600 gespeichert werden, der durch die CPU 1100 gesteuert wird, oder entsprechend einem Booting-Code, der in dem ROM 1700 gespeichert ist. Der RAM 1600 kann durch einen dynamischen RAM (DRAM) oder einen statischen RAM (SRAM) implementiert werden.
Der ROM 1700 kann permanente Programme und/oder Daten speichern. Der ROM 1700 kann durch löschbaren, programmierbaren, schreibgeschützten Speicher (EPROM) oder elektrisch löschbaren Nur-Lese-Speicher (EEPROM) implementiert werden.
Der Speicher-Controller 1800 kann mit dem externen Speicher 1850 durch eine Schnittstelle kommunizieren. Der Speicher-Controller 1800 steuert allgemein einen Betrieb des externen Speichers 1850 und steuert einen Datenaustausch zwischen einem Host und dem externen Speicher 1850. Der Speicher-Controller 1800 kann zum Beispiel entsprechend einer Anfrage des Hosts Daten auf den externen Speicher 1850 schreiben oder Daten aus dem externen Speicher 1850 lesen. Im Vorliegenden kann der Host eine Master-Vorrichtung sein, wie beispielsweise die CPU 1100, die GPU 1300 oder der Anzeige-Controller 1500.
Der externe Speicher 1850 ist ein Datenträger, der Daten speichert und kann ein Betriebssystem (OS), verschiedene Arten an Programmen und/oder verschiedene Arten an Daten speichern. Der externe Speicher 1850 kann zum Beispiel der DRAM 1600 sein, ist aber nicht darauf beschränkt. Der externe Speicher 1850 kann zum Beispiel eine nichtflüchtige Speichervorrichtung sein (z. B. eine Vorrichtung mit Flash-Speicher, ein Phasenänderungs-RAM (PRAM), ein magnetischer RAM (MRAM), ein resistiver RAM (RRAM) oder ein ferroelektrischer RAM (FeRAM)). Bei einer Ausführungsform kann der externe Speicher 1850 ein eingebetteter Speicher sein, der in dem SoC 1000 ausgebildet ist. Zudem kann der externe Speicher 1850 ein Flash-Speicher, eine eingebettete Multimedia-Karte (eMMC) oder ein Universal Flash Storage (UFS) sein.
Die CMU 1900 erzeugt das Betriebstaktsignal. Die CMU 1900 kann eine Taktsignalerzeugungsvorrichtung umfassen, wie beispielsweise eine Phasenregelschleife (PLL), eine Verzögerungsregelschleife (DLL) oder einen Kristalloszillator.
Das Betriebstaktsignalkann der GPU 1300 zur Verfügung gestellt werden. Das Betriebstaktsignal kann einer anderen Komponente (z. B. der CPU 1100 oder dem Speicher-Controller 1800) zur Verfügung gestellt werden. Die CMU 1900 kann eine Frequenz des Betriebstaktsignals ändern.
Die CPU 1100, die NPU 1200, die GPU 1300, der Zeitgeber 1400, der Anzeige-Controller 1500, der RAM 1600, der ROM 1700, der Speicher-Controller 1800 und die CMU 1900 können miteinander durch den Bus 1050 kommunizieren.
11 ist ein Blockdiagramm einer elektronischen Vorrichtung 2 gemäß einer Ausführungsform.
Bezug nehmend auf 11 kann die elektronische Vorrichtung 2 durch einen PC, einen Daten-Server oder eine elektronische Handheld-Vorrichtung implementiert werden.
Die elektronische Vorrichtung 2 kann einen SoC 2000, ein Kameramodul 2100, eine Anzeige 2200, eine Versorgungsquelle 2300, einen Eingabe-/Ausgabe-Anschluss 2400, einen Speicher 2500, eine Speichereinrichtung 2600, einen externen Speicher 2700 und eine Netzwerkvorrichtung 2800 umfassen.
Das Kameramodul 2100 zeigt ein Modul, das fähig ist, ein optisches Bild in ein elektrisches Bild zu konvertieren. Daher kann das elektrische Bild, das von dem Kameramodul 2100 ausgegeben wird, in der Speichereinrichtung 2600, dem Speicher 2500 oder dem externen Speicher 2700 gespeichert werden. Zudem kann das elektrische Bild, das aus dem Kameramodul 2100 ausgegeben wird, auf der Anzeige 2200 angezeigt werden.
Die Anzeige 2200 kann Daten anzeigen, die von der Speichereinrichtung 2600, dem Speicher 2500, dem Eingabe-/Ausgabe-Anschluss 2400, dem externen Speicher 2700 oder der Netzwerkvorrichtung 2800 ausgegeben werden. Die Anzeige 2200 kann die in 10 gezeigte Anzeigevorrichtung 1550 sein.
Die Versorgungsquelle 2300 kann mindestens einer der Komponenten eine Betriebsspannung zuführen. Die Versorgungsquelle 2300 kann durch die in 10 gezeigte PMIC 1950 gesteuert sein.
Der Eingabe-/Ausgabe-Anschluss 2400 gibt Anschlüsse an, durch die Daten an die elektronische Vorrichtung 2 übertragen werden, oder durch die Daten, die aus der elektronischen Vorrichtung 2 ausgegeben werden, an eine externe Vorrichtung übertragen werden. Der Eingabe-/Ausgabe-Anschluss 2400 kann zum Beispiel ein Anschluss sein, der eingerichtet ist, ein Zeigegerät, wie beispielsweise eine Maus, zu verbinden, ein Anschluss, der eingerichtet ist, einen Drucker zu verbinden, oder ein Anschluss, der eingerichtet ist, ein USB-Laufwerk (USB: Universeller serieller Bus) zu verbinden.
Der Speicher 2500 kann durch einen flüchtigen Speicher oder einen nichtflüchtigen Speicher implementiert werden. Gemäß einer Ausführungsform kann ein Speicher-Controller, der fähig ist, einen Datenzugriffsvorgang, z. B. einen Lesevorgang, einen Schreibvorgang (oder einen Programmiervorgang) oder einen Löschvorgang in dem Speicher 2500 zu steuern, in dem SoC 2000 integriert oder eingesetzt sein. Gemäß einer Ausführungsform kann der Speicher-Controller zwischen dem SoC 2000 und dem Speicher 2500 implementiert sein.
Die Speichereinrichtung 2600 kann durch ein Festplattenlaufwerk oder ein Festkörperlaufwerk (SSD) implementiert sein.
Der externe Speicher 2700 kann durch eine Secure-Digital(SD)-Karte oder eine Multimedia-Karte (MMC) implementiert sein. Gemäß einer Ausführungsform kann der externe Speicher 2700 eine Subscriber-Identification-Module(SIM)-Karte oder eine Universal-Subscriber-Identity-Module(USIM)-Karte sein.
Die Netzwerkvorrichtung 2800 gibt eine Vorrichtung an, die fähig ist, die elektronische Vorrichtung 2 mit einem verdrahteten Netzwerk oder einem drahtlosen Netzwerk zu verbinden.
Obwohl die Offenbarung mit Bezug auf Ausführungsformen derselben genau gezeigt und beschrieben worden ist, versteht es sich, dass verschiedene Veränderungen hinsichtlich der Form und den Details vorgenommen werden können, ohne vom Schutzumfang der nachfolgenden Ansprüche abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 1020210018539 [0001]

Claims

Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung, wobei das SoC aufweist: einen ersten Kern, der eingerichtet ist, eine erste Versorgungsspannung durch eine erste Leistungsschiene zu empfangen und ansprechend auf ein erstes Taktsignal einen Vorgang durchzuführen; und einen Leistungsmanager, der eingerichtet ist, die erste Versorgungsspannung zu verwalten, wobei der Leistungsmanager aufweist: eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, ansprechend auf eine Mehrzahl von Steuersignalen die erste Leistungsschiene mit einer zweiten Leistungsschiene zu verbinden, durch welche die externe Versorgungsspannung zugeführt wird; und einen Spannungsregler, der eingerichtet ist, die erste Versorgungsspannung mit einer Sollspannung in einem Zustand zu vergleichen, in dem ein Zuführen des ersten Taktsignals an den ersten Kern unterbrochen ist, und die Mehrzahl von Steuersignalen basierend auf einem Vergleichsergebnis zu erzeugen.
SoC nach Anspruch 1, wobei jeder der Mehrzahl von Header-Schalterstromkreisen eine voneinander unterschiedliche Anzahl an Header-Schaltern von der Mehrzahl von Header-Schalterstromkreisen aufweist, und wobei ein Header-Schalterstromkreis aus der Mehrzahl von Header-Schalterstromkreisen, welcher eine größte Anzahl an Header-Schaltern aufweist, in dem Zustand eingeschaltet ist, in dem ein Zuführen des ersten Taktsignals an den ersten Kern unterbrochen ist.
SoC nach Anspruch 2, wobei für jede ganze Zahl k größer gleich 2 eine Anzahl an Header-Schaltern, die in einem k-ten Header-Schalterstromkreis von der Mehrzahl von Header-Schalterstromkreisen umfasst ist, ein Doppeltes einer Anzahl an Header-Schaltern beträgt, die in einem (k-1)-ten Header-Schalterstromkreis umfasst ist.
SoC nach Anspruch 1, wobei die Mehrzahl von Header-Schalterstromkreisen aufweist: einen ersten Header-Schalterstromkreis aufweisend n Header-Schalter (n ist eine positive ganze Zahl), die entsprechend einem Logikpegel eines ersten Steuersignals aus der Mehrzahl von Steuersignalen eingeschaltet werden; einen zweiten Header-Schalterstromkreis aufweisend 2n Header-Schalter, die entsprechend einem Logikpegel eines zweiten Steuersignals aus der Mehrzahl von Steuersignalen eingeschaltet werden; einen dritten Header-Schalterstromkreis aufweisend 4n Header-Schalter, die entsprechend einem Logikpegel eines dritten Steuersignals aus der Mehrzahl von Steuersignalen eingeschaltet werden; und einen vierten Header-Schalterstromkreis aufweisend 8n Header-Schalter, die entsprechend einem Logikpegel eines vierten Steuersignals aus der Mehrzahl von Steuersignalen eingeschaltet werden.
SoC nach Anspruch 4, wobei der Spannungsregler ferner eingerichtet ist: die erste Versorgungsspannung zu überwachen, die dem ersten Kern bereitgestellt wird; und einen Logikpegel von mindestens einem des ersten bis dritten Steuersignals auf einen Einschaltpegel entsprechend einem Differenzpegel gleich einer Differenz zwischen der Sollspannung und der ersten Versorgungsspannung zu ändern.
SoC nach Anspruch 5, wobei eine Dauer, über die der Logikpegel des ersten Steuersignals den Einschaltpegel beibehält, kürzer ist als eine Dauer, über die der Logikpegel des zweiten Steuersignals den Einschaltpegel beibehält, und wobei die Dauer, über die der Logikpegel des zweiten Steuersignals den Einschaltpegel beibehält, kürzer ist als eine Dauer, über die der Logikpegel des dritten Steuersignals den Einschaltpegel beibehält.
SoC nach Anspruch 1, ferner aufweisend einen zweiten Kern, der eingerichtet ist, ansprechend auf ein zweites Taktsignal mit einer höheren Frequenz als einer Frequenz des ersten Taktsignals basierend auf einer zweiten Versorgungsspannung, die aus der externen Versorgungsspannung erzeugt wird, einen Vorgang durchzuführen, wobei die erste Versorgungsspannung, die dem ersten Kern in dem Zustand zugeführt wird, in dem ein Zuführen des ersten Taktsignals an den ersten Kern unterbrochen ist, niedriger ist als die zweite Versorgungsspannung.
SoC nach Anspruch 1, wobei die erste Versorgungsspannung und die Sollspannung jeweils niedriger sind als die externe Versorgungsspannung.
SoC nach Anspruch 1, wobei der Spannungsregler ferner eingerichtet ist, eine Kompensations-Versorgungsspannung in dem Zustand zu erzeugen, in dem ein Zuführen des ersten Taktsignals unterbrochen ist, und die Kompensations-Versorgungsspannung dem ersten Kern bereitzustellen, und wobei eine Summe der Kompensations-Versorgungsspannung und der ersten Versorgungsspannung gleich der Sollspannung ist.
SoC nach Anspruch 1, wobei die erste Versorgungsspannung in einem Zustand, in dem der erste Kern das erste Taktsignal empfängt, höher als die Sollspannung und kleiner gleich der externen Versorgungsspannung ist.
Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung, wobei das SoC aufweist: einen Kern, der eingerichtet ist, einen Takt-Gating-Zustand zu halten, in dem ein Zuführen eines Taktsignals von einer Außenseite unterbrochen ist; eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, eine Versorgungsspannung, die gegenüber der externen Versorgungsspannung reduziert ist, ansprechend auf eine Mehrzahl von Steuersignalen an den Kern zu liefern; und einen Spannungsregler, der eingerichtet ist: die Versorgungsspannung zu überwachen; Logikpegel der Mehrzahl von Steuersignalen entsprechend einem Differenzpegel, der gleich einer Differenz zwischen der Versorgungsspannung und einer Sollspannung ist, zu ändern; und die Mehrzahl von Steuersignalen, deren Logikpegel geändert wurden, an die Mehrzahl von Header-Schalterstromkreisen auszugeben.
SoC nach Anspruch 11, wobei, wenn ein Header-Schalterstromkreis aus der Mehrzahl von Header-Schalterstromkreisen, welcher eine voreingestellte Anzahl oder mehr an Header-Schaltern aufweist, eingeschaltet ist, die Versorgungsspannung dem Kern zugeführt wird.
SoC nach Anspruch 12, wobei die Mehrzahl von Steuersignalen ein erstes bis k-tes Steuersignal (k ist eine ganze Zahl größer gleich 2) aufweist, wobei das k-te Steuersignal des ersten bis k-ten Steuersignals einen Einschaltpegel aufweist, wobei die Mehrzahl von Header-Schalterstromkreisen einen ersten bis k-ten Header-Stromkreis aufweist, wobei für jede ganze Zahl r größer gleich 2 und kleiner gleich k eine Anzahl an Header-Schalterstromkreisen, die in einem r-ten Header-Schalterstromkreis aus dem ersten bis k-ten Header-Schalterstromkreis umfasst sind, ein Doppeltes einer Anzahl an Header-Schaltern beträgt, die in einem (r-1)-ten Header-Schalterstromkreis umfasst sind, und wobei die Header-Schalter, die in einem k-ten Header-Schalterstromkreis umfasst sind, ansprechend auf das k-te Steuersignal eingeschaltet werden.
SoC nach Anspruch 13, wobei der Spannungsregler ferner eingerichtet ist, einen Logikpegel von mindestens einem aus dem ersten bis (k-1)-ten Steuersignal zu dem Einschaltpegel gemäß dem Differenzpegel zu ändern.
SoC nach Anspruch 14, wobei das erste bis (k-1)-te Steuersignal jeweils Werten von (k-1) Bits entspricht, und wobei der Spannungsregler ferner eingerichtet ist: bitweise Daten basierend auf einem Quotienten zu erstellen, der erhalten wird, indem der Differenzpegel durch einen voreingestellten Einheitsspannungspegel dividiert wird; und Logikpegel des ersten bis (k-1)-ten Steuersignals entsprechend Bit-Werten des Quotienten zu ändern.
SoC nach Anspruch 15, wobei der Spannungsregler ferner eingerichtet ist: basierend auf der externen Versorgungsspannung eine Kompensations-Versorgungsspannung entsprechend einem Rest zu erzeugen, der erhalten wird, indem der Differenzpegel durch den voreingestellten Einheitsspannungspegel dividiert wird; und die Kompensations-Versorgungsspannung an den Kern auszugeben.
SoC nach Anspruch 16, wobei die Kompensations-Versorgungsspannung und die Versorgungsspannung der Sollspannung entsprechen.
Ein-Chip-System (SoC) zum Empfangen einer externen Versorgungsspannung, wobei das SoC aufweist: einen Kern, der einen Takt-Gating-Zustand aufweist, in dem ein Zuführen eines Taktsignals von der Außenseite unterbrochen ist; und einen Leistungs-Manager, der eingerichtet ist, eine Versorgungsspannung basierend auf der externen Versorgungsspannung zu erzeugen und die Versorgungsspannung dem Kern bereitzustellen, wobei der Leistungs-Manager ferner eingerichtet ist, jedes Mal, wenn die Versorgungsspannung niedriger ist als eine Sollspannung für das Beibehalten des Takt-Gating-Zustands, die Versorgungsspannung zu erhöhen, und wobei die Sollspannung niedriger ist als die externe Versorgungsspannung.
SoC nach Anspruch 18, wobei der Leistungs-Manager ferner eingerichtet ist, einen erhöhten Betrag der Versorgungsspannung entsprechend einer Differenz zwischen der Sollspannung und der Versorgungsspannung zu bestimmen.
SoC nach Anspruch 18, wobei der Leistungs-Manager aufweist: eine Mehrzahl von Header-Schalterstromkreisen, die eingerichtet sind, als Versorgungsspannung eine Spannung, die gegenüber der externen Versorgungsspannung reduziert ist, ansprechend auf eine Mehrzahl von Steuersignalen an den Kern zu liefern; und einen Spannungsregler, der eingerichtet ist, jeweilige Logikpegel der Mehrzahl von Steuersignalen entsprechend einem Differenzpegel, der gleich einer Differenz zwischen der Versorgungsspannung und der Sollspannung ist, zu ändern.