TWI653535B - 實體層單元中之兼容C-Phy及/或D-Phy標準的重複IO結構 - Google Patents

實體層單元中之兼容C-Phy及/或D-Phy標準的重複IO結構 Download PDF

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TWI653535B
TWI653535B TW106128182A TW106128182A TWI653535B TW I653535 B TWI653535 B TW I653535B TW 106128182 A TW106128182 A TW 106128182A TW 106128182 A TW106128182 A TW 106128182A TW I653535 B TWI653535 B TW I653535B
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Abstract

本發明揭露一種用於實體層單元中的電路，該電路包括兩個三線組(trio) 與該兩個三線組之間的一共通線，其中每個三線組包括三條線以傳輸數據，而該共通線可配置為信號線以傳輸數據，或是配置為屏蔽線以減少兩個三線組間之干擾。此外，一個四IO區塊(Quad-IO block)可被設計為用於支援D-PHY之兩個通道或是C-PHY之一個三線組以傳輸數據，其中該四IO區塊具有一共通線，其可被配置為D-PHY之一信號線以傳輸數據或是C-PHY之一屏蔽線以減少兩個三線組間之干擾。多個相同的四IO區塊之多個晶片墊片可以沿同一方向佈置，以防止D-PHY通道或C-PHY三線組之間的性能差異。

Description

實體層單元中之兼容C-Phy及/或D-Phy標準的重複IO結構
本發明涉及實體層單元中的IO架構，並且特別地，但不排他地，涉及實體層單元中的多個IO墊片佈置。
MIPI聯盟的Phy工作組為高速實體層設計開發了三個規範，以支持多種應用需求。D-PHY標準主要用於支持使用差分信號來傳輸數據的攝影機或顯示屏等應用。C-PHY標準使用3相符號編碼技術於三條線上傳輸數據，其中每一符號可提供2.28位元之容量，而C-PHY可達到每秒傳輸25億(2.5Giga)符號。C-PHY具有許多與D-PHY相同的特性，因為C-PHY的許多部分都是從D-PHY調適而來。C-PHY能夠與D-PHY可使用相同的一組晶片墊片，以便能夠設計支持C-PHY標準與D-PHY標準之雙模晶片。
圖1示出了D-PHY的波形圖100，其中D-PHY中的每個通道101，102，103分別由一對差分信號線組成，其中通道102，103為數據通道以傳輸數據，而通道101為時脈通道以採樣數據通道中的數據。D-PHY通常具有多條通道，例如4條數據通道以傳輸數據以及1條時脈通道以採樣數據通道中的數據， 在D-PHY中可被簡稱為4D1C操作模式，其中4D1C操作模式總共有10條線，因為每個數據或時脈通道都是由一對差分信號線來組成。
圖2示出了C-PHY的波形圖200，其中C-PHY使用3條單端線(three single-ended lines)201，202，203(將被簡稱為三線組)來傳輸數據。C-PHY可以使用多個三線組來傳輸數據，以滿足不同的帶寬需求。C-PHY的每個單端線使用三個不同的電壓電平，即低電平(VL)，共模(Common-Mode)電平(VCM)與高電平(VH)，來編碼數據。
為了支持D-PHY和C-PHY之間的可配置或可選擇的設計，通常情況下，兩個不同的低壓差穩壓器(Low dropped-out Regulator，LDO)分別在其中之一個電源域中支持D-PHY中的三個差分信號對或C-PHY中的兩個三線組，同時在另一個電源域中支持D-PHY中的兩個差分信號對或C-PHY中的一個三線組。
圖3a示出了串行器300，其將並行位元(諸如20位元)轉換為串行位元以用於傳輸，串行器300的輸出D(n)和D(n+1)將被輸入到在圖3b中的的電壓模式驅動器350以發送信號。
如圖3b所示，電壓模式驅動器350使用低壓差穩壓器360以產生一對差分信號對DP和DN，以輸出DP和DN間的差分電壓；數據邏輯塊362將D(n)和D(n+1)作為輸入，並產生一控制信號以控制電晶體T0和T1的閘極，數據邏輯塊361取D(n)和D(n+1)作為輸入，並產生一控制信號以控制電晶體T2和T3的閘極。由DP和DN驅動的差分信號將被傳送到遠程接收器，以形成通過電晶體T0和電晶體T3或電晶體T2和電晶體T1的電流迴路。低壓差穩壓器360可以是調節輸出電壓的直流線性穩壓器。
圖4示出了在實體層單元(PHY)中之IO區塊的方塊圖400，其中，低壓差穩壓器組1 420提供六IO區塊之電源以及低壓差穩壓器組2 430之提供四IO區塊之電源，其中在D-PHY模式中呈現四個數據通道和一個時脈通道(4D1C)或在C-PHY模式中呈現三個三線組。也就是說，兩種不同的IO區塊被配置於單一實體層單元中。低壓差穩壓器組1 420之六IO區塊在六條線上傳輸信號，六條線即D0P/T0A 401、D0N/T0B 402、D1P/T0C 403、D1N/T1A 404、C0P/T1B 405以及C0N/T1C 406，其中每一條線被一相對應的一驅動器來驅動，驅動器之前可有一前置驅動器，前置驅動器可有一串行器；低壓差穩壓器組2 430中的四IO區塊在四條線上傳輸信號，四條線即D2P/T2A 411、D2N/T2B 412、D3P/T2C 413以及D3N/TNA 414，其中每一條線被一相對應的一驅動器來驅動，驅動器之前可有一前置驅動器，前置驅動器可有一串行器。當實體層單元(PHY)被配置為D-PHY模式時，低壓差穩壓器組1 420下的六條線D0P-D0N 401，402、D1P-D1N 403，404以及C0P-C0N 405，406是用於傳輸三組D-PHY差分信號對，其中，C0P-C0N 405，406在時脈通道中發送時脈信號；D0P-D0N 401，402以及D1P-D1N 403，404在兩個D-PHY數據通道中發送數據。類似地，低壓差穩壓器組2 430下的四條線D2P/T2A 411，D2N/T2B 412、D3P/T2C 413、D3N/TNA 414是用於傳輸兩組D-PHY差分信號對。當被配置為C-PHY模式時，低壓差穩壓器組1 420中的三條線T0A-T0B-T0C 401、402、403是作為C-PHY的第一個三線組，用於發送三個單端信號，三條線T1A-T1B-T1C 404，405、406是作為C-PHY的第二個三線組，用於發送三個單端信號。類似地，低壓差穩壓器組2 430下的三條線T2A-T2B-T2C 411、412、413是作為C-PHY的第三個三線組，用於發送三個單端信號。TNA 414在C-PHY模式時不被使用。
圖5a示出了傳統的晶片墊片佈置500A，其中封裝在區塊500、501、502、503、504中的晶片墊片，在C-PHY模式中之兩個相鄰的三線組晶片墊片間會發生干擾，從而導致C-PHY的信噪比(SNR)較差於D-PHY的信噪比。請注意，對於D-PHY模式示出了灰色矩形區塊，而對於C-PHY模式並未示出。
圖5b示出另一個傳統的晶片墊片佈置500B，其中封裝在區塊550、551、552、553、554中的晶片墊片555、556被保留以減少在C-PHY模式中的干擾；然而，區塊550、551、552、553、554的非對稱墊片佈置對於D-PHY是不利的，且會導致性能問題，例如抖動(Jitter)測量和/或不同通道之間的設計問題。請返回參考圖4和5b，其中兩個三線組T0(T0A、T0B、T0C)和T1(T1A、T1B、T1C)共同使用同一低壓差穩壓器420，這也將引起電源干擾的另一個問題。
此外，從信噪比(SNR)的角度來看，C-PHY模式將更容易受到噪聲的影響，因為每個C-HPY模式的三線組是使用三條單端線來進行傳輸。此外，AD-PHY=0.2,AC-PHY=0.25/2，所以給定相同的干擾，C-PHY模式的信噪比(SNR)比D-PHY模式的信噪比(SNR)低4dB。因此，CPHY模式需要更好的機制來減少相鄰的兩個三線組間之信號干擾。
因此，需要一種支持D-PHY和C-PHY或其他類似實體層結構的更好的實體層單元設計，來解決上述問題。
本發明的一個目的是提供一種支持D-PHY標準和C-PHY標準或是具有該等標準之兼容規格的四IO區塊(Quad-IO block)。多個四IO區塊 (Quad-IO block)可以被使用來滿足不同的帶寬需求，並以重複佈置該四IO區塊(Quad-IO block)的方式來獲得一墊片佈置的對稱結構，以減少D-PHY不同通道之間的性能差異，例如抖動(jitter)差異。墊片佈置的對稱結構也可減少設計人員在電路設計和驗證方面的工作，例如，以一致的方式(如一最小測量時間)來測量，包括抖動(jitter)、眼圖張開度(eye-opening)、干擾等性能，而這種墊片佈置的對稱結構可以顯著減少上述之測量時間。
本發明的另一個目的是在C-PHY的每兩個相鄰的三線組之間提供屏蔽線，以便減少每個兩個相鄰三線組之間的信號干擾。此外，每個四IO區塊(Quad-IO block)中的三線組都有專用的低壓差穩壓器電源域，以防止來自其他相鄰三線組的電源干擾。需要注意的是，四IO區塊(Quad-IO block)可以支援C-PHY模式或雙模式(即可選擇D-PHY模式與C-PHY模式其中之一模式來運作)。
在一實施例中，一種位於一實體層單元(PHY)中的電路，所述電路包括兩個三線組(trio)以及一屏蔽線，其中每一個三線組包括用於傳輸信號的三條信號線，以及所述屏蔽線位於所述兩個三線組之間，用於減少所述兩個三線組間的信號干擾。
在一實施例中，其中所述電路包括至少兩個四IO區塊，其中一第一四IO區塊包括一第一三線組和一第一屏蔽線，以及一第二四IO區塊包括一第二三線組和一第二屏蔽線，其中，所述第一屏蔽線位於所述第一三線組與所述第二三線組之間，以減少所述第一三線組與所述第二三線組間的信號干擾。
在一實施例中，其中第一屏蔽線和第二屏蔽線中的每一個屏蔽線能夠被配置為浮動(floating)或一直流電壓(DC voltage)。
在一實施例中，其中所述至少兩個四IO區塊相鄰配置，以形成一由交錯墊片構成的重複結構，其中每個所述信號線與屏蔽線分別電性連接至所述由交錯墊片(staggering pads)構成的重複結構中的一相對應的墊片。
在一實施例中，其中所述至少兩個四IO區塊相鄰配置，以形成一由線排墊片構成的重複結構，其中每個所述信號線與屏蔽線分別電性連接至所述由線排墊片(in-line pads)構成的重複結構中的一相對應的墊片。
在一實施例中，其中所述至少兩個四IO區塊的每一個區塊可在專用低壓差穩壓器(Low dropped-out Regulator，LDO)電源域下操作，以防止電源干擾。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的發送器中，其中該發送器包括一前置驅動器和驅動器以傳輸數據至該信號線。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的接收器中以接收該信號線的數據。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的收發器中，以傳輸數據至該信號線以及接收該信號線的數據。
在一實施例中，其中所述的電路符合C-PHY標準。
在一實施例中，一種位於一實體層單元(PHY)中的電路，所述電路包括兩個三線組與其間的共通線，其中所述兩個三線組的每一個三線組包括用於傳輸信號的三條信號線，其中當所述電路被配置在一第一模式時，所述共通線被配置為一信號線，用於傳輸一相對應的信號，以及當所述電路被配 置在一第二模式時，所述共通線被配置為一屏蔽線，用於減少所述兩個三線組間的信號干擾。
在一實施例中，其中所述電路包括至少兩個四IO區塊，其中一第一四IO區塊包括一第一三線組和一第一屏蔽線，以及一第二四IO區塊包括一第二三線組和一第二屏蔽線，其中，所述第一屏蔽線位於所述第一三線組與所述第二三線組之間，以減少所述第一三線組與所述第二三線組間的信號干擾。
在一實施例中，其中當所述共通線被配置為所述第二模式中的屏蔽線時，所述屏蔽線能夠被配置為浮動或一直流電壓，以減少所述兩個三線組間的信號干擾。
在一實施例中，其中所述至少兩個四IO區塊的每一個區塊可在專用低壓差穩壓器(Low dropped-out Regulator，LDO)電源域下操作，以防止電源干擾。
在一實施例中，其中所述四IO區塊包括在所述兩種模式之一中的適合或適應的兩組差分信號對。
在一實施例中，其中所述至少兩個四IO區塊相鄰配置，以便形成一由交錯墊片構成的重複結構，其中每個所述信號線與屏蔽線分別電性連接至所述由交錯墊片構成的重複結構中的一相對應的墊片。
在一實施例中，其中所述至少兩個四IO區塊相鄰配置，以形成一由線排墊片構成的重複結構，其中每個所述信號線與屏蔽線分別電性連接至所述由線排墊片構成的重複結構中的一相對應的墊片。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的發送器中，其中該發送器包括一前置驅動器和驅動器以傳輸數據至該信號線。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的接收器中以接收該信號線的數據。
在一實施例中，其中，所述三條信號線中的每一條信號線位於一相對應的收發器中，以傳輸數據至該信號線以及接收該信號線的數據。
在一實施例中，其中，所述PHY電路被包括在一接收器中，所述接收器從所述三線組接收數據。
在一實施例中，其中，所述PHY電路被包括在一發送器中，所述發送器向所述三線組發送數據。
在一實施例中，其中，所述PHY電路被包括在一收發器中，所述接收器向所述三線組發送數據以及從所述三線組接收數據。
通過以下的附圖的簡要說明和實施方式的詳細說明，容易理解本發明的優點、範圍和技術細節。
100‧‧‧D-PHY的波形圖
200‧‧‧C-PHY的波形圖
300‧‧‧串行器
350‧‧‧電壓模式驅動器
360‧‧‧低壓差穩壓器
361‧‧‧數據邏輯塊
362‧‧‧數據邏輯塊
400‧‧‧IO區塊的方塊圖
401‧‧‧線(D0P/T0A)
402‧‧‧線(D0N/T0B)
403‧‧‧線(D1P/T0C)
404‧‧‧線(D1N/T1A)
405‧‧‧線(C0P/T1B)
406‧‧‧線(C0N/T1C)
411‧‧‧線(D2P/T2A)
412‧‧‧線(D2N/T2B)
413‧‧‧線(D3P/T2C)
414‧‧‧線(D3N/TNA)
420‧‧‧低壓差穩壓器
430‧‧‧低壓差穩壓器
500A‧‧‧墊片佈置
500B‧‧‧墊片佈置
501‧‧‧區塊
502‧‧‧區塊
503‧‧‧區塊
504‧‧‧區塊
550‧‧‧區塊
551‧‧‧區塊
552‧‧‧區塊
553‧‧‧區塊
554‧‧‧區塊
555‧‧‧晶片墊片
556‧‧‧晶片墊片
600‧‧‧四IO區塊
611‧‧‧串行器
612‧‧‧前置驅動器
613‧‧‧驅動器
614‧‧‧線(D0P/T0A)
621‧‧‧串行器
622‧‧‧前置驅動器
623‧‧‧驅動器
624‧‧‧線(D0N/T0B)
631‧‧‧串行器
632‧‧‧前置驅動器
633‧‧‧驅動器
634‧‧‧線(D1P/T0C)
641‧‧‧串行器
642‧‧‧前置驅動器
643‧‧‧驅動器
644‧‧‧線(D1N/TNA)
700‧‧‧實體層單元(PHY)
701‧‧‧線(D0P/T0A)
702‧‧‧線(D0N/T0B)
703‧‧‧線(D1P/T0C)
704‧‧‧線(D1N/TNA)
705‧‧‧線(C0P/T1A)
706‧‧‧線(C0N/T1B)
707‧‧‧線(DNP/T1C)
708‧‧‧線(DNN/TNA)
709‧‧‧線(D2P/T2A)
710‧‧‧線(D2N/T2B)
711‧‧‧線(D3P/T2C)
712‧‧‧線(D3N/TNA)
750‧‧‧低壓差穩壓器組1
751‧‧‧低壓差穩壓器組2
752‧‧‧低壓差穩壓器組3
800‧‧‧發送器
900‧‧‧墊片佈置圖
901‧‧‧區塊
902‧‧‧區塊
903‧‧‧區塊
1000‧‧‧晶片墊片
1000C‧‧‧C-PHY模式的墊片佈置圖
1000D‧‧‧D-PHY模式中的墊片佈置圖
1001‧‧‧晶片墊片
1002‧‧‧晶片墊片
1003‧‧‧晶片墊片
1004‧‧‧晶片墊片
1005‧‧‧晶片墊片
1006‧‧‧晶片墊片
1007‧‧‧晶片墊片
1020‧‧‧封裝晶片的墊片
1021‧‧‧封裝晶片的墊片
1022‧‧‧封裝晶片的墊片
1023‧‧‧封裝晶片的墊片
1024‧‧‧封裝晶片的墊片
1025‧‧‧封裝晶片的墊片
1026‧‧‧封裝晶片的墊片
1027‧‧‧封裝晶片的墊片
1030‧‧‧PCB的墊片
1031‧‧‧PCB的墊片
1032‧‧‧PCB的墊片
1034‧‧‧PCB的墊片
1035‧‧‧PCB的墊片
1036‧‧‧PCB的墊片
圖1示出了在D-PHY的通道中發送數據以及源同步時鐘的波形圖。
圖2示出了在C-PHY中之三線組發送數據的波形圖，其中，三線組具有發送數據的三條單端線。
圖3a示出了串行相鄰位元的電路，相鄰位元被轉為串行位元後，被輸入到圖3b中的電路。
圖3b示出了使用低壓差穩壓器產生一對輸出差分信號DP和DN的電壓模式驅動器。
圖4示出了傳統的支援D-PHY與C-PHY之IO區塊圖。
圖5a-5b示出了兩個傳統的晶片墊片佈置圖。
圖6示出了根據本發明的一個實施例的一個四IO區塊圖。
圖7示出了根據本發明的一個實施例的的支援D-PHY與C-PHY之IO區塊圖，其中三個圖6中的四IO區塊圖在單一實體層(PHY)單元中被使用。
圖8示出了根據本發明的一個實施例的在一個低壓差穩壓器下產生一對差分信號DP和DN的驅動器。
圖9示出了根據本發明的一個實施例的晶片墊片佈置圖。
圖10a示出了根據本發明的一個實施例的晶片墊片、封裝晶片墊片與電路板墊片的佈置圖。
圖10b示出了根據本發明的另一個實施例的晶片墊片、封裝晶片墊片與電路板墊片的佈置圖。
圖11示出了根據本發明的一個實施例的在一實體層單元(PHY)中形成支援D-PHY與C-PHY之電路的流程圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
本發明公開了一種實體層單元(PHY)中的電路，該電路以C-PHY模式操作，所述電路包括兩個三線組(trio)以及一屏蔽線(shielding wire)，其中每一個三線組包括用於傳輸信號的三條信號線，以及屏蔽線可配置為浮動，接地或一直流電壓以作為屏蔽線。在一個實施例中，實體層單元(PHY)中的所述電路包括兩個三線組和其間的共通線，其中所述兩個三線組的每一個三線組包括用於傳輸信號的三條信號線，其中當所述電路被配置在一第一模式時，所述共通線配置為一信號線，用於傳輸一相對應的信號，以及當所述電路被配置在一第二模式時，所述共通線配置為一屏蔽線，用於減少所述兩個三線組間的信號干擾。
此外，在根據本發明的一個實施例中，四IO區塊被設計可配置在兩個D-PHY通道中發送數據，其中共通線被配置為信號線，或者四IO區塊可配置一個C-PHY三線組，其中共通線被配置為屏蔽線以減少兩個相鄰的C-PHY三線組之間的信號干擾。此外，相同的四IO區塊可以在實體層單元中多次配置，以滿足不同的帶寬需求。
請注意，四IO區塊也可以適用於其他實體層結構，但不限於僅C-PHY和/或D-PHY。
如圖6所示，四IO區塊600包含四條線，即D0P/T0A 614、D0N/T0B 624、D1P/T0C 634和D1N/TNA 644。線D0P/T0A 614在四IO區塊600內可具有相對應的數據路徑，即串行器611、前置驅動器612和驅動器613，但不受限於此；線D0N/T0B 624在四IO區塊600內可具有相對應的數據路徑，即串行器621、前置驅動器622和驅動器623，但不受限於此；線D1P/T0C 634在四IO區塊600內可具有相對應的數據路徑，即串行器631，前置驅動器632和驅動器633，但不受限於此；線D1N/TNA 644在四IO區塊600內可具有相對應的數據路徑，即串行器641、前置驅動器642和驅動器643，但不受限於此。請注意，儘管四IO區塊600中的元件標註不同，它們可以共享相同的電路或以某種方式組合，本發明不限於四IO區塊600的實作方式。四線D0P 614、D0N 624、D1P 634和D1N 644是用於在D-PHY模式中發送兩組差分信號對；三線組T0A 614、T0B 624以及T0C 634是用於在C-PHY模式中傳輸三個單端信號，共通線TNA 644通過晶片上的一下拉電路可編程為接地或一直流電壓以作為一屏蔽線以防止兩個相鄰C-PHY三線組之間的干擾，也可沿伸以用於減少封裝晶片或PCB上兩個相鄰C-PHY三線組之間的干擾。晶片上的每個所述信號線與屏蔽線將被電性連接或電性耦合到晶片上的墊片，以與封裝晶片上的墊片電性連接。四IO區塊600具有自己專用的低壓差穩壓器650電源域。請注意，實現四IO區塊600的方法有多種不同方式，四IO區塊600中的某些電路可以移除到四IO區塊600之外，以滿足不同的應用需求。例如，低壓差穩壓器650可以位於四IO區塊600的外部。
如圖7所示，可以使用實體層單元(PHY)700的電路來傳輸4個D-PHY的數據通道或3個C-PHY的三線組，其可被稱為4D1C/3-Trios操作模式，其中圖6中的三個四IO區塊600可以配置在單一實體層單元(PHY)700中，即第 一四IO區塊，第二四IO區塊和第三四IO區塊。第一個四IO區塊由低壓差穩壓器組1750供電，並且包含四條線，即D0P/T0A 701、D0N/T0B 702、D1P/T0C 703以及D1N/TNA 704，其中D0P 701、D0N702、D1P 703和D1N 704是用於發送D-PHY的兩組差分信號對；三線組，T0A 701、T0B 702和T0C 703是作為在C-PHY中的第一個三線組以傳輸三個單端信號；共通線TNA 704通過晶片上的一下拉電路可編程為接地或一直流電壓以防止兩個相鄰C-PHY三線組之間的干擾，也可沿伸以用於減少封裝晶片或PCB上兩個相鄰C-PHY三線組之間的干擾。
第二個四IO區塊由低壓差穩壓器組2751供電，且包含四條線，即C0P/T1A 705、C0N/T1B 706、DNP/T1C 707以及DNN/TNA 708，其中C0P-C0N 705、706差分信號對是用於傳輸D-PHY的時脈，DNP-DNN 707、708可以通過片上下拉電路浮動或編程到地或恆定的直流電壓，以防止兩個相鄰C-PHY三線組之間的干擾，也可沿伸以用於減少封裝晶片或PCB上兩個相鄰C-PHY三線組之間的干擾；三線組T1A 705、T1B 706以及T1C 707是作為在C-PHY中的第二個三線組以傳輸三個單端信號；共通線TNA 708可通過晶片上的一下拉電路可編程為接地或一直流電壓以防止兩個相鄰C-PHY三線組之間的干擾，也可沿伸以用於減少封裝晶片或PCB上兩個相鄰C-PHY三線組之間的干擾。
第三個四IO區塊由低壓差穩壓器組3752供電，且包含四條線，即D2P/T2A 709、D2N/T2B 710、D3P/T2C 711以及D3N/TNA 712，其中四條線D2P 709、D2N 710、D3P 711以及D3N 712是用於在D-PHY模式下傳輸兩組差分信號對；三線組T2A 709，T2B 710以及T2C 711是作為在C-PHY中的第三個三線組以傳輸三個單端信號；組合導線TNA 712可以通過晶片上的一下拉電 路可編程為接地或一直流電壓以防止兩個相鄰C-PHY三線組之間的干擾，也可沿伸以用於減少封裝晶片或PCB上兩個相鄰C-PHY三線組之間的干擾。
圖8示出了用於產生一差分信號對DP和DN的發送器800，其中電晶片體T4通過電阻器R1耦合到DP，電晶片體T5通過電阻器R2耦合到DN，其中當電晶體T4的閘極G1的控制信號被激發時，電晶體T4將被導通，而將DP通過電晶體T4和電阻器R1連接到地；當電晶體T5的閘極G2的控制信號被激發時，電晶體T5將被導通，而將DN通過電晶體T5和電阻器R2連接到地。請注意，只有電晶體T5和電阻R2需要在某些應用中接地。例如，在C-PHY模式下，僅需要將一個DN節點連接到接地，以用於屏蔽目的。
圖9示出了根據本發明的一個實施例的晶片墊片佈置圖900。由於在實體層單元(PHY)700中配置了多個四IO區塊600，所以在區塊901、902、903中的晶片墊片沿著相同的方向重複放置，如圖9所示。
圖10a示出了根據本發明的一個實施例的C-PHY模式的墊片佈置圖1000C，其中晶片墊片1000、1001、1002、1003、1004、1005、1006、1007可以容易地連接到封裝晶片上的墊片1020、1021、1022、1023、1024、1025、1026、1027以及封裝晶片的墊片1020、1021、1022、1024、1025、1026可以容易地連接到PCB上的墊片1030、1031、1032、1034、1035、1036。請注意，封裝晶片上的墊片1023、1027也可以連接到PCB的墊片，以便屏蔽PCB上兩個相鄰C-PHY三線組之間的干擾。
圖10b示出了根據本發明的一個實施例的D-PHY模式中的墊片佈置圖1000D，其中晶片墊片1000、1001、1002、1003、1004、1005、1006、1007可以容易地連接到晶片的墊片1020、1021、1022、1023、1024、1025、1026、 1027以及封裝晶片的墊片1020、1021、1024、1025、1026、1027可以容易地連接到PCB的墊片1030、1013、1034、1035、1036，1037，以便屏蔽PCB上兩個相鄰C-PHY三線組之間的干擾。
在本發明的一個實施例中，公開了一種在實體層單元中實現IO電路的方法。如圖11所示，在步驟110中，在一晶片上沿著第一方向形成多個三線組；在步驟111中，在晶片上的每兩個相鄰的三線組之間形成一共通線；在步驟112中，在該晶片上沿著該第一方向形成多個四IO區塊，其中每一四IO區塊基於一個三線組和一相對應的共通線；在步驟113中，根據該四IO區塊之雙模式的第一模式(有屏蔽)和第二模式(無屏蔽)中的一選擇來編程該共通線為一信號線或屏蔽線；並且在步驟114中，將每個四IO區塊與晶片上相對應的的四個墊片連接。該方法的其他描述可以參考圖5、6、7、8、9、10a、10b的相應描述，並且將不再進一步描述。
綜上所述，根據本發明的四IO區塊的重複結構具有許多優點，其包括：(1)通過使用兩個相鄰三線組之間的屏蔽線，可以減少CPHY中兩個相鄰三線組之間的信號干擾；(2)對於每個四IO區塊，可以使用專用的低壓差穩定器來降低電源干擾；(3)適用於CPHY和DPHY或其他兼容的實體層層IO結構；(4)接合線(bonding wire)可以順序排列而不交錯；(5)可以用一致的方式(如最小測量時間)測量四IO區塊的特性，包括抖動(jitter)、眼圖張開度(eye-opening)、干擾等性能，本發明之墊片佈置的對稱結構可以顯著減少上述之測量時間。此外，引線接合(wire bonding)，或是覆晶接合(flip-chip bonding)或它們之間的組合可以應用於本發明之所要求保護的範圍中。
為了說明和描述的目的，對本發明的具體實施例的給出前述描述。它們不是排他性的或將本發明限制為所公開的精確形式，並且顯然根據上述教導可以進行許多修改和變化。選擇和描述實施例以便最好地解釋本發明的原理及其實際應用，從而使本領域技術人員能夠最佳地利用本發明和具有適合於預期的特定用途的各種修改的各種實施例。意圖是本發明的範圍由所附權利要求及其等同物來限定。

Claims (7)

  1. 一種位於一實體層單元(PHY)中的電路，所述電路包括兩個三線組與位於該兩個三線組之間的一共通線(combo wire)，其中所述兩個三線組的每一個三線組包括用於傳輸信號的三條信號線，其中當所述電路被配置在一第一模式時，所述共通線被配置為一信號線(signal wire)，以用於傳輸一相對應的信號，以及當所述電路被配置在一第二模式時，所述共通線被配置為一屏蔽線(shielding wire)，以用於減少所述兩個三線組之間的信號干擾。
  2. 如申請專利範圍第1項所述的電路，其中所述電路包括至少兩個四IO區塊(Quad-IO block)，其中一第一四IO區塊包括一第一三線組和一第一屏蔽線，以及一第二四IO區塊包括一第二三線組和一第二屏蔽線，其中，所述第一屏蔽線位於所述第一三線組與所述第二三線組之間，以減少所述第一三線組與所述第二三線組之間的信號干擾。
  3. 如申請專利範圍第1項所述的電路，其中所述屏蔽線可選擇地被配置為浮動(floating)或一直流電壓(DC voltage)。
  4. 如申請專利範圍第1項所述的電路，其中所述第一模式是D-PHY，以及所述第二模式是C-PHY。
  5. 如申請專利範圍第2項所述的電路，其中所述至少兩個四IO區塊相鄰配置，以形成一由交錯墊片構成的重複結構。
  6. 如申請專利範圍第2項所述的電路，其中所述至少兩個四IO區塊相鄰配置，以形成一由線排墊片(in-line pads)構成的重複結構。
  7. 如申請專利範圍第2項所述的電路，其中所述至少兩個四IO區塊的每一個區塊各自在專用的一低壓差穩壓器電源域(LDO power domain)下操作，以防止電源干擾。
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