TWI651833B - 記憶體元件 - Google Patents

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TWI651833B
TWI651833B TW106116501A TW106116501A TWI651833B TW I651833 B TWI651833 B TW I651833B TW 106116501 A TW106116501 A TW 106116501A TW 106116501 A TW106116501 A TW 106116501A TW I651833 B TWI651833 B TW I651833B
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Abstract

本揭露提供一記憶體元件，其包含一記憶體單元陣列。一第一位元線耦合到記憶體單元陣列的第一行的複數記憶體單元。第一位元線係設置在一第一金屬層上。一第二位元線耦合到此第一位元線。第二位元線係設置在一第二金屬層上且經由至少一通孔耦合到此第一位元線。一字元線耦合到記憶體單元陣列的一列。

Description

記憶體元件
本揭露係關於半導體元件，特別是關係於記憶體陣列結構與其製程之方法。
本揭露係關於半導體元件的領域，特別係關係於積體電路與形成積體電路之方法。
記憶體電路已廣泛地使用於各種應用上。一般來說，記憶體電路可包含動態隨機存取記憶體、靜態隨機存取記憶體、或非揮發性記憶體電路如唯讀記憶體。記憶體電路一般包含排列成陣列的複數記憶體單元。記憶體單元一般經由一位元線(bit line；BL)(連接著陣列的一行)與一字元線(word line；WL)(連接著陣列的一列)來存取。記憶體單元在指定的位元線與字元線的交叉點為被定址的單元。示例性靜態隨機存取記憶體記憶體單元為六電晶體(6-transistor；6-T)靜態記憶體單元。六電晶體靜態隨機存取記憶體之記憶體單元藉由一位元線(BL)、互補式位元線(complement bit line(bit line bar))與字元線(WL)耦合到在陣列與周圍電路中的其他單元。六電晶體中的四個電晶體形成兩個交叉耦合的反向器以儲存代表「0」或「1」 的數據。剩餘的兩個電晶體作為存取電晶體去控制儲存在記憶體單元中的數據的存取。許多其他記憶體單元設計也被用於各種應用上。
依據本揭露的一些實施方式，一種記憶體元件包含一記憶體單元陣列、一第一位元線、一第二位元線以及一字元線。第一位元線耦合到記憶體單元陣列的一第一行的複數記憶體單元，其中第一位元線係設置在一第一金屬層上。第二位元線耦合到第一位元線，其中第二位元線係設置在一第二金屬層上且經由至少一通孔耦合到第一位元線。一字元線耦合到記憶體單元陣列的一列。
依據本揭露的一些實施方式，一記憶體元件包含一記憶體單元陣列、一第一位元線、一第二位元線、一第一互補式位元線、一第二互補式位元線以及一字元線。第一位元線耦合到記憶體單元陣列的一第一行的複數記憶體單元，其中第一位元線係設置在一第一金屬層上。第二位元線耦合到第一位元線，其中第二位元線係設置在第一金屬層之上的一第二金屬層上。第一互補式位元線，耦合到記憶體單元陣列的第一行的記憶體單元，其中第一互補式位元線係設置在第一金屬層上。第二互補式位元線耦合到第一互補式位元線，其中第二互補式位元線係設置在第二金屬層上。字元線耦合到記憶體單元陣列的一列。
依據本揭露的一些實施方式，一記憶體元件包 含一單元、一第一位元線以及一第二位元線。單元包含一通行閘極電晶體。第一位元線連接到通行閘極電晶體的一汲極節點。第二位元線經由一通孔連接到第一位元線，其中第一位元線與第二位元線其中之一者延伸到記憶體元件的一控制電路。
100‧‧‧記憶體元件
102‧‧‧單元
104‧‧‧邊緣單元
106‧‧‧單元
108‧‧‧記憶體單元
110‧‧‧第一位元線
112‧‧‧第二位元線
114‧‧‧通孔
116‧‧‧第一字元線
200‧‧‧記憶體元件
200’‧‧‧記憶體元件
200”‧‧‧記憶體元件
200”’‧‧‧記憶體元件
200””‧‧‧記憶體元件
202‧‧‧第一位元線_桿
204‧‧‧第二位元線_桿
206‧‧‧通孔
302‧‧‧層間介電層
402‧‧‧佈局部分
403‧‧‧第一Vdd線
404‧‧‧Vss線
406‧‧‧Vss線
410‧‧‧通孔
502‧‧‧內連線
702‧‧‧通孔
704‧‧‧接觸墊
902‧‧‧佈局部分
904‧‧‧Vdd線
906‧‧‧Vss線
1002‧‧‧部分
1004‧‧‧Vdd線
1006‧‧‧Vss線
1008‧‧‧接觸墊
1102‧‧‧第二字元線
1104‧‧‧內連線
1402‧‧‧佈局部分
1403‧‧‧Vdd線
1404‧‧‧Vss線
1406‧‧‧接觸墊
1502‧‧‧次陣列
1600‧‧‧方法
1602-1610‧‧‧步驟
2001‧‧‧基材
2002‧‧‧閘極
2004‧‧‧源極/汲極區域
BL‧‧‧位元線
BLB‧‧‧互補式位元線
CVdd‧‧‧電壓源
CVss‧‧‧接地端
WL‧‧‧字元線
M1‧‧‧金屬1
M2‧‧‧金屬2
M3‧‧‧金屬3
M4‧‧‧金屬4
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得在此註明的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1圖繪示根據本揭露的一實施方式一半導體記憶體單元陣列的佈局的一上視圖；第2圖繪示根據本揭露的一實施方式一半導體記憶體單元陣列的佈局的一上視圖；第3圖繪示根據第1與2圖一示例性剖面圖；第4A與4B圖繪示根據本揭露的各個態樣在第2圖的元件的實施方式的佈局圖與剖面圖；第5圖繪示根據本揭露的一實施方式一半導體記憶體單元陣列的佈局的上視圖；第6圖繪示根據第5圖的實施方式一示例性剖面圖；第7圖繪示根據本揭露的一實施方式一半導體記憶體單元陣列的另一個佈局的上視圖；第8圖繪示根據第7圖的實施方式一示例性剖面圖； 第9A與9B圖繪示根據本揭露的各個態樣與根據第7圖的一實施方式的示例一佈局圖與一剖面圖；第10A與10B圖繪示本揭露的各個態樣與第7圖的實施方式一佈局圖與一剖面圖；第11圖繪示根據具有雙字元線配置的本揭露的一實施方式一半導體記憶體單元陣列的佈局的上視圖；第12圖繪示根據第11圖的一實施方式一示例性剖面圖；第13圖繪示根據第11圖的一實施方式一示例性剖面圖；第14A與14B圖繪示根據本揭露的各個態樣與根據第11圖的元件的一實施方式一佈局圖與一剖面圖；第15圖繪示根據本揭露的一實施方式具有複數記憶體單元次陣列的記憶體元件的佈局的上視圖；第16圖繪示根據本揭露的一個或多個態樣一流程圖，其提供製成元件的一示例性方法；第17、18與19圖繪示根據本揭露的各個態樣示例性可構成的記憶體單元的示意圖；以及第20圖繪示例如根據本揭露的各個態樣所建構的記憶體單元中提供的基材上的一示例性金屬堆疊的一剖面圖。
可以瞭解到本揭露在下文中提供了許多不同的實施方式或示例，以實施各個實施方式的不同特徵。下文所描述的元件與配置的具體的示例用來簡化本揭露。因此這些僅作為示例而不旨在限制。此外，本揭露可以在各種示例中 重複參考數字及/或字母。這種重複是為了簡化與清楚之目的，而數字及/或字母本身不代表所述之各種實施方式及/或配置之間的關係。
雖然本文所提供的實施方式係藉由多層內連線(multi-layer interconnect；MLI)的特定金屬層(例如金屬1(M1)，金屬2(M2)，金屬3(M3))來提供內連線結構，但本領域之通常知識者可瞭解到其他金屬層亦可用來實施本揭露的內連線結構。例如，多層內連線(MLI)可如第20圖所繪示，包含：例如通孔1、金屬1(M1)、通孔2、金屬2(M2)、通孔3、金屬3(M3)、通孔4與金屬4(M4)。多層內連線包含導線、導電通孔、與中介絕緣薄膜所形成的密集層疊結構。導線可例如在平行基材的頂表面的一方向上延伸一長度。導電通孔可垂直地延伸並被導線所交互連接。此密集層疊結構可提供基材上的各個元件之間電性內連接(與相關的絕緣)。雖然在一些實施方式中，多層內連線所示為三層或四層金屬層，但任何數量的金屬層亦可用以實施本揭露。多層內連線結構也可被稱為後端金屬化結構，其具有許多堆疊的金屬層與通孔或接觸，這些金屬層在水平方向延伸，且通孔或接觸則垂直延伸，並提供了這些堆疊金屬層之間的連接。多層內連線可設置在基材上且在接觸高度之上(例如閘極接觸、源極/汲極接觸等之上)，參見第20圖。
一般來說，相對用語如「第一金屬層」與「第二金屬層」係用以便於識別，且並非代表此特徵係形成於任何特定的金屬層上(例如金屬1與金屬2)，除非有特別註明。 當本揭露所描的金屬層為一堆疊中的兩層金屬層中下一層鄰近的金屬層時，這兩層金屬層之間可有介電質及/或通孔，且沒有其他金屬層能在實質上水平方向提供線路。例如，金屬2為金屬1的下一層鄰近的金屬層，金屬5與金屬3之每一者為金屬4的下一層鄰近的金屬層，等等。
參照第1圖，繪示為記憶體元件100，其包含排列成一陣列的複數單元102、104、106、108。第1圖的記憶體元件100可為唯讀記憶體元件、動態隨機存取記憶體元件及/或其他適宜的記憶體元件技術。單元102可為角落假性單元。單元104可為一邊緣單元。單元106可為邊緣單元。單元102、104、106中特定的單元可以不是用來儲存資料，而提供給元件其他的功能，例如，單元104可提供井及/或帶接觸功能(參見，例如U.S.Patent No.7812407，其可併入本文以供參考)。記憶體單元108可為陣列的功能性儲存記憶體單元，每個記憶體單元108都有能力儲存資料的片段(例如儲存位元)。例如，每一個記憶體單元108可為一個被定址的記憶體單元，且其可藉由「開啟」連接到記憶體單元108的字元線/位元線來存取資料。
在此註明記憶體元件100為記憶體陣列的示意圖，其具有四行八列的記憶體單元108以提供儲存。這樣的陣列配置與尺寸只為示例性地說明，而不旨在限制任何陣列的尺寸或配置。
記憶體元件100可設置在半導體基材上。在一實施方式中，半導體基材包含矽。其他示例的組成物包含， 但不限於，矽鍺、碳化矽、砷化鎵、砷化銦或磷化銦、碳化矽鍺、磷砷化鎵、磷化鎵銦、鍺及/或其他適宜的材料。形成在半導體基材上的記憶體單元108可為任意適宜的記憶體單元設計，包含例如下文所討論的第17、18、及/或19圖所定義的記憶體單元設計。
一位元線(BL)110被提供予(也可稱為連接)記憶體元件100的每一行。字元線(WL)116被提供予(也可稱為連接)記憶體元件100的每一列。位元線/字元線為連接到陣列的各個行/列的內連線，其可攜帶信號(例如電壓)來讀/寫那些行/列中被定址的單元。特定列行對的交叉點可藉由個別的位元線/字元線「開啟」，此交叉點可被稱為被定址的元件或被定址的記憶體單元108。
除了單一位元線110與單一字元線116，記憶體元件100繪示一雙線配置的位元線。記憶體元件100，如上所述，包含第一位元線(1stBL)110，此外也包含第二位元線(2ndBL)112，第二位元線112連接到記憶體元件108陣列的每一行。第一位元線110在給定的行中耦合到各個可定址的記憶體單元(位元)108，且用來存取被定址的單元。例如，第一位元線110可耦合到記憶體單元108的一元件如電晶體的源極/汲極(參見例如第18、19圖)。記憶體元件100也包含第二位元線112，其第二位元線112連接到與第一位元線110所同樣連接的行。在一些實施方式中，第二位元線112平行於第一位元線110且位於設置在記憶體單元108上的另一層(例如更高的)金屬層上。連接此行的第二位元線 112耦合於此行的第一位元線110在一個或多個位置。在此實施方式中，如第1圖中通孔114所示，第二位元線112係耦合到第一位元線110在兩個位置處。雖然通孔114繪示在與其相連的邊緣單元104之上，但在其他實施方式中，第一位元線110與第二位元線112之間的內連線可建構在元件100的其他部分上。在一些實施方式中，此行的第二位元線112係耦合到此行的第一位元線110在超過兩個的位置處，其位置包含在記憶體單元108的陣列之中(例如在可定址的記憶體單元108其中之一者的外圍)。
藉由第二位元線112與第一位元線110連結，第二位元線112可耦合到記憶體單元108(例如包含其自身的電晶體)。換句話說，第二位元線112與一被定址的記憶體單元108之間的導電路徑會經過第一位元線110。例如，藉由第一位元線連接(例如通孔或接觸連接)到被定址的記憶體單元108的電晶體或電容等，記憶體單元108之電路可驅動第一位元線110。與此行相連的第二位元線112會耦合到第一位元線110，且因此提供相同於第一位元線110之狀態予第二位元線112。例如，在部分記憶體元件100(例如動態隨機存取記憶體)的讀取的一實施方式中，第一位元線110連接到記憶體單元108的儲存電容，而電量共享造成第一位元線110向上或向下之電位振幅。第二位元線112藉由與第一位元線110的連接而可接收此狀態。第一位元線110與第二位元線112其中一者可延伸到周圍電路以提供周圍電路被定址單元之狀態。因此，第一位元線110與第二位元線112 的狀態是綁在一起的(即，相同)，故可藉由記憶體元件100中第一位元線110與第二位元線112其中一者耦合到記憶體單元108，且第一位元線110與第二位元線112其中一者耦合到周圍的控制電路來決定第一位元線110與第二位元線112的狀態。
在一些實施方式中，只有第一位元線110與第二位元線112其中一者係連接到記憶體元件100的周圍控制電路(未圖示)。例如，第一位元線110與第二位元線112其中一者可延伸到電路如行定址電路、譯碼器、感測放大器、驅動器、預充電路、電壓源(Vdd)及/或其他適宜的周圍電路功能。在更進一步的實施方式中，第一位元線110與第二位元線112其中另一者與控制電路沒有任何實體連接。例如在一實施方式中，當第二位元線112延伸超出與第一位元線110之互連處(通孔114)時，且第一位元線110延伸到周圍電路時候，第二位元線112會在與記憶體100的控制電路連接之前截止在一點。在另一實施方式中，第二位元線112延伸到周圍電路且在第一位元線110與第二位元線112互連(例如通孔114)之後，第一位元線110會在與陣列之控制電路相連之前截止在一點。因此在此重申，第一位元線110與第二位元線112的狀態是綁在一起的，且可藉由第一位元線110與第二位元線112其中一者連接到周圍電路來決定第一位元線110與第二位元線112的狀態。例如在一些實施方式中，第一位元線110耦合到周圍元件(例如感測放大器)，而第二位元線112只藉由第一位元線110來耦合到周圍元件 (例如感測放大器)。
第一位元線110與第二位元線112為水平延伸的導線，且可稱為一多層內連線的多個金屬層(例如在基材上的金屬1、金屬2等)。形成第一位元線110及/或第二位元線112的金屬層為導電材料包含：例如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。在一示例中，使用鑲嵌及/或雙鑲嵌製程來形成金屬層。第一位元線110與第二位元線112可由通孔114來耦合。通孔114可包含銅、鎢及/或其他適宜的導電材料。第一位元線110與第二位元線112除了一個或多個通孔114的連結之外，可藉由適宜的多層內連線結構的介電材料例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽玻璃、或已摻雜的氧化矽如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽玻璃(fused silicate glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料來絕緣第一位元線110與第二位元線112。在此註明在位元線110與位元線112第1圖中(如本文所提供的其他圖片)所繪示的寬度不同是為了便於說明，而並不旨在限制任何相對之寬度。
同樣地，字元線116可為導電材料包含：例如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。
在一實施方式中，第一位元線110係位於金屬層Mn上，而第二位元線112係位於金屬層Mn+x上，其中x大於等於1。在一實施方式中，n等於1(例如第一位元線110係設置在金屬1(M1)上)且x等於1，因此可定義出下一層鄰近的金屬層(例如第二位元線112係設置在金屬2(M2)上)。在這樣的實施方式中，相互連接第一位元線110與第二位元線112的通孔114為介於各個相鄰金屬層之間(例如金屬1與金屬2)且與各相鄰金屬層產生介面的通孔，且通孔114一般被稱為多層內連線的通孔2。在一實施方式中，字元線116可位在第二位元線112之上的下一層鄰近金屬層，例如金屬3(M3)。在另一實施方式中，n等於1(例如第一位元線110係設置在金屬1(M1)上)且x等於2(例如第二位元線112係設置在金屬3(M3)上)。在這樣的實施方式中，如參照第7圖更進一步的討論，相互連接第一位元線110與第二位元線112的通孔114包含多層通孔及/或接觸墊，位在金屬1(M1)與金屬3(M3)之間。在進一步的實施方式中，字元線116位在金屬2處，其對於第一位元線110的金屬層為下一層鄰近的金屬層。在其他實施方式中，各個第一位元線110、第二位元線112與字元線116位於各個不同的金屬線上。
雙位元線結構以及記憶體元件100的陣列的每一行中第一位元線110與第二位元線112的使用可有助於減少定址記憶體元件108的電阻。較低的位元線電阻可使位元線電壓降在定址記憶體單元108(例如在寫入週期間)期間較少，因此改善記憶體元件100的品質(例如改善寫入邊限 (write margin))。換句話說，此設計可降低因電壓下滑而產生的錯誤，其中電壓下滑為當電流從源頭到元件的接地端所經電阻而產生的壓降。在一些實施方式中，較低的位元線電阻可減少位元線電阻電容的(resistive-capacitive；RC)延遲。
提供每一行一額外的金屬線來作為第二位元線具有優點，例如可減少單一金屬線之寬度，其中金屬線在記憶體元件中形成單一位元線。若減小金屬線寬度，也必須減小其厚度以避免其寬厚比無法藉由製程技術(例如鑲嵌法製程)穩定地形成。
參照第2圖，繪示一記憶體元件200的實施方式。在一實施方式中，記憶體元件200為一靜態隨機存取記憶體(SRAM)元件。第2圖為記憶體陣列的示意圖，其具有四行八列的記憶體單元108。再一次，此陣列配置與尺寸僅為示例性地說明之目的而不旨在限制任何陣列尺寸或配置。記憶體元件200可實質上相似於如上文關於第1圖所討論的記憶體元件100，此外記憶體元件200包含互補式位元線(也可稱為位元線桿(bit line bar)或位元線_桿(BL_bar))與記憶體單元陣列108的每一行連接。記憶體元件200包含在記憶體單元陣列108的每一行的第一位元線110與第二位元線112，實質上相似於如上文關於第1圖所述。此外，記憶體元件200還包含在記憶體單元陣列108的每一行的第一互補式位元線(第一位元線_桿)202與第二互補式位元線(第二位元線_桿)204。第一位元線_桿202對第 一位元線110而言為互補式位元線。第二位元線_桿204耦合到第二位元線_桿202，實質上相似於上述關於第二位元線112對應第一位元線110。通孔206提供第二位元線_桿204與第二位元線_桿202的相互連接。通孔206實質上相似於上述的通孔114。
如上所述，第一位元線110在所給之行中連接到每一個可定址的記憶體單元108；同樣地，第一位元線_桿202在所給之行中也連接到每一個記憶體單元108。例如，第二位元線112可只藉由與第一位元線110的連接連接到記憶體單元108之元件(例如包含其之電晶體)。換句話說，第二位元線112與所給被定址記憶體單元108之間的導電路徑會經過第一位元線110。元件200還包含互補式位元線(位元線_桿)以適合作為特定類型的記憶體元件(例如靜態隨機存取記憶體)。第二位元線_桿線204可只藉由第一位元線_桿202的相連連接到記憶體單元108之元件(例如包含其之電晶體)。換句話說，第二位元線_桿204與所給被定址的記憶體單元108之間的導電路徑會經過第一位元線_桿202。第一位元線_桿與第二位元線_桿可耦合到如第17圖所示的記憶體單元108。
如元件200所繪，連接行的第二位元線112耦合到所給行的第一位元線110於兩個位置處，如通孔114所繪示。在其他實施方式中，在所給行中，第二位元線112耦合到第一位元線110在一個位置或多個位置處，其中此耦合可被提供在各種不同位置處的一或多者，包含：在邊緣單元 104上，以及在記憶體單元陣列108上(例如在一個或多個可定址的單元108的周圍邊緣)。如元件200所繪，連接行的第二位元線_桿204耦合到所給行的第一位元線_桿202的兩個位置處，如通孔206所繪示。在其他實施方式中，第二位元線_桿204耦合到所給行的第一位元線_桿202在一個位置或在額外的位置處，其中此耦合可被提供在一個或多個的各種位置包含：在邊緣單元104上，以及在記憶體單元陣列108上(例如在一個或多個可定址的單元108的周圍邊緣)。
在一實施方式中，通孔114表示為從第二位元線112延伸到第一位元線110的一個或多個通孔或接觸墊，其中第一位元線110位在金屬層Mp上且第二位元線112位在金屬層Mp+y上，其中y大於等於1。在一實施方式中，通孔206表示為從第二位元線_桿204延伸到第一位元線_桿202的一個或多個通孔或接觸墊，其中第一位元線_桿202位在金屬層Mp上且第二位元線_桿204位在金屬層Mp+y上，其中y大於等於1。雖然不是必須的，但一般來說，第一位元線與第一位元線_桿設置在相同的金屬層上(例如「p」)。
在一實施方式中，p等於1(例如第一位元線110及/或位元線_桿202係設置在金屬1(M1)上)且y等於1(例如第二位元線112及/或位元線_桿204設置在下一層鄰近的且上層的金屬層，金屬2(M2)上)。在這樣的實施方式中，通孔206相互連接第一位元線_桿與第二位元線_桿，其中通孔206為在金屬1與金屬2之間的通孔，例如多層內連線的通 孔2，此通孔連接金屬1與金屬2並與金屬1與金屬2產生介面。在進一步的實施方式中，字元線116可位在金屬3(M3)處。
在另一實施方式中，p等於1(例如第一位元線110及/或第一位元線_桿202係設置在金屬1上)且y等於2(例如第二位元線112及/或第二位元線_桿204係設置在金屬3上)。在這樣的實施方式中，通孔206相互連接第一位元線_桿202與第二位元線_桿206，其中通孔206包含在金屬1與其之上層且非鄰近的金屬3之間的通孔及/或接觸墊(例如在金屬2的通孔2、通孔3、接觸墊)。在進一步的實施方式中，字元線116位在金屬2處(例如在第一位元線_桿202與第二位元線_桿204之間)。在一些實施方式中，各個第一位元線_桿202、第二位元線_桿204與字元線116是位在各種配置的不同金屬線上。此示例性實施方式繪示在接下來的第3-10B圖中，且此示例性實施方式也可應用在第2圖的元件200。
如上文參照元件100所述，並將其應用到元件200，在一些實施方式中，只有第一位元線110與第二位元線112其中一者連接到記憶體元件100的周圍控制電路(未圖示)。同樣地，只有第一位元線_桿202與第二位元線_桿204其中一者可連接到周圍控制電路。例如第一位元線110/第一位元線_桿202或第二位元線112/第二位元線_桿204其中一組可延伸到電路如行定址電路、譯碼器、感測放大器、驅動器、預充電路、電壓源及/或其他適宜的周圍電路 功能。在更進一步的實施方式中，第一位元線110/第一位元線_桿202與第二位元線112/第二位元線_桿204其中另一組沒有任何實體連接到控制電路。例如在一實施方式中，當第二位元線_桿204延伸超出與第一位元線_桿202之互連處(通孔116)時且第一位元線_桿202延伸到周圍電路時，第二位元線_桿204會在與記憶體100的控制電路連接之前截止在一點處。在另一實施方式中，第二位元線_桿204延伸到周圍電路且在第一位元線_桿202與第二位元線_桿204互連之後(例如通孔206)，第一位元線_桿202會在與陣列之控制電路相連之前截止在一點處。因此第一位元線_桿202與第二位元線_桿204的狀態是綁在一起的，可藉由第一位元線_桿202與第二位元線_桿204其中一者連接到周圍電路來決定第一位元線_桿202與第二位元線_桿204的狀態。
相似於第一位元線110與第二位元線112的雙位元線，第一位元線_桿202與第二位元線_桿204的雙互補式位元線為導線且被稱為多層內連線的多個金屬層(例如在基材上的金屬1、金屬2等)。形成第一位元線_桿202與第二位元線_桿204的金屬層為導電材料包含：例如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。在一示例中，使用鑲嵌法及/或雙鑲嵌法製程來形成金屬層。通孔206可包含銅、鎢、及/或其他適宜的導電材料。除了通孔206的連接之外，第一位元線_桿202與第二位元線_桿204的其 他部分可彼此絕緣藉由適宜的介電材料例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽玻璃、或已摻雜的氧化矽如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽玻璃(fused silicate glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料。
第3圖繪示第2圖元件200中切線AA’的剖面代表圖的一實施方式。第3圖為經過位元線_桿區域的剖面圖的一實施方式的示意圖。然而，也可經過元件200的位元線的一平行切線表示出實質上相似的剖面圖。第3圖所繪示複數的金屬層與通孔為設置在基材上的多層內連線的部分，並且層間介電(interlayer dielectric；ILD)層302係介於複數的金屬層與通孔之間。舉例來說，層間介電層302可包含材料如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽玻璃、或已摻雜的氧化矽如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽玻璃(fused silicate glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料。可藉由次大氣壓化學氣相沉積(subatmospheric chemical vapor deposition；SACVD)製程、可流動化學氣相沉積(flowabl echemical vapor deposition；flowable CVD)製程或其他適宜的沉積技術來沉積層間介電層302。
第3圖繪示第一位元線_桿202形成在第一金屬層上(例如金屬1)，第二位元線_桿204形成在第二且更高的金屬層上(例如金屬2)，而字元線(WL)116形成在第三鄰近且更高的金屬層上(例如金屬3)。通孔206連接第一位元線_桿202與第二位元線_桿204。藉由例如在第一金屬層之下且從此延伸的一通孔(未圖示)，第一位元線_桿202可耦合到設置在基材上的一元件(例如電晶體區域之接觸)。
第4A與4B圖個別繪示出記憶體元件的一部分402的佈局圖與剖面圖。在一實施方式中，部分402為記憶體元件200的記憶體單元108的一實施方式，如上文參照第2與3圖所述。部分402可包含記憶體單元108，其中記憶體單元108作為一靜態隨機存取記憶體的記憶體單元。佈局部分402包含第一位元線110、第二位元線112、第一位元線_桿202、第二位元線_桿204與字元線116。佈局部分402更包含Vdd線403、Vss線404、與Vss線406。
在此繪示的實施方式中第一位元線110、第一位元線_桿202、第一Vdd線402與Vss線404都形成在第一金屬層上(例如金屬1)。第二位元線112與第二位元線_桿204形成在第一金屬層之上的第二金屬層上(例如金屬2)。字元線116係設置在第二金屬層之上的第三金屬層上(例如金屬3)。Vss線406可設置在第一金屬層與第二金屬層上(例如金屬1與金屬2)。複數通孔(包圍「x」的圓圈)繪示出特徵之間的內連線。通孔410繪示第一位元線_桿202與其下層之記憶體單元108的元件之間的內連線；通孔206提供第一位 元線_桿202與上層的第二位元線_桿204之間的內連線。在一實施方式中，通孔410連接一位元線_桿與記憶體單元108的電晶體的源極/汲極(例如作為一靜態隨機存取記憶體元件的單元108中通行閘極(pass gate)元件的汲極節點，參見例如第17圖)。
第4B圖繪示沿著第4A圖的佈局部分402的配置中切線B-B’所對應的剖面圖，其中此佈局部分402包含在連續的金屬層上的第一位元線_桿202、第二位元線_桿204與字元線116，藉由通孔206相互連接第一位元線_桿202與第二位元線_桿204，且此佈局部分402包含通孔410，其提供連接到記憶體單元108的下層元件(例如電晶體)。
第5圖繪示記憶體元件200的另一個實施方式，在此註明為記憶體元件200’。在一實施方式中，元件200’為一靜態隨機存取記憶體元件。元件200’實質上相似於元件200，如上文參照第2、3、4A與4B圖所述。此外，元件200’繪示出在第一位元線110與第二位元線112之間額外的複數連接(耦合)，以及在第一位元線_桿202與第二位元線_桿204之間額外的複數連接(耦合)。六內連線502僅為示例性而不旨在限制其數量或位置。在一實施方式中，複數內連線502的一個或多個係設置在單元104上，此單元104提供井或帶區域。這些內連線502可實質上相似於上述的內連線206與內連線114。在一實施方式中，複數內連線的一個或多個係設置在記憶體單元108的一單元邊界或周圍區域處。內連線502包含從雙位元線/雙互補式位元線之間延 伸的一個或多個通孔或導電接觸墊。
如上所述，第一位元線110耦合到在所連接的行的每個單元108。第二位元線112藉由內連線502耦合到在所連接的行的第一位元線複數次。第一位元線_桿202耦合到在所連接的行的每個可定址的單元108(例如通過通孔/接觸與電晶體元件相互連接)，且第二位元線_桿204藉由內連線502耦合到在所連接的行的第一位元線_桿複數次。在此註明，繪示元件100的第1圖的實施方法也可包含複數內連線，如內連線502所繪示；換句話說，在一些實施方式中，在所給之行中第一位元線與第二位元線之間的複數內連線(通孔)，包含在陣列中的那些內連線502，可使用於其他類型的記憶體陣列，包含那些沒有包含互補式位元線的記憶體陣列。
在一些實施方式中，內連線502為每個從一金屬層延伸至一下層金屬層的通孔(參見例如第6圖)。在一些實施方式中，內連線502包含複數通孔及/或接觸墊以提供金屬層與非鄰近的下層金屬層之間的連接。內連線502可包含適宜的導電材料如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。
第6圖繪示沿著第5圖的C-C’切線元件200’的一實施方式的剖面圖。第6圖繪示元件200’的一實施方式，此元件200’具有第一位元線_桿202在第一金屬層上(例如金屬1)，第二位元線_桿204在第一金屬層之上的第二金屬 層上(例如金屬2)，以及字元線116在第二金屬層之上的第三金屬層上(例如金屬3)。在此註明，此實施方式中，對第一金屬層(包含第一位元線_桿202)而言，第二金屬層(包含第二位元線_桿204)為下一層鄰近的上層金屬層。
第7圖繪示記憶體元件的另一個實施方式，其註明為記憶體元件200”。在一實施方式中，元件200”為靜態隨機存取記憶體元件。元件200”實質上相似於元件200，如上文參照第2、3、4A與4B圖所述。記憶體元件200”為記憶體元件的進一步的實施方式的示意圖，其中第一位元線110與第二位元線112不設置在相鄰的金屬層上，因此，接觸墊702與通孔704結合以提供第一位元線110與第二位元線112之間垂直的相互連接。同樣地，記憶體元件200”為元件200的一實施方式的示意圖，其中第一位元線_桿202與第二位元線_桿204不設置在相鄰的金屬層上，因此，接觸墊702與通孔704結合以提供第一位元線_桿202與第二位元線_桿204之間垂直的相互連接。
如上所述，第一位元線110耦合到所連接的行中每個單元108。第二位元線112藉由內連線702與內連線704耦合到所連接的行中第一位元線一次或多次。第一位元線_桿202耦合到所連接的行中每個可定址的單元108(例如經由通孔/接觸與電晶體元件相互連接)，且第二位元線_桿204藉由內連線702與內連線704耦合到所連接的行中第一位元線_桿一次或多次。在此註明，繪示出元件100的第1圖的實施方式也可包含所繪示的通孔702及/或接觸墊 704，在記憶體元件的一實施方式中，可無須互補式位元線。
內連線702與內連線704可包含適宜的導電材料如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。接觸墊704可與所連接的金屬層的金屬線同時形成(例如置入在第一位元線110與第二位元線112之間的金屬層)。
第8圖繪示沿著第7圖的D-D’切線之元件200”的一實施方式的剖面圖。第8圖繪示元件200”的一實施方式，其具有第一位元線_桿202在第一金屬層上(例如金屬1)，字元線116在第二、鄰近的且在第一金屬層之上的金屬層上(例如金屬2)，以及第二位元線_桿204在第三金屬層上，其中第三金屬層(例如金屬3)鄰近且在第二金屬層上層。在此註明此實施方式中，對第一金屬層(包含第一位元線_桿202)而言，第二金屬層(包含字元線116)為下一層鄰近的上層金屬層，且第二金屬層置入在第一金屬層與第三金屬層(包含第二位元線_桿204)之間。接觸墊702與第二金屬層共面。
第9A與9B圖個別繪示記憶體元件的部分902的佈局圖與剖面圖。在一實施方式中，部分902為記憶體元件200”的記憶體單元108的一實施方式，如上文參照第7與8圖所述。部分902可包含作為靜態隨機存取記憶體的記憶體單元的記憶體單元108。佈局部分902的配置包含：第一位元線110、第二位元線112、第一位元線_桿202、第二位元線桿204與字元線116。部分902的配置更包含各種Vdd 線(例如金屬1)904與各種Vss線(例如金屬2)906。
在第9A與9B圖中所繪示的實施方式中，第一位元線110與第一位元線_桿202都形成在第一金屬層上(例如金屬1)。字元線116係設置在第二金屬層上(例如金屬2)，其中第二金屬層為第一金屬層鄰近且上層的金屬層。第二位元線112與第二位元線_桿204形成在第三金屬層上(例如金屬3)，其中第三金屬層在第一金屬層與第二金屬層之上，且第三金屬層為第二金屬層鄰近且上層的金屬層。Vss線906可設置在第二金屬層上(例如金屬2)。複數通孔(包圍的「x」的圓圈)被繪示以示出特徵之間的內連線。通孔410繪示一內連線，此內連線在第一位元線_桿202與其下層之的記憶體單元108的元件之間。在一實施方式中，通孔410連接第一位元線_桿與記憶體單元108的電晶體的源極/汲極(例如作為一靜態隨機存取記憶體元件的單元108中通行閘極元件的汲極節點)。在此註明，第一位元線110與第二位元線112的內連線雖然沒有繪示在部分902中，但會出現在陣列的其他地方包含部分902(參見上文)。在此註明第一位元線_桿202與第二位元線_桿204的內連線雖然沒有繪示在部分902中，但會出現在陣列的其他地方包含部分902(參見上文)。例如這些內連線可包含通孔2，金屬2(接觸墊)與通孔3特徵。
第9B圖繪示沿著第9A圖的佈局部分902的切線E-E’所對應的剖面圖，此佈局部分902包含在連續的金屬層上的第一位元線_桿202、字元線116、與第二位元線_桿 204，且佈局部分902具有通孔410以提供連接予其下層的記憶體單元108的元件(例如電晶體如電性連接到一靜態隨機存取記憶體的通行閘極元件的汲極節點)。所繪示的Vss線906設置在第二金屬層上。
第10A與10B圖個別繪示出記憶體元件的部分1002的佈局圖與剖面圖。在一實施方式中，部分1002為記憶體元件200”的記憶體單元108的一實施方式，如上文參照參照第7與8圖所述。部分1002可包含記憶體單元108，其中記憶體單元108作為一靜態隨機存取記憶體之記憶體單元的。佈局部分1002置包含：第一位元線110、第二位元線112、第一位元線_桿202、第二位元線_桿204與字元線116。佈局部分1002更包含各種Vdd線(例如金屬1)1004與各種Vss線(例如金屬3)1006與Vss接觸墊(例如金屬2)1008。
第10A與10B圖繪示出的實施方式中，第一位元線110與第一位元線_桿202各自形成在第一金屬層上(例如金屬1)。字元線116係設置在第二金屬層上(例如金屬2)，第二金屬層為第一金屬層上層且下一層鄰近的金屬層。第二位元線112與第二位元線_桿204形成在第三金屬層上(例如金屬3)，第三金屬層在第一金屬層之上與第二金屬層之上，其中第三金屬層為第二金屬層之上層中下一層鄰近的金屬層。複數通孔(包圍的「x」的圓圈)係繪示以示出特徵之間的內連線。通孔410繪示在第一位元線_桿202與其下層之記憶體單元108的元件之間的一內連線。在一實施方式 中，通孔410連接第一位元線_桿與記憶體單元108的電晶體的源極/汲極(例如作為一靜態隨機存取記憶體元件的單元108中通行閘極元件的汲極節點)。在此註明位元線110與第二位元線112的內連線沒有繪示在部分1002中，但會出現在陣列的其他地方包含部分1002(參見上文)。在此註明第一位元線_桿202與第二位元線_桿204的內連線雖然沒有繪示在部分1002中，但會出現在陣列的其他地方包含部分1002(參見上文)。例如這些內連線可包含通孔2、金屬2(接觸墊)與通孔3特徵。
第10B圖繪示沿著第10A圖部分1002的配置的切線F-F’對應的剖面圖，包含在連續金屬層上的第一位元線_桿202、字元線116與第二位元線_桿204，且連續金屬層具有通孔410以提供連接予其下層的記憶體單元108的元件(例如電晶體如電性連接到一靜態隨機存取記憶體的通行閘極元件的汲極節點)。
第11圖繪示記憶體元件200的一實施方式的上視圖，註明為記憶體元件200”’。記憶體元件200”’可實質上相似於上述的實施方式，且具有額外的字元線(雙字元線配置)以提供予元件中，如下文詳細地說明。在此註明第11圖的元件200”’包含第一位元線110與第二位元線112，第一位元線_桿202與第二位元線_桿204。在其他實施方式中，記憶體元件200”’可不包含互補式位元線。在此實施方式中，在第11圖所繪示的元件200”’中，第二位元線112耦合到第一位元線110藉由通孔114在邊緣單元104上(並連接 第一與第二互補式位元件)。然而在其他實施方式中，內連線可設置在元件200”’的其他區域上，包含上文中第5與7圖所繪示區域上，或者也可參照第12與13圖。
元件200”’具有可實質上相似於如上述第一字元線116，以及另外的第二字元線1102。第一字元線與第二字元線各自連接記憶體元件的單一列。在一些實施方式中，雙字元線配置具有第一字元線116與第二字元線1102予所給行，其可提供之優點如電阻的減少。第一字元線116與第二字元線1102在內連線1104處彼此耦合。內連線1104包含適宜的通孔及/或導電接觸墊，其提供電性連接在第一字元線116與其上層之第二字元線1102之間。第一字元線116可提供在Mz處，且第二字元線1102提供在Mz+b處，其中b大於等於1。在一實施方式中，z等於3與b等於1。在另一實施方式中，z等於2與b等於2。換句話說，在一實施方式中，第一字元線116提供金屬2上，且第二字元線1102提供金屬4上。
在一些實施方式中，第一字元線116耦合到第二字元線1102在元件200”’中的一位置處(例如一內連接)。在一些實施方式中，第一字元線116與第二字元線1102耦合在多個單元108所形成的列中的至少兩個位置，參見內連線1104。在第11圖所繪示的實施方式中，在給定的列中的第一字元線116與第二字元線1102之間的內連線係設置在陣列的邊緣處的邊緣單元區域106上。在其他實施方式中，其他的內連線位置可被提供。例如在其他實施方式中， 第一字元線116與第二字元線1102耦合在陣列單元108中的複數位置，包含實質上相似於如第5圖之配置與雙位元線配置的內連線。在一實施方式中，經由適當的通孔配置，第一位元線116可耦合到在列中的每一個可定址的單元108(例如耦合到單元108的通行閘極電晶體)。舉例來說，由下文第17，18與19圖的示例性記憶體單元可定義內連線。在進一步的實施方式中，第二字元線1102可僅經由第一字元線116連接到可定址的單元108(例如通行閘極電晶體)。
在一實施方式中，第一字元線116與第二字元線1102其中之一者延伸到記憶體單元陣列108的控制電路。在進一步的實施方式中，第一字元線116與第二字元線1102其中另一者在沒有直接連接控制電路的情況下截止。例如在一實施方式中，除了在內連線1104以外，第二字元線1102在與陣列的控制電路連接前截止在一點。在另一實施方式中，除了在內連線1104以外，第二字元線1102延伸到控制電路，而第一字元線116在與陣列的控制電路連接前截止在一點。換句話說，在一實施方式中，控制電路連接第一字元線116與第二字元線1102其中之一者(控制電路不會連接另一個字元線)。然而，由於第一字元線116與第二字元線1102的內連線，第一字元線116與第二字元線1102都提供在相同的狀態。(在此註明，所繪示的位元線，第一字元線116與第二字元線1102的寬度不同是以便說明，而不旨在限制其必須為此配置。)例如，可藉由驅動元件來提高或 下降在第一字元線116上的電壓。在一實施方式中，第一字元線116直接耦合到驅動元件，而第二字元線1102係耦合到第一字元線116，因此第二位元線僅經由第一字元線116來接收狀態(例如電壓)。
第一字元線116與第二字元線1102可為導電材料包含：例如鋁、鋁合金(例如鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。
第12圖與第13圖繪示第11圖的元件200”’的兩個不同的實施方式的剖面圖。第12圖繪示第一位元線110設置在第一金屬線上(例如金屬1)與第二位元線112設置在第二金屬線上(例如金屬2)。第二金屬線可為在第一金屬層之上層中下一層鄰近的一金屬線。因此，在一實施方式中，藉由通孔114(例如通孔1)從第一金屬層延伸到第二金屬層，第一位元線110可耦合第二位元線112。在此實施方式中，如所繪示的第12圖，第一字元線116係設置在第三金屬線上，且第二字元線1102係設置在第四金屬線上。第四金屬線可為在第三金屬線之上層中下一層鄰近的一金屬線。因此，在一實施方式中，藉由通孔(未圖示)從第三金屬線延伸到第四金屬線(例如金屬4)，第一字元線116可耦合第二字元線1102。
第13圖繪示第一位元線110設置在第一金屬線上(例如金屬1)，且第二位元線112設置在第三金屬線上(例如金屬3)。第一字元線116係設置在中介的第二金屬線上 (例如金屬2)。第二字元線1102係設置在第四金屬線上(例如金屬4)。因此，在一實施方式中，藉由通孔702與接觸墊704(例如通孔2、金屬3之接觸墊與通孔3)從第一金屬層延伸到第三金屬層，第一位元線110可耦合第二位元線112。在第13圖的此實施方式中，第一字元線116係設置在第二金屬線上，且第二字元線1102係設置在第四金屬線上，第二位元線112在中介的第三金屬線上。因此，在一實施方式中，藉由通孔與接觸墊從第二金屬線延伸到第四金屬線(例如通孔3、金屬3的接觸墊、通孔4)，第一字元線116可耦合第二字元線1102。
第14A與14B圖個別繪示記憶體元件的部分1402的佈局圖與剖面圖。在一實施方式中，部分1402為記憶體元件200”’的記憶體單元108的一實施方式，如上文參照第12與13圖所述。部分1402可包含作為一靜態隨機存取記憶體之記憶體單元的記憶體單元108。部分1402的配置包含：第一位元線110、第二位元線112、第一位元線_桿202、第二位元線_桿204、第一字元線116與第二字元線1102。部分1402的配置更包含各種Vdd線(例如金屬1)1403與各種Vss線(例如金屬1)1404與字元線的接觸墊(例如金屬1，金屬2)1406。
在第14A與14B圖中所繪示的實施方式中，第一位元線110與第一位元線_桿202各自形成在第一金屬層上(例如金屬1)。第二位元線112與第二位元線_桿204形成在第二金屬層上(例如金屬2)，其中第二金屬層為第一金屬 層之上層之中下一層鄰近的一金屬層。因此，連接著位元線的通孔206從第一位元線110延伸到第二位元線112。第一字元線116係設置在第三金屬層上(例如金屬3)，其中第三金屬層為第二金屬層之上層之中與下一層鄰近的一金屬層。第二字元線1102係設置在第四金屬層上(例如金屬4)，其中第四金屬層為第三金屬層之上層之中下一層鄰近的一金屬層。通孔(未圖示)可連接著第一字元線116與第二字元線1102。
通孔410繪示在記憶體單元108的第一位元線_桿202與其下層之元件之間的一內連線，包含例如第17、18、與19圖所詳細介紹到的。在一實施方式中，通孔410連接第一位元線_桿到記憶體單元108的電晶體的源極/汲極(例如在作為一靜態隨機存取記憶體元件的單元108中通行閘極元件的汲極節點)。第14B圖繪示沿著第14A圖的部分1402的配置的切線H-H’所對應的剖面圖包含：在連續金屬線上的第一位元線_桿202、第二位元線_桿204、第一字元線116與第二字元線1102，且連續金屬線具有通孔410以提供元件記憶體單元108之下層元件的連接(例如電晶體如電性連接到一靜態隨機存取記憶體的通行閘極元件的汲極節點)。
第15圖繪示記憶體元件200””包含記憶體單元108，其被配置與操作為複數次陣列1502。記憶體元件200””的一些實施方式具有複數次陣列以提供改善例如增加記憶體速度，因為作為較小的存取次陣列可比單一較大的 存取的陣列快。上述之記憶體元件200的實施方式的任意一個或多個的態樣可應用在記憶體元件200””的配置(例如在第一位元線110與第二位元線112之間額外的字元線與額外的內連線，在第一位元線_桿202與第二位元線_桿204之間額外的連接，在非鄰近的金屬層上的位元線之間的內連線，其中位元線係藉由接觸墊及/或其他上述特徵所連接)。第15圖提供記憶體元件200””的一示例實施方式，其具有兩個次陣列；然而任意數量的次陣列與任意大小的次陣列亦為可行的。在一實施方式中，記憶體元件200””為一多陣列靜態隨機存取記憶體。
第16圖繪示製成記憶體元件之一方法1600其可用來製成一個或多個如上參照第1-15圖所述的記憶體元件。方法1600開始於步驟1602，提供一基材，其具有複數個上文所定義的特徵，其包含配置在一陣列中的記憶體單元。記憶體單元可為靜態隨機存取記憶體，動態隨機存取記憶體，唯讀記憶體，及/或其他適宜的記憶體類型。在一實施方式中，記憶體單元可實質上相似於如上所述的記憶體單元108。
方法1600接著進行到步驟1604，其提供多層內連線(MLI)的佈局，包含至少一位元線，互補式位元線或字元線的二重或雙內連線結構。二重或雙內連線結構可實質上相似於如上參照第1-15圖所述。在一實施方式中，二重內連線結構包含第一位元線，其中第一位元線在第一金屬層上且連接記憶體陣列的行，且更包含第二位元線，其中第二金 屬層設置在比第一位元線更高的金屬層上且耦合到第一位元線，且也連接到記憶體陣列的相同行。在一實施方式中，二重內連線結構包含第一互補式位元線，其中第一互補式位元線第一金屬層上且連接記憶體陣列的行與更包含第二互補式位元線，其中第二互補式位元線設置在比第一互補式位元線更高的金屬層且耦合到第一互補式位元線，且也連接記憶體陣列的行。在一實施方式中，二重內連線結構包含第一字元線，其中第一字元線在金屬層上且連接記憶體陣列的列與更包含第二互補式位元線，其中第二互補式位元線設置在比第一字元線更高的金屬層上且耦合到第一字元線，且也連接記憶體陣列的列。步驟1604可包含提供一佈局，其實質上相似於任意一個上文所介紹到的佈局，包含第1、2、4A、5、7、9A、10A、11、14A及/或15圖的那些佈局。
方法1600接著進行到步驟1606，其中第一內連線在連接陣列中給定的列(或行)的金屬層上，耦合內連線到記憶體陣列中給定的列/行的單元的一元件(例如電晶體)。根據在步驟1604所提供的佈局形成第一內連線。內連線可由銅(Cu)、鈷(Co)、鎳(Ni)、Ru(釕)、W(鎢)、Al(鋁)、導電合金或其組合物所形成。藉由沉積導電材料在圖案化的開口中，可在介電層中形成內連線。在一些實施方式中，導電材料的沉積接著由適宜的回蝕(etchback)或化學機械研磨(chemicalmechanicalpolishing)製程。在一些實施方式中，相鄰的通孔可與第一內連線同時形成(例如鑲嵌法製程)。
方法1600接著進行到步驟1608，其中第二內連線形成另一個金屬層上，且耦合到第一內連線，其中第二內連線係連接到給定的列/行。相互連接步驟1606的第一內連線與步驟1608的第二內連線的通孔可與第二內連線一起形成。內連線可由銅(Cu)、鈷(Co)、鎳(Ni)、Ru(釕)、W(鎢)、Al(鋁)、導電合金或其組合物所形成。藉由沉積導電材料在圖案化的開口中，可在介電層中形成內連線。在一些實施方式中，導電材料的沉積接著由適宜的回蝕(etch back)或化學機械研磨(chemical mechanical polishing)製程。在一些實施方式中，相鄰的通孔可與第一內連線同時形成(例如鑲嵌法製程)。
方法1600更包含佈局及/或沉積製成，如步驟1610中所示，步驟1606的第一內連線的一者與第二內連線1608連接到記憶體元件的周圍電路。因此在執行讀/寫記憶體單元的操作的時候，第一內連線與第二內連線(例如在陣列或可定址的單元處)可提供相同的狀態。
第17、18、與19圖繪示記憶體單元的各種示意圖，其可藉由上述所介紹到的本揭露之態樣來實施。任意一個或多個如上所述的記憶體單元108，可藉由第17、18、及/或19圖的示意圖所表現出來(例如電晶體、電容)。此外，示意圖中所繪示的位元線(BL)、互補式位元線(BLB)、與字元線(WL)可被實施如上文參照第一位元線110、第一位元線_桿202、與字元線116所述。例如示意圖中走線位元線可製成為第一位元線110與第二位元線112，其中第一位元 線110提供連結如示意圖所繪示的，且第二位元線112同樣地連接到單元經由第一位元線。如另一個示例，單一走線互補式位元線BLB可製成為雙互補式位元線結構，例如在第一位元線_桿與第二位元線_桿之上，其中第一位元線_桿202提供連結，如示意圖所繪示，且第二位元線_桿204經由第一位元線_桿202同樣地連接到單元。第17圖繪示示例性單端口的靜態隨機存取記憶體單元電路。第18圖繪示一示例性唯讀記憶體單元。第19圖繪示一示例性動態隨機存取記憶體單元。此些示意圖僅為示例性說明之目的；然而例如在第17圖中所繪示的六電晶體電晶體靜態隨機存取記憶體單元也可以使用其他配置，包含雙端口靜態隨機存取記憶體單元。
第20圖繪示一基材2001具有複數閘極2002與其之上層的多層內連線2004，其內連線2004包含複數金屬層與層間的通孔(通孔1、金屬1、通孔2、金屬2、通孔3、金屬3、通孔4、金屬4)。可用示例性多層內連線2004來實施任何一個上述的記憶體元件的實施方式。
閘極，如閘極2002，可用來形成記憶體單元，如上述的記憶體單元108的一電晶體或電晶體之部分(包含如第17、18與19圖所繪示)。閘極2002可包含閘極電極與其下層之閘極介電層。源極/汲極區域2004形成在鄰近的且形成電晶體的閘極2002處。在一實施方式中，一個或多個閘極為記憶體單元108的電晶體，而源極/汲極2004電性連接到形成在金屬1(M1)上的第一位元線(例如位元線110)或 第一位元線_桿(例如位元線_桿202)。可經由通孔(例如通孔1在金屬1下延伸)來提供這樣的相互連接予其下層之接觸元件，其通孔實質上相似於上述通孔410。接觸元件可為鎢，矽化物，或其他適宜的導電材料。
本揭露提供內連線結構予一陣列的記憶體單元，其可藉由在記憶體元件(例如陣列及/或周圍元件)之間或之中增加內連線的電路以減少電阻。增強的內連線電路包含：提供一個或多個的額外的位元線，一額外的互補式位元線(位元線桿)，一額外的字元線，及/或其他在本文中所討論的配置。增強的內連線電路可被稱為二重線或帶結構。藉由提供給定的金屬線(例如位元線)在第一金屬層上，並藉由提供電路/內連線或其之部分在第二金屬層上，增強的內連線在兩點或多點之間提供一額外的導電路徑。在一些實施方式中，提供了二重位元線結構。在一實施方式中，提供了二重位元線桿(或互補式位元線)結構。在一實施方式中，提供了二重字元線。一或多個實施方式可同時提供給一記憶體元件。
在一實施方式中，所提供的記憶體元件具有排成行與列的記憶體單元陣列。可提供任意數量的列或行。記憶體元件包含第一位元線，其耦合到記憶體單元陣列的第一行中。第二位元線耦合到一位元線，而因此第二位元線也耦合到陣列的第一行中的記憶體單元。第二位元線可設置在與第一位元線不同的金屬層上(例如多層內連線的金屬層)。在一實施方式中，第二位元線耦合到第一位元線至少兩次。例 如藉由第一通孔與第二通孔耦合第二位元線與第一位元線，其中第一通孔在第一位元線與第二位元線之間延伸，且第二通孔與第一通孔空間隔開並在第一位元線與第二位元線之間延伸。在此配置的一實施方式中，單一字元線耦合到陣列的第一列的記憶體單元。在其他實施方式中，提供如上所述的二重字元線配置。每個第一位元線與第二位元線與字元線可形成在不同金屬層上，例如多層內連線的不同層。
因此，在所提供的一實施方式中記憶體陣列具有複數單元，其中第一位元線耦合到陣列的第一行且第一字元線耦合到陣列的第一列。實施方式可更包含在陣列的第一行中第二位元線耦合到第一位元線至少兩次。實施方式可更包含在陣列的第一列中第二字元線耦合到一字元線至少兩次。第一位元線與第二位元線形成在不同的金屬層上，但連接著相同的行。第一字元線與第二字元線形成在不同的金屬層上，但連接著相同的列。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (9)

  1. 一種記憶體元件，包含：一記憶體單元陣列；一第一位元線，耦合到該記憶體單元陣列的一第一行的複數記憶體單元，其中該第一位元線係設置在一第一金屬層；一第一通孔，自該第一位元線沿一垂直方向延伸到該第一位元線之上的一第二金屬層；一第二位元線，耦合到該記憶體單元陣列的該第一行的該些記憶體單元，其中該第二位元線平行於該第一位元線，且在該垂直方向中，該第一通孔位於該第二位元線與該第一位元線之間，且該第一通孔耦合該第二位元線到該第一位元線；以及一字元線，耦合到該記憶體單元陣列的一列。
  2. 如請求項1所述該記憶體元件，更包含：一第一互補式位元線，耦合到該記憶體單元陣列的該第一行的該些記憶體單元，其中該第一互補式位元線係設置在該第一金屬層上；以及一第二互補式位元線，耦合到該第一互補式位元線，其中該第二互補式位元線係耦合到該第一互補式位元線於至少兩個位置上，其中該第二互補式位元線係設置在該第二金屬層上。
  3. 如請求項1所述該記憶體元件，更包含：一第二字元線，耦合到該字元線且連接到該記憶體單元陣列之該列。
  4. 如請求項1所述該記憶體元件，其中該第二金屬層係在該第一金屬層之上，且其中該字元線係在該第二金屬層之上的一第三金屬層上，其中該第二金屬層為下一層鄰近該第一金屬層的一金屬層。
  5. 如請求項1所述該記憶體元件，其中該第一位元線係經由一第二通孔連接到該記憶體單元之一電晶體，其中該第二通孔在該第一金屬層之下延伸。
  6. 如請求項1所述該記憶體元件，其中該列與該行在一第一記憶體單元陣列中，且其中該記憶體元件更包含：一第二記憶體單元陣列，其與該第一記憶體單元陣列空間上隔開；一第三位元線，耦合到該第二記憶體單元陣列的一第一行的複數記憶體單元，其中該第三位元線係設置在該第一金屬層上；一第四位元線，耦合到該第三位元線，其中該第四位元線係設置在該第二金屬層上；以及另一個字元線，耦合到該第二記憶體單元陣列的一列。
  7. 一種記憶體元件，包含：一記憶體單元陣列；一第一位元線，耦合到該記憶體單元陣列的一第一行的複數記憶體單元，其中該第一位元線係設置在一第一金屬層；一第一通孔，自該第一位元線沿一垂直方向延伸到該第一位元線之上的一第二金屬層；一第二位元線，耦合到該記憶體單元陣列的該第一行的該些記憶體單元，其中該第二位元線平行於該第一位元線，且在該垂直方向中，該第一通孔位於該第二位元線與該第一位元線之間，且該第一通孔耦合該第二位元線到該第一位元線；一第一互補式位元線，耦合到該些該記憶體單元陣列的該第一行的該些記憶體單元，其中該第一互補式位元線係設置在該第一金屬層上；一第二互補式位元線，耦合到該第一互補式位元線，其中該第二互補式位元線係設置在該第二金屬層上；以及一字元線，耦合到該記憶體單元陣列的一列。
  8. 一種記憶體元件，包含：一單元包含：一通行閘極電晶體；一第一位元線，連接到該通行閘極電晶體的一汲極節點，其中該第一位元線係設置在一第一金屬層；一第一通孔，自該第一位元線沿一垂直方向延伸到該第一位元線之上的一第二金屬層；以及一第二位元線，耦合到該通行閘極電晶體的該汲極節點，其中該第二位元線平行於該第一位元線，且在該垂直方向中，該第一通孔位於該第二位元線與該第一位元線之間，該第一通孔耦合該第二位元線到該第一位元線，且該第一位元線與第二位元線其中之一者延伸到該記憶體元件的一控制電路。
  9. 如請求項8所述該記憶體元件，更包含：一第一字元線，連接到該通行閘極電晶體的一閘極；一第二字元線，連接到該第一字元線，其中該第一字元線與第二字元線其中之一者延伸到該記憶體元件的該控制電路。
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