TWI644364B - 鰭式場效電晶體半導體元件及形成其的方法 - Google Patents

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Abstract

提供finFET半導體元件以及形成所述finFET半導體元件的方法。所述finFET半導體元件可包含：絕緣體層；底半導體層，位於所述絕緣體層上；通道鰭，位於所述底半導體層上；源極區，位於所述底半導體層上且鄰近於所述通道鰭的第一側；以及汲極區，位於所述底半導體層上且鄰近於與所述第一側相對的所述通道鰭的第二側。

Description

鰭式場效電晶體半導體元件及形成其的方法 【相關申請案的交叉參考】
本申請案主張2013年11月26日在USPTO申請的名為「GE FINFET ON INSULATOR WITH RECESSED SOURCE DRAINS AND LOW OFF-STATE LEAKAGE」的美國臨時申請案第61/908,905號的優先權，所述申請案的揭露內容全文以引用方式併入本文中。
本發明概念的一些實施例大體上是關於半導體元件，且特定言之，是關於鰭式場效電晶體(finFET)半導體元件及其形成方法。
已開發絕緣體上鍺(Germanium-on-insulator,GeOI)finFET結構以提高pFET及nFET的載流子遷移率，且由於直接處於通道鰭之下的底絕緣層的使用而降低子鰭漏電流。然而，在整個finFET結構中以100%的鍺(Ge)形成的純GeOI finFET結構 可由於與純Ge的小帶隙相關聯的帶間穿隧(band-to-band-tunneling,BTBT)而具有增大的關閉狀態(off-state)漏電流。減小BTBT漏電流的一種做法為將矽(Si)添加至Ge膜以形成SiGe材料組成物。SiGe材料組成物可具有增大的帶隙，而增大的帶隙可顯著降低BTBT漏電流。然而，遍及整個GeOI finFET添加恆定百分比的Si可導致比所要通道遷移率低的總體通道遷移率，且因此導致GeOI finFET結構的較差效能。
現參看圖1，其為示意性地說明習知GeOI finFET半導體元件的橫截面圖。習知GeOI finFET半導體元件100可包含基板105以及安置於基板105上的絕緣體層110。習知GeOI finFET半導體元件100亦可包含具有鰭形狀的通道區120。習知GeOI finFET半導體元件100可包含閘極堆疊150，其位於通道區120的頂表面上且沿著鰭的側壁表面而延伸。通道區120的諸側上的區可藉由凹入式蝕刻來移除，且源極區130以及汲極區140可在通道區120的相對側上磊晶地再生長於凹入區中。源極區130以及汲極區140可包含比通道區120高的百分比的Si，以降低BTBT漏電流且提高效能。然而，絕緣體層110可並不晶格匹配於源極區130以及汲極區140的磊晶材料。若凹入式蝕刻為對絕緣體層110的完全凹入式蝕刻，則可能在底部處不剩餘鰭材料來充當磊晶再生長較高百分比的Si的SiGe以再填充凹入區的模板。因此，部分凹入式蝕刻可分別在絕緣體層110與源極區130以及汲極區140之間遺留鰭材料區160及170。然而，因為鰭材料區160及170 可具有比源極區130以及汲極區140低的百分比的Si，所以finFET結構的底部可提供較高BTBT漏電流。
現參看圖2a及圖2b，其分別為示意性地說明另一習知GeOI finFET半導體元件的橫截面圖以及沿著圖2a的線A-A'截取的橫截面圖。習知GeOI finFET半導體元件200可包含基板205以及安置於基板205上的絕緣體層210。習知GeOI finFET半導體元件200亦可包含具有鰭形狀的通道區220。習知GeOI finFET半導體元件200可包含閘極堆疊250，其位於通道區220的頂表面上且沿著鰭的側壁表面而延伸。源極區230以及汲極區240可在通道區220的相對側上磊晶地生長於鰭周圍。源極區230以及汲極區240可包含比通道區220高的百分比的Si，以降低BTBT漏電流且提高效能。然而，因為源極區230以及汲極區240生長於周圍的鰭材料的區可具有比源極區230以及汲極區240低的百分比的Si，所以finFET結構的底部或實質上整個finFET結構可提供較高BTBT漏電流。
根據本發明概念的一些實施例，提供finFET半導體元件。一種finFET半導體元件可包含：絕緣體層；底半導體層，位於所述絕緣體層上；通道鰭，位於所述底半導體層上；源極區，位於所述底半導體層上且鄰近於所述通道鰭的第一側；以及汲極區，位於所述底半導體層上且鄰近於與所述第一側相對的所述通 道鰭的第二側。所述底半導體層可包含第一百分比的第一半導體材料以及第二半導體材料。所述通道鰭可包含第二百分比的所述第一半導體材料以及所述第二半導體材料。所述通道鰭中的所述第一半導體材料的所述第二百分比可小於所述底半導體層中的所述第一半導體材料的所述第一百分比。所述源極區可包含第三百分比的所述第一半導體材料以及所述第二半導體材料。所述源極區中的所述第一半導體材料的所述第三百分比可大於所述通道鰭中的所述第一半導體材料的所述第二百分比。所述汲極區可包含第四百分比的所述第一半導體材料以及所述第二半導體材料。所述汲極區中的所述第一半導體材料的所述第四百分比可大於所述通道鰭中的所述第一半導體材料的所述第二百分比。
所述第一半導體材料可為矽，且所述第二半導體材料可為鍺。
所述源極區以及所述汲極區中的所述第一半導體材料的所述第三百分比以及所述第四百分比可小於或等於所述底半導體層中的所述第一半導體材料的所述第一百分比。
所述源極區以及所述汲極區中的所述第一半導體材料的所述第三百分比以及所述第四百分比可約等於所述底半導體層中的所述第一半導體材料的所述第一百分比。
所述底半導體層可包含約5奈米至約15奈米的範圍中的厚度，且所述通道鰭可包含約10奈米至約75奈米的範圍中的厚度。
所述底半導體層可包含約5奈米的厚度，且所述通道鰭可包含約35奈米的厚度。
所述finFET半導體元件的通道可包含所述通道鰭以及所述通道鰭之下的所述底半導體層的第一部分。所述finFET半導體元件的源極可包含所述源極區以及所述源極區之下的所述底半導體層的第二部分。所述finFET半導體元件的汲極可包含所述汲極區以及所述汲極區之下的所述底半導體層的第三部分。
所述finFET半導體元件可包含閘極堆疊，其位於所述通道鰭的頂表面上且沿著所述通道鰭的側壁表面而延伸。
所述汲極區可位於所述底半導體層的凹入部分上。所述汲極區以及所述絕緣體層的鄰近表面之間的距離可小於所述通道鰭以及所述絕緣體層的鄰近表面之間的距離。
所述底半導體層中的所述第一半導體材料的所述第一百分比可處於約10%至約40%的範圍中。所述汲極區中的所述第一半導體材料的所述第四百分比可處於約10%至約40%的範圍中且小於或等於所述底半導體層中的所述第一半導體材料的所述第一百分比。所述通道鰭中的所述第一半導體材料的所述第二百分比可處於約5%至約35%的範圍中且小於所述汲極區中的所述第一半導體材料的所述第四百分比。
所述源極區中的所述第一半導體材料的所述第三百分比可約等於所述汲極區中的所述第一半導體材料的所述第四百分比。
所述finFET半導體元件可為n型finFET。所述汲極區可包含鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區。所述上方汲極區可在所述上方汲極區中包含上方汲極百分比的所述第一半導體材料，所述上方汲極百分比可高於所述下方汲極區中的所述第一半導體材料的下方汲極百分比。
所述finFET半導體元件可為p型finFET。所述汲極區可包含鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區。所述上方汲極區可在所述上方汲極區中包含上方汲極百分比的所述第一半導體材料，所述上方汲極百分比可小於所述下方汲極區中的所述第一半導體材料的下方汲極百分比。
所述finFET半導體元件可為p型finFET。所述汲極區可包含鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區。所述上方汲極區可包含矽及鍺，其中所述上方汲極區中的所述矽的上方汲極百分比可小於所述下方汲極區中的矽的下方汲極百分比，及/或所述上方汲極區可包含鍺及錫，其中所述上方汲極區中的錫的百分比可小於或等於約20%。
所述finFET半導體元件的所述通道鰭、所述源極區以及所述汲極區可分別為n型finFET的第一通道鰭、第一源極區以及第一汲極區。所述finFET半導體元件可更包含p型finFET。所述p型finFET可包含第二通道鰭、第二源極區以及第二汲極區，其 各自位於所述底半導體層上。所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比可各自分別約等於所述第一半導體材料的所述第二百分比、所述第三百分比以及所述第四百分比。
所述finFET半導體元件的所述通道鰭、所述源極區以及所述汲極區可分別為n型finFET的第一通道鰭、第一源極區以及第一汲極區。所述finFET半導體元件可更包含p型finFET。所述p型finFET可包含第二通道鰭、第二源極區以及第二汲極區，其各自位於所述底半導體層上。所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比可各自分別不同於所述第一半導體材料的所述第二百分比、所述第三百分比以及所述第四百分比。
所述finFET半導體元件的所述通道鰭、所述源極區以及所述汲極區可分別為n型finFET的第一通道鰭、第一源極區以及第一汲極區。所述finFET半導體元件可更包含p型finFET。所述p型finFET可包含第二通道鰭、第二源極區以及第二汲極區，其各自位於所述底半導體層上。所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比中的至少一者可分別不同於所述第一半導體材料的所述第二百分比、所述第三百分比以及所述第四百分比。
所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的所述百分比中的所述不同的至少一者 可為減小所述n型finFET的所述底半導體層及/或所述通道鰭中的矽的百分比的罩幕式Ge緻密化製程的產物。
根據本發明概念的其他實施例，提供形成finFET半導體元件的方法。所述方法可包含：形成施體晶圓，其包含第一基板、位於所述基板上的包含SiyGe1-y的第一層以及位於所述第一層上的包含SixGe1-x的第二層，其中x>y。所述方法可包含在所述基板與所述第一層的至少一部分之間在所述施體晶圓中形成分裂表面。所述方法可包含在第二基板上形成絕緣體層。所述方法可包含以鄰近於所述絕緣體層的所述第二層而將所述施體晶圓結合至所述絕緣體層。所述方法可包含在所述分裂表面處分裂所述施體晶圓。
在一些實施例中，所述方法可包含蝕刻所述第一層以及所述第二層以形成鰭。所述方法可包含在未由虛設閘極覆蓋的所述鰭的第一暴露部分與第二暴露部分之間在所述鰭的通道部分上形成虛設閘極。所述方法可包含使所述鰭的所述第一暴露部分以及所述第二暴露部分凹入。所述方法可包含在所述凹入的第一暴露部分中形成源極區且在所述凹入的第二暴露部分中形成汲極區，其中所述源極區以及所述汲極區的部分包含SizGe1-z，其中z>y。在一些實施例中，zx。
在一些實施例中，所述第二層的厚度可實質上小於所述第一層的厚度，且所述第二層的晶格常數可實質上與所述第一層的晶格常數相同。
100‧‧‧習知GeOI finFET半導體元件
105‧‧‧基板
110‧‧‧絕緣體層
120‧‧‧通道區
130‧‧‧源極區
140‧‧‧汲極區
150‧‧‧閘極堆疊
160‧‧‧鰭材料區
170‧‧‧鰭材料區
200‧‧‧習知GeOI finFET半導體元件
205‧‧‧基板
210‧‧‧絕緣體層
220‧‧‧通道區
230‧‧‧源極區
240‧‧‧汲極區
250‧‧‧閘極堆疊
300‧‧‧finFET半導體元件
305、405‧‧‧基板
310、410‧‧‧絕緣體層
320、420‧‧‧通道區
330‧‧‧源極區
340‧‧‧汲極區
350、450‧‧‧閘極堆疊
360‧‧‧底源極區
370‧‧‧底汲極區
380‧‧‧底半導體層
400‧‧‧finFET半導體元件
430‧‧‧下方源極區
435‧‧‧上方源極區
440‧‧‧下方汲極區
445‧‧‧上方汲極區
480‧‧‧底半導體層
500‧‧‧施體晶圓
510‧‧‧緩衝層
520‧‧‧SiyGe1-y層
525‧‧‧SiyGe1-y層
530‧‧‧SixGe1-x層
540‧‧‧分裂表面
560‧‧‧絕緣體上半導體
610‧‧‧虛設閘極
810、820、830、840、910、920、930、940‧‧‧區塊
1000‧‧‧finFET半導體元件
1001‧‧‧n型finFET
1002‧‧‧p型finFET
1005‧‧‧基板
1010‧‧‧絕緣體層
1020‧‧‧通道區
1025‧‧‧通道區
1030‧‧‧源極區
1035‧‧‧源極區
1040‧‧‧汲極區
1045‧‧‧汲極區
1050‧‧‧閘極堆疊
1055‧‧‧閘極堆疊
1080‧‧‧底半導體層
1085‧‧‧底半導體層
附圖包含於本文中以便於進一步理解本發明概念，且併入於本說明書中並構成本說明書的一部分。附圖說明本發明概念的一些實施例，且與描述內容一起用來解釋本發明概念的原理。
圖1至圖2a為示意性地說明習知GeOI finFET半導體元件的橫截面圖。
圖2b為沿著圖2a的線A-A'截取的橫截面圖。
圖3a為示意性地說明根據本發明概念的一些實施例的finFET半導體元件的橫截面圖。
圖3b為沿著圖3a的線B-B'截取的橫截面圖。
圖4為示意性地說明根據本發明概念的一些實施例的finFET半導體元件的橫截面圖。
圖5a至圖7為說明製造圖3a的finFET半導體元件的方法的階段的橫截面圖。
圖8為說明製造圖5b的絕緣體上半導體的方法的流程圖。
圖9為說明製造圖3a的finFET半導體元件的方法的流程圖。
圖10為示意性地說明根據本發明概念的一些實施例的包含n型finFET以及p型finFET的finFET半導體元件的橫截面圖。
參考附圖來詳細描述實施例。然而，本發明概念可按照 各種不同形式來體現且不應解釋為僅限於本文所闡述的所說明的實施例。實情為，將此等實施例作為實例來提供，以使得本揭露將為全面且完整的，且將向熟習此項技術者完全傳達本發明概念的概念。除非另有注明，相似參考數字遍及附圖及書面描述表示相似部件，且因此可不重複描述。
本文中所使用的術語僅出於描述特定實施例的目的，且不意欲限制本發明概念。如本文中所使用，單數術語「一個」以及「該」意欲亦包含複數形式，除非上下文另有清楚指示。如本文所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。
應理解，在一部件(諸如，層、區或基板)被稱為在另一部件「上」時，所述部件可直接在所述另一部件上，或可存在介入部件。應進一步理解，在一部件(諸如，層、區或表面)被稱為「鄰近於」另一部件時，所述部件可直接鄰近於所述另一部件，或可存在介入部件。相比之下，術語「直接」意謂不存在介入部件。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
亦應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件，但此等部件不應受此等術語限制。此等術語僅用於區分一個部件與另一部件。因此，一些實施例中的「第 一」部件可在其他實施例中稱為「第二」部件，而不偏離本發明概念的教示。本文中所解釋且說明的本發明概念的態樣的實例實施例包含其互補對應物。相同參考數字或相同參考符號在整個說明書中表示相同部件。
此外，本文中參看橫截面說明及/或平面說明來描述實例實施例，所述橫截面說明及/或平面說明為理想化實例說明。因此，應預料到由於(例如)製造技術及/或容差(tolerance)而存在相對於所述說明的形狀的變化。因此，實例實施例不應解釋為限於本文中所說明的區的形狀，而是應包含由(例如)製造引起的形狀的偏差。舉例而言，說明為矩形的蝕刻區通常將具有圓形或彎曲特徵。因此，諸圖中所說明的區本質上為示意性的，且其形狀不意欲說明元件的區的實際形狀且不意欲限制實例實施例的範疇。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術及/或本說明書的背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
如藉由本發明實體所瞭解，根據本文所述的各種實施例的元件以及形成元件的方法可體現於諸如積體電路的微電子元件中，其中根據本文所述的各種實施例的多個元件整合於同一微電 子元件中。因此，本文所說明的橫截面圖可在微機電元件中在不需要正交的兩個不同方向上複製。因此，體現根據本文所述的各種實施例的元件的微機電元件的平面圖可包含呈基於微機電元件的功能性的陣列及/或二維圖案的多個所述元件。
根據本文所述的各種實施例的元件可取決於微電子元件的功能性而在其他元件之間散置。此外，根據本文所述的各種實施例的微電子元件可在可與兩個不同方向正交的第三方向上複製，以提供三維積體電路。
現參看圖3a及圖3b，其分別為示意性地說明根據本發明概念的一些實施例的finFET半導體元件的橫截面圖以及沿著圖3a的線B-B'截取的橫截面圖。在一些實施例中，finFET半導體元件300可包含基板305以及安置於基板305上的絕緣體層310。底半導體層380可設置於絕緣體層310上。鰭狀通道區320可設置於底半導體層380上。閘極堆疊350可設置於通道區320的頂表面上，且可沿著鰭的側壁表面而延伸。源極區330以及汲極區340可在通道區320的相對側上設置於底半導體層380上。
底半導體層380、通道區320、源極區330以及汲極區340可各自包含第一半導體材料以及第二半導體材料。一些實施例可指定，第一半導體材料可為矽(Si)，且所述第二半導體材料可為鍺(Ge)。將關於Si及Ge來描述本發明概念的態樣，然而，可使用其他材料，諸如，Ge與錫(Sn)的組合。
第一半導體材料以及第二半導體材料的相對百分比可在 各種區中不同。舉例而言，底半導體層380可包含SixGe1-x，其包含百分比x%的Si。通道區320可包含SiyGe1-y，其包含百分比y%的Si。源極區330以及汲極區340可各自包含SizGe1-z，其包含百分比z%的Si。
在一些實施例中，各種區的組成可並不均勻。換言之，一區可遍及所述區具有不均勻的百分比的Si及/或Ge。舉例而言，可在finFET半導體元件的製造或處理期間在各種區之間存在Si、Ge或其他元素的混雜。在一些實施例中，finFET半導體元件的區的一部分及/或整個區的組成可不同於製造或處理的中間階段期間的所述部分及/或區的組成。
在一些實施例中，通道區320中的Si的百分比可小於源極區330以及汲極區340中的Si的百分比。舉例而言，通道區320可包含百分比y%的Si。舉例而言，通道區320中的Si的百分比y%可處於約5%至約35%的範圍中。源極區330以及汲極區340可包含百分比z%的Si，所述百分比z%可高於通道區320中的Si的百分比y%。舉例而言，源極區330以及汲極區340中的Si的百分比z%可處於約10%至約40%的範圍中。底半導體層380可包含百分比x%的Si，所述百分比x%可高於通道區320中的Si的百分比y%，且在一些實施例中，可高於或等於源極區330以及汲極區340中的Si的百分比z%。舉例而言，底半導體層380中的Si的百分比x%可處於約10%至約40%的範圍中。
底半導體層380可在源極區330下方延伸以在源極區330 之下提供底半導體層380的底源極區360。在一些實施例中，finFET半導體元件300的源極可包含源極區330以及底源極區360。類似地，底半導體層380可在汲極區340下方延伸以在汲極區340之下提供底半導體層380的底汲極區370。在一些實施例中，finFET半導體元件300的汲極可包含汲極區340以及底汲極區370。底源極區360以及底汲極區370可在底半導體層380中包含百分比x%的Si。因為源極區330與汲極區340以及底源極區360與底汲極區370具有高於通道區320中的Si的百分比y%的百分比的Si，所以finFET半導體元件300可遍及源極及汲極而包含較高百分比的Si。因此，finFET半導體元件可提供較低BTBT漏電流。
相對於通道區320的厚度，底半導體層380可為薄的。舉例而言，底半導體層380可包含約5奈米至約15奈米的範圍中的厚度，且通道區320可包含約10奈米至約75奈米的範圍中的厚度。在一些實施例中，底半導體層380可包含約5奈米的厚度，且通道區320可包含約35奈米的厚度。
現參看圖4，其為示意性地說明根據本發明概念的一些實施例的finFET半導體元件的橫截面圖。如所說明，finFET半導體元件400可實質上類似於圖3a至圖3b的finFET半導體元件300，不同之處在於，finFET半導體元件400的源極可包含鄰近於底半導體層480的下方源極區430以及位於下方源極區430上的上方源極區435。類似地，finFET半導體元件400的汲極可包含鄰近於底半導體層480的下方汲極區440以及位於下方汲極區440上 的上方汲極區445。
下方源極區430以及下方汲極區440可包含SizGe1-z，其包含z%的Si。上方源極區435以及上方汲極區445可包含Siz*Ge1-z*，其包含z*%的Si，z*%不同於下方源極區430以及下方汲極區440中的Si的百分比z%。在一些實施例中，finFET半導體元件400可為n型finFET，且上方源極區435以及上方汲極區445中的Si的百分比z*%可高於下方源極區430以及下方汲極區440中的Si的百分比z%。在一些實施例中，finFET半導體元件400可為p型finFET，且上方源極區435以及上方汲極區445中的Si的百分比z*%可低於下方源極區430以及下方汲極區440中的Si的百分比z%。在本發明概念的一些實施例中，finFET半導體元件400可為p型finFET，上方源極區435以及上方汲極區445可包含GeSn。舉例而言，上方源極區435以及上方汲極區445中的Sn的百分比可小於或等於20%。在本發明概念的一些實施例中，Si或Sn的百分比可跨越源極區以及汲極區而變化。舉例而言，Si或Sn的百分比可跨越源極區以及汲極區以一梯度變化，其中百分比鄰近於底半導體層480而較高，且遠離底半導體層480而較低，或鄰近於底半導體層480而較低，且遠離底半導體層480而較高。
圖5a至圖7為說明對應於製造圖3a的finFET半導體元件的方法的階段的橫截面圖。圖8為說明製造圖5b的絕緣體上半導體的方法中的操作的流程圖。圖9為說明製造圖3a的finFET 半導體元件的方法中的操作的流程圖。
參看圖5a及圖8，可形成SiGe施體晶圓500(區塊810)。施體晶圓500可包含緩衝層510。SiyGe1-y層520可形成於緩衝層510上。SiyGe1-y層520的厚度可為至少圖3a的所要最終通道區320的厚度。SixGe1-x層530可形成於SiyGe1-y層520上。SixGe1-x層530的厚度可大致為圖3a的所要最終底半導體層380的厚度。一些實施例指定，可藉由磊晶生長而形成SiyGe1-y層520以及SixGe1-x層530。SiyGe1-y層520的晶格常數可實質上與SixGe1-x層530的晶格常數相同。在一些實施例中，可在層530上形成絕緣體層，諸如，氧化物層。
可在施體晶圓500中形成分裂表面540(區塊820)。分裂表面540可沿著SiyGe1-y層520處於一深度處。
參看圖5b及圖8，可在基板305上形成絕緣體層310(區塊830)。基板305可為Si基板。絕緣體層可為氧化物層。圖5a的施體晶圓500可結合於絕緣體層310上，且接著沿著分裂表面540而分裂以形成絕緣體上半導體560(區塊840)。舉例而言，可使用Smart CutTM工程化晶圓技術來執行分裂製程。施體晶圓500可在結合之前翻轉以使得SixGe1-x層530可鄰近於絕緣體層310。
在一些實施例中，絕緣體層310可形成於SixGe1-x層530上而不是基板305上。在此等實施例中，施體晶圓500可結合於基板305上以形成絕緣體上半導體。在此等實施例中，施體晶圓500可在結合之前翻轉以使得絕緣體層310可鄰近於基板305。在 一些實施例中，絕緣體層310可形成於SixGe1-x層530上且形成於基板305上。在此等實施例中，施體晶圓500可在結合之前翻轉以使得絕緣體層310可鄰近。
參看圖6及圖9，可對SiyGe1-y層525以及SixGe1-x層530進行圖案化及蝕刻以在絕緣體層310上形成SiyGe1-y/SixGe1-x(區塊910)。可在鰭上方以及沿著鰭的側壁形成虛設閘極610(區塊920)。在一些實施例中，可在虛設閘極610的側壁上形成側壁間隔物。在一些實施例中，側壁間隔物可自大於或等於SiyGe1-y層525的頂表面的高度的相對於基板的高度至小於或等於虛設閘極610的頂表面的高度的相對於基板的高度在虛設閘極610的側壁上延伸。
參看圖7及圖9，可對不受虛設閘極保護的SiyGe1-y層525以及SixGe1-x層530的區進行凹入式蝕刻(區塊930)。在包含側壁間隔物的實施例中，可不對受側壁間隔物保護的區進行凹入式蝕刻。SiyGe1-y層的區可完全凹入以形成通道區320。SixGe1-x層的區可部分蝕刻以形成底半導體層380。
參看圖3a至圖3b及圖9，可藉由SizGe1-z的磊晶再生長而形成源極區330以及汲極區340(區塊940)。可將圖6至圖7的虛設閘極610替換為閘極堆疊350以形成finFET半導體元件300。
現參看圖10，其為示意性地說明根據本發明概念的一些實施例的包括n型finFET以及p型finFET的finFET半導體元件 的橫截面圖。finFET半導體元件1000可包含基板1005以及安置於基板1005上的絕緣體層1010。n型finFET 1001可安置於絕緣體層1010上。n型finFET 1001可包含位於絕緣體層1010上的底半導體層1080。鰭狀通道區1020可設置於底半導體層1080上。閘極堆疊1050可設置於通道區1020的頂表面上，且沿著鰭的側壁表面而延伸。源極區1030以及汲極區1040可在通道區1020的相對側上設置於底半導體層1080上。
finFET半導體元件1000亦可包含安置於絕緣體層上的p型finFET 1002。p型finFET 1002可包含位於絕緣體層1010上的底半導體層1085。鰭狀通道區1025可設置於底半導體層1085上。閘極堆疊1055可設置於通道區1025的頂表面上，且沿著鰭的側壁表面而延伸。源極區1035以及汲極區1045可在通道區1025的相對側上設置於底半導體層1085上。
n型finFET 1001以及p型finFET 1002可各自實質上類似於圖3a的finFET半導體元件300。在一些實施例中，如關於圖3a的finFET半導體元件300所述的n型finFET 1001的Si的百分比x%、y%及z%可各自約等於p型finFET 1002中的Si的各別百分比。在一些實施例中，n型finFET 1001的Si的百分比可各自不同於p型finFET 1002中的Si的各別百分比。
在一些實施例中，n型finFET 1001的Si的百分比x%、y%及/或z%中的至少一者可不同於p型finFET 1002中的Si的對應百分比中的至少一者。不同於p型finFET中的Si的對應百分比 的n型finFET 1001的Si的百分比可產生自罩幕式Ge緻密化製程。舉例而言，罩幕式Ge緻密化製程可減小n型finFET的底半導體層1080及/或通道區1020中的Si的百分比。
雖然已參考一些實施例而描述了本發明概念，但熟習此項技術者將顯而易見的是，可進行各種改變及修改，而不偏離本發明概念的精神及範疇。舉例而言，已針對源極區中的Si的百分比等於汲極區中的Si的百分比來描述一些實施例，然而，針對包含(例如)製程變化的各種區，可存在源極區以及汲極區中的Si的百分比的差異。應理解，上述實施例並不是限制性的，而是說明性的。因此，本發明概念的範疇應由隨附申請專利範圍及其等效物的最廣泛容許解釋來判定，且不應受以上描述約束或限制。

Claims (20)

  1. 一種鰭式場效電晶體半導體元件，包括：絕緣體層；底半導體層，位於所述絕緣體層上，所述底半導體層包括第一百分比的第一半導體材料以及第二半導體材料；通道鰭，位於所述底半導體層上，所述通道鰭包括第二百分比的所述第一半導體材料以及所述第二半導體材料，其中所述通道鰭中的所述第一半導體材料的所述第二百分比小於所述底半導體層中的所述第一半導體材料的所述第一百分比，源極區，位於所述底半導體層上且鄰近於所述通道鰭的第一側，所述源極區包括第三百分比的所述第一半導體材料以及所述第二半導體材料，其中所述源極區中的所述第一半導體材料的所述第三百分比大於所述通道鰭中的所述第一半導體材料的所述第二百分比；以及汲極區，位於所述底半導體層上且鄰近於與所述第一側相對的所述通道鰭的第二側，所述汲極區包括第四百分比的所述第一半導體材料以及所述第二半導體材料，其中所述汲極區中的所述第一半導體材料的所述第四百分比大於所述通道鰭中的所述第一半導體材料的所述第二百分比。
  2. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述第一半導體材料為矽，且所述第二半導體材料為鍺。
  3. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元 件，其中所述源極區以及所述汲極區中的所述第一半導體材料的所述第三百分比以及所述第四百分比小於或等於所述底半導體層中的所述第一半導體材料的所述第一百分比。
  4. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述源極區以及所述汲極區中的所述第一半導體材料的所述第三百分比以及所述第四百分比約等於所述底半導體層中的所述第一半導體材料的所述第一百分比。
  5. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述底半導體層包括約5奈米至約15奈米的範圍中的厚度，且所述通道鰭包括約10奈米至約75奈米的範圍中的厚度。
  6. 如申請專利範圍第5項所述的鰭式場效電晶體半導體元件，其中所述底半導體層包括約5奈米的厚度，且所述通道鰭包括約35奈米的厚度。
  7. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述鰭式場效電晶體半導體元件的通道包括所述通道鰭以及所述通道鰭之下的所述底半導體層的第一部分，其中所述鰭式場效電晶體半導體元件的源極包括所述源極區以及所述源極區之下的所述底半導體層的第二部分，且其中所述鰭式場效電晶體半導體元件的汲極包括所述汲極區以及所述汲極區之下的所述底半導體層的第三部分。
  8. 如申請專利範圍第7項所述的鰭式場效電晶體半導體元 件，更包括閘極堆疊，其位於所述通道鰭的頂表面上且沿著所述通道鰭的側壁表面而延伸。
  9. 如申請專利範圍第8項所述的鰭式場效電晶體半導體元件，其中所述汲極區位於所述底半導體層的凹入部分上，其中所述汲極區以及所述絕緣體層的鄰近表面之間的距離小於所述通道鰭以及所述絕緣體層的鄰近表面之間的距離。
  10. 如申請專利範圍第9項所述的鰭式場效電晶體半導體元件，其中所述底半導體層中的所述第一半導體材料的所述第一百分比處於約10%至約40%的範圍中，其中所述汲極區中的所述第一半導體材料的所述第四百分比處於約10%至約40%的範圍中且小於或等於所述底半導體層中的所述第一半導體材料的所述第一百分比，且其中所述通道鰭中的所述第一半導體材料的所述第二百分比處於約5%至約35%的範圍中且小於所述汲極區中的所述第一半導體材料的所述第四百分比。
  11. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述鰭式場效電晶體半導體元件為n型鰭式場效電晶體，其中所述汲極區包括鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區，且 其中所述上方汲極區在所述上方汲極區中包括上方汲極百分比的所述第一半導體材料，所述上方汲極百分比高於所述下方汲極區中的所述第一半導體材料的下方汲極百分比。
  12. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述鰭式場效電晶體半導體元件為p型鰭式場效電晶體，其中所述汲極區包括鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區，且其中所述上方汲極區在所述上方汲極區中包括上方汲極百分比的所述第一半導體材料，所述上方汲極百分比小於所述下方汲極區中的所述第一半導體材料的下方汲極百分比。
  13. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述鰭式場效電晶體半導體元件為p型鰭式場效電晶體，其中所述汲極區包括鄰近於所述底半導體層的下方汲極區以及位於所述下方汲極區上的上方汲極區，且其中所述上方汲極區包括：矽及鍺，其中所述上方汲極區中的所述矽的上方汲極百分比小於所述下方汲極區中的矽的下方汲極百分比；及/或鍺及錫，其中所述上方汲極區中的錫的百分比小於或等於約 20%。
  14. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述通道鰭、所述源極區以及所述汲極區分別包括n型鰭式場效電晶體的第一通道鰭、第一源極區以及第一汲極區，其中所述鰭式場效電晶體半導體元件更包括p型鰭式場效電晶體，其中所述p型鰭式場效電晶體包括第二通道鰭、第二源極區以及第二汲極區，其各自位於所述底半導體層上，且其中所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比分別約等於所述第一半導體材料的所述第二百分比、所述第三百分比以及所述第四百分比。
  15. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述通道鰭、所述源極區以及所述汲極區分別包括n型鰭式場效電晶體的第一通道鰭、第一源極區以及第一汲極區，其中所述鰭式場效電晶體半導體元件更包括p型鰭式場效電晶體，其中所述p型鰭式場效電晶體包括第二通道鰭、第二源極區以及第二汲極區，其各自位於所述底半導體層上，且其中所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比分別不同於所述第一半導體材 料的所述第二百分比、所述第三百分比以及所述第四百分比。
  16. 如申請專利範圍第1項所述的鰭式場效電晶體半導體元件，其中所述通道鰭、所述源極區以及所述汲極區分別包括n型鰭式場效電晶體的第一通道鰭、第一源極區以及第一汲極區，其中所述鰭式場效電晶體半導體元件更包括p型鰭式場效電晶體，其中所述p型鰭式場效電晶體包括第二通道鰭、第二源極區以及第二汲極區，其各自位於所述底半導體層上，且其中所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的百分比中的至少一者分別不同於所述第一半導體材料的所述第二百分比、所述第三百分比以及所述第四百分比。
  17. 如申請專利範圍第16項所述的鰭式場效電晶體半導體元件，其中所述第二通道鰭、所述第二源極區以及所述第二汲極區中的所述第一半導體材料的所述百分比中的不同的至少一者為減小所述n型鰭式場效電晶體的所述底半導體層及/或所述通道鰭中的矽的百分比的罩幕式Ge緻密化製程的產物。
  18. 一種形成鰭式場效電晶體半導體元件的方法，包括：形成施體晶圓，其包含第一基板、位於所述第一基板上的包含SiyGe1-y的第一層以及位於所述第一層上的包含SixGe1-x的第二 層，其中x>y；在所述第一基板與所述第一層的至少一部分之間在所述施體晶圓中形成分裂表面；在第二基板上形成絕緣體層；以鄰近於所述絕緣體層的所述第二層而將所述施體晶圓結合至所述絕緣體層；以及在所述分裂表面處分裂所述施體晶圓。
  19. 如申請專利範圍第18項所述的形成鰭式場效電晶體半導體元件的方法，更包括：蝕刻所述第一層以及所述第二層以形成鰭；在未由虛設閘極覆蓋的所述鰭的第一暴露部分與第二暴露部分之間在所述鰭的通道部分上形成虛設閘極；使所述鰭的所述第一暴露部分以及所述第二暴露部分凹入；以及在凹入的所述第一暴露部分中形成源極區且在凹入的所述第二暴露部分中形成汲極區，其中所述源極區以及所述汲極區包含SizGe1-z，其中z>y。
  20. 如申請專利範圍第18項所述的形成鰭式場效電晶體半導體元件的方法，其中所述第二層的厚度實質上小於所述第一層的厚度，且所述第二層的晶格常數實質上與所述第一層的晶格常數相同。
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