TWI626745B - 三端ｐｉｎ二極體 - Google Patents

三端ｐｉｎ二極體 Download PDF

Info

Publication number
TWI626745B
TWI626745B TW102130986A TW102130986A TWI626745B TW I626745 B TWI626745 B TW I626745B TW 102130986 A TW102130986 A TW 102130986A TW 102130986 A TW102130986 A TW 102130986A TW I626745 B TWI626745 B TW I626745B
Authority
TW
Taiwan
Prior art keywords
base
emitter
collector
terminal
current
Prior art date
Application number
TW102130986A
Other languages
English (en)
Other versions
TW201417277A (zh
Inventor
札爾 吉狄翁 封
珍娜狄Ｇ 古羅夫
Original Assignee
先驅能源工業公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 先驅能源工業公司 filed Critical 先驅能源工業公司
Publication of TW201417277A publication Critical patent/TW201417277A/zh
Application granted granted Critical
Publication of TWI626745B publication Critical patent/TWI626745B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/68—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors specially adapted for switching ac currents or voltages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

此揭露內容描述一種開關，其具有集極、基極、射極、以及在集極與基極之間的一個本質區域。本質區域提高開關的效率且降低損失。集極、基極、以及射極各自具有個別的端子，且通過基極端子之電流的交流分量是大於通過射極端子之電流的交流分量。此外，在接通狀態中，在基極與集極端子之間的第一交流電流是大於在集極與射極端子之間的第二交流電流。換言之，如被基極與射極之間的直流電流所控制，交流電流主要通過在集極與基極之間。

Description

三端PIN二極體 【根據35 USC §119之優先權主張】
本專利申請案主張對於西元2012年8月28日提出之標題為“三端PIN”的臨時申請案第61/694,205號的優先權，該臨時申請案被讓渡給此受讓人且因此以參照方式而特別納入本文。
本發明概括關於電子元件。特別但非限制而言，本發明關於用於一種三端PIN二極體的系統、方法以及設備。
尤指用來將電源供應器阻抗匹配於電漿處理室之一些阻抗匹配裝置包括變化電容的複數個電容器，其中，不同組合的電容器被切入及切出該匹配以便調整該匹配。該等電容器可經由諸如雙極接面電晶體(BJT,bipolar junction transistor)與絕緣閘雙極電晶體(IGBT,insulated gate bipolar transistor)的開關而被切入及切出該匹配。
此揭露內容描述用於一種三端PIN二極體的系統、方法以及設備。替代而言，此可被描述為一種具有在集極與基極之間的本質區域之BJT、或一種具有在集極中鄰近於基極的本質區域之BJT。總之，該種裝置作用為一種用於在集極與基極端子之間的交流(AC,alternating current)或射頻 (RF,radio frequency)電流之開關。該種開關是經由施加直流(DC,direct current)偏壓在基極端子與射極端子之間所控制，其中，偏壓的極性是取決於開關的摻雜組態。在一些選擇方案中，摻雜層可被配置在基極與本質區域之間、或在本質區域與集極之間。在更進一步的選擇方案中，摻雜層可被配置在本質區域之二側上。
在此揭露內容的一個態樣中，一種開關被揭示，其包含一個集極、一個射極、一個基極、及一個本質區域。集極可具有一個集極端子，射極可具有一個射極端子，且基極可具有一個基極端子。基極可在一個基極-射極接面而被耦接到射極，且本質區域可被配置在基極與集極之間。
在此揭露內容的另一個態樣中，一種操作一個開關的方法被揭示。該種方法可包括：提供該開關，其包括一個基極、一個射極、以及一個集極且具有在集極與基極之間的一個本質區域。基極可具有一個基極端子，射極可具有一個射極端子，且集極可具有一個集極端子。該種方法可更包括：導通在集極端子與基極端子之間的第一電流。第一電流可具有一個交流分量，其具有第一振幅。該種方法可更包括：導通在集極端子與射極端子之間的第二電流。第二電流可具有一個交流分量，其具有第二振幅。該種方法可再包括：導通在基極端子與射極端子之間的第三電流，且經由第三電流而控制第一電流。
此揭露內容的另一個態樣描述另一種開關，其包含一個集極、一個射極、一個基極、及一個本質區域。集極可具有一個集極端子，射極可具有一個射極端子，且基極可具有一個基極端子。基極可經由一個基極-射極接面而被耦接到射極。本質區域可被配置在基極與集極之間。通 過基極端子之交流電流的振幅是大於通過射極端子之交流電流的振幅。
100‧‧‧雙極接面電晶體(BJT)
102‧‧‧集極端子
104‧‧‧基極端子
106‧‧‧射極端子
112‧‧‧集極
114‧‧‧基極
116‧‧‧射極
200‧‧‧開關(模型)
232‧‧‧集極端子
234‧‧‧基極端子
236‧‧‧射極端子
244‧‧‧AC電流
260‧‧‧電感
262‧‧‧電阻
264‧‧‧電感
266‧‧‧電阻
268‧‧‧電感
300‧‧‧三端PIN
302‧‧‧集極端子
304‧‧‧基極端子
306‧‧‧射極端子
312‧‧‧集極
314‧‧‧基極
315‧‧‧本質區域
316‧‧‧射極
400‧‧‧三端PIN
402‧‧‧集極端子
404‧‧‧基極端子
406‧‧‧射極端子
412‧‧‧集極
414‧‧‧基極
415‧‧‧本質區域
416‧‧‧射極
420‧‧‧AC或RF電流
422‧‧‧DC電流
430‧‧‧空乏區域
431‧‧‧空乏區域
432‧‧‧PN接面(基極-射極接面)
500‧‧‧三端PIN
502‧‧‧集極端子
504‧‧‧基極端子
506‧‧‧射極端子
512‧‧‧集極
514‧‧‧基極
515‧‧‧本質區域
516‧‧‧射極
520‧‧‧AC電流
522‧‧‧DC電流
524‧‧‧AC電流
531‧‧‧空乏區域
532‧‧‧基極-射極接面
600‧‧‧BJT
602‧‧‧集極端子
604‧‧‧基極端子
606‧‧‧射極端子
612‧‧‧集極
614‧‧‧基極
615‧‧‧本質區域
616‧‧‧射極
620、622‧‧‧摻雜層
700‧‧‧三端PIN
702‧‧‧集極端子
704‧‧‧基極端子
706‧‧‧射極端子
712‧‧‧集極
714‧‧‧基極
715‧‧‧本質區域
716‧‧‧射極
720、722‧‧‧摻雜層
800‧‧‧方法
802~808‧‧‧方法800的步驟
902‧‧‧逆向偏壓DC電壓
904‧‧‧絕對DC電位(偏壓)
906‧‧‧PIN接面電壓的AC分量
908‧‧‧DC偏壓後的AC電壓(訊號)
1000‧‧‧控制系統
1001‧‧‧處理器
1002‧‧‧快取記憶體單元
1003‧‧‧記憶體
1004‧‧‧RAM
1005‧‧‧ROM
1006‧‧‧BIOS
1007‧‧‧儲存器控制單元
1008‧‧‧儲存器
1009‧‧‧作業系統
1010‧‧‧EXECs
1011‧‧‧資料
1012‧‧‧API應用軟體(應用程式)
1020‧‧‧網路介面
1021‧‧‧圖形控制
1022‧‧‧視訊介面
1023‧‧‧輸入介面
1024‧‧‧輸出介面
1025‧‧‧儲存裝置介面
1026‧‧‧儲存媒體介面
1030‧‧‧網路
1032‧‧‧顯示器
1033‧‧‧輸入裝置
1034‧‧‧輸出裝置
1035‧‧‧儲存裝置
1036‧‧‧儲存媒體
1040‧‧‧匯流排
1050‧‧‧訊號輸入構件
1060‧‧‧訊號輸出構件
本發明之種種目的與優點以及較完整瞭解是藉由連同伴隨圖式來參考以下詳細說明與隨附申請專利範圍而為顯明且更易於理解：圖1說明一種n-p-n BJT，其中AC電流主要通過在集極與基極端子之間；圖2說明一種操作在接通狀態中之n-p-n BJT的經驗導出模型；圖3說明一種n-p-n BJT所組成之三端PIN，該BJT具有在集極與基極之間的一個本質區域，其中AC電流主要通過在集極與基極端子之間；圖4說明操作在關斷狀態中之圖3的三端PIN的橫截面；圖5說明操作在接通狀態中之圖3的三端PIN的橫截面；圖6說明一種n-p-n BJT，其具有一個本質區域與環繞本質區域的摻雜層，其中AC電流主要通過在集極與基極端子之間；圖7說明納入在三端PIN之具有二或三維特徵的摻雜層720與722，且其中AC電流主要通過在集極與基極端子之間；圖8說明一種操作三端PIN或BJT的方法，其中AC電流主要通過在集極與基極之間；圖9說明針對於在本質區域上之二種不同逆向偏壓的電壓對時間圖表；且圖10顯示一種控制系統之一個實施例的代表圖，其中一組指令可執行以致使一種裝置來實行或執行本揭露內容的態樣及/或方法之中的任一者或多者。
典型而言，操作為開關之一種BJT控制在集極與射極之間的DC電流之流通，其中，基極-射極偏壓控制在該集極與射極之間的DC電流之流通。在此種已知操作模式中，基極電流被使用作為控制電流且為其在開關之接通狀態中而導通於集極與射極之間的電流的一小部分。在此正常組態中，開關使用截止來作為關斷(off-)狀態(顯現為開路)且使用飽和來作為接通(on-)狀態(顯現為短路)。此揭露內容描述一種將BJT操作為開關之新穎方式，其中，小的基極-射極電流被用以控制較大的集極-基極電流。再者，此專利案描述一種新穎的三端PIN裝置，其在BJT的集極與基極之間納入一個本質區域以便得到對於AC或RF電流之較佳的切換。實驗所發現的是，經施加在基極與射極之間的小DC可控制在集極與基極之間的大AC電流。在此模式中，接通狀態損失顯著為低，且相信該裝置在此模式中的操作是類似於一種PIN二極體者，其中AC電流往復拂掠在集極與基極區域中的注入載子且DC射極電流保持集極與基極區域為供應載子。若DC射極電流被中斷且集極-基極接面為逆向偏壓，則在集極與基極之間的電流會被中斷。逆向偏壓加寬在基極-集極接面的空乏區域，且此區域作用如同一個低電容的電容器，因此致使能為低的關斷狀態損失。故，操作在本文揭示之切換模式中的BJT達成在接通狀態中的PIN二極體之低損失與高載流量以及在關斷狀態中的PIN二極體之低漏電流與高電壓容量。然而，此經由一種三端裝置來完成，因此避免PIN二極體需要將DC控制訊號與RF訊號隔離的複雜隔離電路。此揭露內容是關於對於基本BJT結構之增強，藉由在BJT的集極與基極之間納入一個本質區域而將該裝置轉變為一種三端 PIN。預見的是，本質區域之納入將進一步降低關斷狀態損失且改良當該種裝置被使用作為對於AC或RF電流之開關的性能。
如所指出，可能的是，集極-基極接面作用為如同當操作在此模式中的一種PIN二極體，但是不同於一種PIN二極體，其中，小DC電流必須流通在陰極與陽極之間以保持裝置接通，並無DC電流必須流通過其操作在此模式中的BJT的集極；而是，要保持裝置接通所必要的電流可透過射極所供應。為了增強此BJT之類似PIN的品質，一個本質區域可被配置在集極與基極之間。將一個本質區域納入在集極與基極之間應降低其與使用一般BJT作為用於在集極與基極之間的AC或RF電流之開關有關聯的關斷狀態損失。明確而言，在關斷狀態之中，本質區域應保持關斷狀態電容為低，甚至當基極接面在部分AC或RF週期期間具有小的逆向偏壓，不同於其中此電容為由施加的AC或RF電壓所強烈調整之正常BJT。
圖1說明一種n-p-n BJT，其中，AC電流主要通過在集極與基極端子之間。BJT 100包括基極114，其配置在集極112與射極116之間。集極112可包括集極端子102；基極114可包括基極端子104；且射極116可包括射極端子106。在一種n-p-n組態中，集極112可被摻雜以便為n型，基極114可被摻雜以便為p型，且射極116可被摻雜以便為n型。在圖示的實施例中，集極112可為輕度摻雜(n-)且射極116可為重度摻雜(n++)，雖然其他摻雜程度亦可經實施。
圖2說明一種操作在接通狀態中之n-p-n BJT的經驗導出模型。模型200預測其通過在集極端子232與基極端子234之間的AC電流將遭遇電阻262(R1)、電感260以及電感264。從集極端子232通過到射極端子 236的AC電流將遭遇電阻262(R1)與266(R2)以及電感260與268。模型200僅為適用於AC電流且因此DC電流未被圖示。
傳統而言，在飽和(傳統‘接通狀態’)中的一種n-p-n BJT被操作以使得從基極端子到射極端子的電流是藉由允許或阻止電流從集極端子通過到射極端子來控制BJT的接通/關斷狀態。對照而言，在此揭露內容中，從基極端子234到射極端子236的電流是藉由允許或阻止AC或RF電流從集極端子232通過到基極端子234來控制BJT 200的接通/關斷狀態。此外，與在集極端子232和射極端子236之間通過AC電流有關聯的損失可藉由改在集極端子232與基極端子234之間通過AC電流244而實質降低。此因為對於從集極端子232通過到射極端子236的AC電流而言為具有歸因於電阻262(R1)與266(R2)二者的損失。對於從集極端子232通過到基極端子234的AC電流244而言，僅具有歸因於電阻262(R1)的損失。因此，接通狀態損失可藉由在集極端子232與基極端子234之間通過AC電流244而顯著降低。
雖然圖示且經描述為一種n-p-n型式BJT，開關200亦可為一種p-n-p型式。換言之，集極可被摻雜以便為p型半導體，基極可被摻雜以便為n型半導體，且射極可被摻雜以便為p型半導體。
圖3說明由n-p-n BJT所組成的一種三端PIN，該BJT具有在集極與基極之間的一個本質區域，其中，AC電流主要通過在集極與基極端子之間。三端PIN 300包括集極312、基極314、射極316、以及經配置在集極312與基極314之間的本質區域315。集極312可包括集極端子302；基極314可包括基極端子304；且射極316可包括射極端子306。本質區域 315之納入使得基極314、本質區域315、以及集極312形成一個PIN接面。在一種n-p-n組態中，集極312可被摻雜以便為n型，基極314可被摻雜以便為p型，且射極316可被摻雜以便為n型。在圖示的實施例中，集極312可為輕度摻雜(n-)且射極316可為重度摻雜(n++)，雖然其他摻雜程度亦可經實施。
本質區域315並未依比例來繪製。因此，在一些實施例中，本質區域315可能為大於集極312、大於基極304、且/或大於射極316。在其他實施例中，本質區域315可為小於集極312、小於基極314、且/或小於射極316。
BJT經常具有輕度摻雜的集極(例如：n-)。較輕的集極摻雜致使能夠有較大的集極-基極空乏區域，且較大的空乏區域意指的是：逆向偏壓電壓落在較大的跨距且因此在空乏區域中遭遇到較低的電場。較低的電場意指的是：較大的逆向偏壓電壓可在崩潰發生之前而被施加，且因此較輕的摻雜被用來達成較高的崩潰電壓。然而，對於三端PIN而言，由於本質區域315設定空乏區域的長度且因此設定了崩潰電壓，不必使用輕度摻雜的集極312。當三端PIN被使用來將AC或RF電流在集極與基極之間切換時，集極區域之較高摻雜可降低接通與關斷狀態損失。
圖4說明操作在關斷狀態中之圖3的三端PIN的橫截面。在關斷狀態中，如同其包括基極414、本質區域415、與集極412之PIN接面所為，PN接面432(基極-射極接面)被逆向偏壓。當逆向偏壓時，包括本質區域415以及部分的集極412與基極414之空乏區域430實質為無自由載子且因此為非導電性。當逆向偏壓時，大於或等於500伏特的逆向偏壓可被 施加跨於本質區域。此空乏區域430可經模型化為一個低電容的電容器(例如：在二個導體之間的一個寬的非導電間隙)且因此呈現對於AC或RF電流420的高阻抗。
本質區域415是相較於傳統的基極-集極空乏區域而降低了關斷狀態損失，該空乏區域具有取決於經施加的逆向偏壓之寬度。在施加偏壓為低時的部分AC或RF週期期間，空乏區域的接面電容變大。對照而言，三端PIN 400的空乏區域430包括本質區域415且因此空乏區域430的接面電容甚至在低逆向偏壓位準時而維持為小。該種三端PIN的有效電容可因此成為小於傳統BJT者而降低通過在關斷狀態中之該種裝置的AC或RF電流420。此外，由於三端PIN 400之中的集極412摻雜可為較高，串聯電阻亦可被降低。因此，針對於可相比的接通狀態損失與在關斷狀態中的電壓處置，三端PIN 400應具有比其當使用作為用於AC或RF電流的開關之傳統BJT者為較低的關斷狀態損失。此外，相信的是，由於本質區域415具有比一個等效偏壓的集極-基極空乏區域為較小的電場，較大的關斷狀態電壓可在崩潰之前而被使用。換言之，較大的逆向電壓可在本質區域415之中的電場強到引起對於BJT 400的實際損壞之前而被施加。舉例來說，在集極端子402與基極端子404之間的崩潰電壓是至少1000V或至少1600V。
圖5說明操作在接通狀態中之圖3的三端PIN的橫截面。在接通狀態中，基極-射極接面532可藉著從基極端子504到射極端子506的DC電流522而被順向偏壓。空乏區域531是小於當並無偏壓或逆向偏壓被施加到接面532之時所見者。
在接通狀態中，介於基極514與集極512之間的電壓實質為 零且小的DC電流(未圖示)可從集極端子502流通到基極端子504，但是此電流在三端PIN 500之操作上具有可忽略的效應。如此，在接通狀態中，本質區域515可不具有任何偏壓或具有小的逆向或順向偏壓。圖示為選用式的小的順向偏壓，但是此亦可為小的逆向偏壓或無偏壓。
即使當逆向偏壓被施加時，AC電流520將為大於逆向偏壓之大小的等級且因此逆向偏壓將具有可忽略的效應。儘管傳統的基極-集極接面對AC整流，圖示的本質區域515作用為對於AC電流的一個電阻器，由於在本質區域515之內的載子壽命為足夠長以致跨於本質區域515之電壓的交替極性不會在任何半週期期間使本質區域515的載子空乏。因此，並無任何整流且AC電流520是在沒有整流或有可忽略的整流之情況下而通過在集極端子502與基極端子504之間。
在一個實施例中，通過集極端子502的集極電流具有第一振幅的AC分量。集極電流是通過集極端子502的電流且為AC與DC分量的總和。基極電流通過基極端子504且具有第二振幅的AC分量。基極電流是通過基極端子504的電流且為AC與DC分量的總和。射極電流通過射極端子506且具有第三振幅的AC分量。射極電流是通過射極端子506的電流且為AC與DC分量的總和。第二振幅可為大於第三振幅。第二振幅可為大於基極電流的DC分量的大小。第二振幅可為大於第三振幅至少五倍。第二振幅可為大於基極電流的DC分量的大小至少五倍。
圖6說明一種n-p-n BJT，其具有一個本質區域與環繞本質區域的摻雜層，其中，AC電流主要通過在集極與基極端子之間。BJT 600包括：具有集極端子602的集極612、具有基極端子604的基極614、以及 具有射極端子606的射極616。本質區域615被夾設在集極612與基極614之間。一個或多個摻雜層620、622被配置在本質區域615與集極612之間以及在本質區域615與基極614之間。
該等摻雜層可為n或p型且可為重度或輕度摻雜，其可包含一個或多個不同的摻雜物。在本質區域615的各側上之摻雜層的數目可為相同或不同。該一個或多個摻雜層620、622可增強自由載子注入到本質區域615，可助於關斷該種裝置，改良切換速度或可為種種期望裝置特徵之間的折衷者。
圖7說明納入在三端PIN之具有二或三維特徵的摻雜層720與722，其中，AC電流主要通過在集極與基極端子之間。該一個或多個摻雜層720、722可增強自由載子注入到本質區域715，可助於關斷該種裝置，改良切換速度或可為種種期望裝置特徵之間的折衷者。
圖8說明一種操作BJT或三端PIN的方法，其中，AC電流主要通過在集極與基極之間。該種方法800包括：提供(802)一種具有集極、基極、及射極之開關。集極具有一個集極端子，基極具有一個基極端子，且射極具有一個射極端子。該種方法800更包括：導通(804)在集極端子與基極端子之間的第一電流，其中此第一電流的AC分量具有第一振幅。該種方法800更包括：導通(806)在基極端子與射極端子之間的第二電流，其中第二電流具有一個交流分量，其具有第二振幅。第一振幅可為大於第二振幅。再者，第一導通(804)可藉由第二導通(806)所控制。舉例來說，在基極與射極之間的DC電流(包括：正、零與負的DC電流)可控制在集極與基極之間的AC電流的振幅。
此種方法與BJT的傳統使用之差異在於：在此，第一振幅是大於第二振幅(在基極端子之電流的AC分量是大於在射極端子之電流的AC分量)。換言之，交流電流主要通過在集極端子與基極端子之間而非為在集極與射極之間。
圖9說明針對於在本質區域上之二種不同逆向偏壓的電壓對時間圖表。若逆向偏壓DC電壓902為負(點線)，但是具有大小為小於PIN接面電壓(或跨於本質區域的電壓)之AC分量(虛線)的振幅，則PIN接面將在負AC週期期間被逆向偏壓且在正AC週期期間被順向偏壓(負電壓意指PIN接面被逆向偏壓)。因此，藉著在PIN接面上的僅為小或可忽略的逆向偏壓，PIN接面將不會維持被關斷。此意指該開關300與600將部分為不可控制。
用於開關的偏壓電路因此較佳維持跨於PIN接面為足夠低的絕對DC電位904以致PIN接面電壓在每個週期期間為小於0伏特。此乃經由-700V DC偏壓904(點線)以及置中在-700V之DC偏壓後的AC訊號908(虛線)所顯示。如所顯示，藉著此種偏壓，DC偏壓後的AC電壓908維持為負且因此維持在PIN接面上的逆向偏壓。實質大於AC電壓的振幅之逆向偏壓DC電壓904的大小可因此確保該種BJT維持逆向偏壓且不會成為陷在接通狀態或部分接通狀態中。
在一個實施例中，循著此等相同線路，在接通狀態中之跨於PIN接面的順向偏壓是小於在關斷狀態中的逆向偏壓。
本文所引用的所有結果是關於矽裝置所得到。然而，使用GaAs、GaN、SiC、或任何其他已知半導體材料所製造的裝置亦可被使用。
除了本文前述的特定實體裝置之外，本文所述的系統和方法可關連於控制及處理構件來實施。圖10顯示一種控制系統1000之一個實施例的代表圖，其中，一組指令可執行以致使一種裝置來實行或執行本揭露內容的態樣及/或方法之中的任一者或多者。舉例來說，控制系統1000可被用來實現一種控制構件以供控制在上文論述的三端PIN裝置的端子之間的偏壓。但是，在圖10之中的構件是僅為舉例而並未限制其實施此揭露內容的特定實施例之任何硬體、軟體、韌體、嵌入邏輯構件、或二或多個此類構件的組合之運用或功能性的範疇。圖示構件之中的某些或全部可為控制系統1000的一部分。舉例來說，控制系統1000可包括通用電腦或嵌入邏輯構件(例如：FPGA)，此僅僅列舉出二個非限制性的實例。
在此實施例中的控制系統1000包括至少一個處理器1001，諸如用來指出二個非限制實例的中央處理單元(CPU)或FPGA。控制系統1000還可包含記憶體1003與儲存器1008，二者是經由匯流排1040而彼此連通且與其他構件連通。匯流排1040還可將顯示器1032、一個或多個輸入裝置1033(其可例如包括：鍵板、鍵盤、滑鼠、尖筆、等等)、一個或多個輸出裝置1034、一個或多個儲存裝置1035、以及種種非暫時、有形的處理器可讀儲存媒體1036彼此連結且與處理器1001、記憶體1003、以及儲存器1008之中的一者或多者連結。所有此等元件可直接或經由一個或多個介面或配接器而介面連接到匯流排1040。舉例來說，種種非暫時、有形的處理器可讀儲存媒體1036可經由儲存媒體介面1026而與匯流排1040介面連接。控制系統1000可具有任何適合的實體形式，其包括而不受限於一個或多個積體電路(IC)、印刷電路板(PCB)、行動手持式裝置、膝上型或筆記型電腦、 分散式電腦系統、計算柵、或伺服器。
處理器1001(或中央處理單元(CPU))選用式含有快取記憶體單元1002，其用於指令、資料、或處理器位址之臨時局部儲存。處理器1001被組態為助於其儲存在至少一個非暫時、有形的處理器可讀儲存媒體上之非暫時、有形的處理器可讀指令之執行。控制系統1000可提供由於處理器1001執行在諸如記憶體1003、儲存器1008、儲存裝置1035、及/或儲存媒體1036(例如：唯讀記憶體(ROM))之一或多個非暫時、有形的處理器可讀儲存媒體中所實施的指令之功能性。舉例來說，要實行關於圖8所述之方法的一或多個步驟的指令可被實施在一或多個非暫時、有形的處理器可讀儲存媒體中且處理器1001可執行該等指令。記憶體1003可讀取來自一或多個非暫時、有形的處理器可讀儲存媒體(諸如：大量儲存裝置1035、1036)或透過諸如網路介面1020的一個適合介面而來自一或多個其他來源之指令。實行此類的處理或步驟可包括：界定在記憶體1003所儲存的資料結構以及如由軟體所指導來修改該等資料結構。
訊號輸入構件1050概括操作以接收訊號(例如：數位及/或類比訊號)，其提供有關於三端PIN的一個或多個態樣及/或經施加到三端PIN的端子的偏壓之資訊。
訊號輸出構件1060可包括對於一般技藝人士而言為習知的數位至類比構件，其用以產生開關控制訊號來控制經施加到端子的偏壓之切換。
記憶體1003可包括種種構件(例如：非暫時、有形的處理器可讀儲存媒體)，其包括而不受限於：隨機存取記憶體構件(例如：RAM 1004)(例如：靜態RAM“SRAM”、動態RAM“DRAM”、等等)、唯讀構件(例如：ROM 1005)、以及其任何組合。ROM 1005可作用以將資料和指令單向地連通到處理器1001，且RAM 1004可作用以將資料和指令為與處理器1001雙向地連通。ROM 1005與RAM 1004可包括下文所述之任何適合的非暫時、有形的處理器可讀儲存媒體。在一些情況下，ROM 1005與RAM 1004包括非暫時、有形的處理器可讀儲存媒體以供實行本文所述的方法。
固定儲存器1008可選用為透過儲存器控制單元1007而雙向連接到處理器1001。固定儲存器1008提供附加的資料儲存容量且還可包括本文所述之任何適合的非暫時、有形的處理器可讀媒體。儲存器1008可被使用來儲存作業系統1009、EXECs 1010(可執行)、資料1011、API應用軟體1012(應用程式)、與類似者。儲存器1008經常是(雖然並非總是)比主要儲存器(例如：記憶體1003)為慢之次要儲存媒體(諸如：硬碟)。儲存器1008還可包括光碟機、固態記憶體裝置(例如：基於快閃式系統)、或上述的任一者之組合。在適當情況下，在儲存器1008之中的資訊可被納入為在記憶體1003之中的虛擬記憶體。
在一個實例中，儲存裝置1035可經由儲存裝置介面1025而與控制系統1000為可移動式介面連接(例如：經由外部埠連接器(未顯示))。特別而言，儲存裝置1035以及關聯的機器可讀媒體可提供對於控制系統1000的機器可讀指令、資料結構、程式模組、及/或其他資料之非依電性及/或依電性的儲存。在一個實例中，軟體可完全或部分位在於儲存裝置1035之上的機器可讀媒體內。在另一個實例中，軟體可完全或部分位在於處理器1001之內。
匯流排1040連接廣泛的種種子系統。在本文，適當而言，提到匯流排可涵蓋其適用於共同功能之一個或多個數位訊號線路。匯流排1040可為數種型式的匯流排結構之任一者，其包括而不受限於：記憶體匯流排、記憶體控制器、週邊匯流排、局部匯流排、以及其任何組合，其使用種種匯流排架構之任一者。舉例而非限制來說，此類的架構包括：工業標準架構(ISA,Industry Standard Architecture)匯流排、增強型ISA(EISA,Enhanced ISA)匯流排、微通道架構(MCA,Micro Channel Architecture)匯流排、視訊電子標準協會局部匯流排(VLB,Video Electronics Standard Association local bus)、週邊構件互連(PCI,Peripheral Component Interconnect)匯流排、PCI快速(PCI-X,PCI-Express)匯流排、加速圖形埠(AGP,Accelerated Graphics Port)匯流排、超傳送(HTX,Hyper Transport)匯流排、序列先進技術附接(SATA,serial advanced technology attachment)匯流排、以及其任何組合。
控制系統1000還可包括輸入裝置1033。在一個實例中，控制系統1000的使用者可經由輸入裝置1033來將命令及/或其他資訊輸進到控制系統1000。輸入裝置1033的實例包括而不受限於：觸控螢幕、文數字輸入裝置(例如：鍵盤)、指向裝置(例如：滑鼠或觸控板)、觸控板、搖桿、遊戲板、音頻輸入裝置(例如：麥克風、聲音響應系統、等等)、光學掃描器、視訊或靜止影像捕捉裝置(例如：照相機)、以及其任何組合。輸入裝置1033可經由種種的輸入介面1023之中的任一者(例如：輸入介面1023)而被介面連接到匯流排1040，輸入介面1023包括而不受限於：串行、並行、遊戲埠、USB、FIREWIRE、THUNDERBOLT、或上述者的任何組合。
資訊與資料可透過顯示器1032來顯示。顯示器1032的實例 包括而不受限於：液晶顯示器(LCD,liquid crystal display)、有機液晶顯示器(OLED,organic liquid crystal display)、陰極射線管(CRT,cathode ray tube)、電漿顯示器、以及其任何組合。顯示器1032可經由匯流排1040而介面連接到處理器1001、記憶體1003、與固定儲存器1008、以及諸如輸入裝置1033的其他裝置。顯示器1032是經由視訊介面1022而連結到匯流排1040，且在顯示器1032與匯流排1040之間的資料輸送可經由圖形控制1021來控制。
附加或替代而言，控制系統1000可提供由於邏輯硬體接線或用其他方式實施在電路中的功能性，該電路可代替或連同軟體來操作以執行本文所描述或圖示之一個或多個處理或是一個或多個處理之中的一個或多個步驟。甚者，適當而言，提到非暫時、有形的處理器可讀媒體可涵蓋其儲存指令以供執行的電路(諸如：IC)、實施邏輯以供執行的電路、或是二者。本揭露內容涵蓋其與軟體相關連的硬體之任何適合組合。
關連於本文揭示的實施例所描述之種種說明性的邏輯方塊、模組、與電路可藉著通用處理器、數位訊號處理器(DSP,digital signal processor)、特定應用積體電路(ASIC,application specific integrated circuit)、現場可程式閘陣列(FPGA,field programmable gate array)或其他可程式邏輯裝置、離散閘或電晶體邏輯、離散硬體構件、或經設計來實行本文所述功能之其任何組合者所實施或實行。通用處理器可能是微處理器，但替代而言，處理器可能是任何習用的處理器、控制器、微控制器、或狀態機器。處理器亦可經實施為計算裝置的組合，例如：DSP與微處理器的組合、複數個微處理器、連同一個DSP核心的一個或多個微處理器、或任何其他此類的組態。
總之，除了別的以外，本發明還提出一種用於電漿處理期間的電弧處置之系統以及方法。熟習此技藝人士可易於理解的是，諸多變化與替換可在本發明、其運用以及其組態之中作成以達成如同由本文描述的實施例所達成的實質相同結果。是以，無意將本發明限制於已揭示的示範形式。許多變化、修改以及替代結構是屬於如在申請專利範圍中所陳述之已揭示本發明的範疇與精神內。

Claims (22)

  1. 一種開關，其包含：一集極，其具有一集極端子；一射極，其具有一射極端子；一基極，其在一基極-射極接面被耦接到該射極，該基極具有一基極端子；及一本質區域，其被配置在該基極與該集極之間，一交流電流源被配置以驅動在該基極端子和該集極端子之間的一交流電流；以及一控制器，其經建構以施加一直流電流從該基極端子到該射極端子，該直流電流的振幅控制通過該基極端子和該集極端子之間的該交流電流的振幅。
  2. 如申請專利範圍第1項之開關，其更包含：一接通狀態，其中該基極-射極接面為順向偏壓，且通過該基極端子之一第一電流的一交流分量是大於通過該射極端子之一第二電流的一交流分量。
  3. 如申請專利範圍第2項之開關，其更包含：一關斷狀態，其中該基極-射極接面為逆向偏壓，且一逆向偏壓被施加到其包含至少該基極、該本質區域、與該集極的一PIN接面。
  4. 如申請專利範圍第3項之開關，其中該PIN接面包括在該本質區域與該集極之間的一個或多個摻雜區域。
  5. 如申請專利範圍第3項之開關，其中該PIN接面包括在該本質區域與該基極之間的一個或多個摻雜區域。
  6. 如申請專利範圍第3項之開關，其中該PIN接面包括在該本質區域與該集極之間以及在該本質區域與該基極之間的一個或多個摻雜區域。
  7. 如申請專利範圍第1項之開關，其中該集極是一n型半導體，該基極是一p型半導體，且該射極是一n型半導體。
  8. 如申請專利範圍第7項之開關，其中該本質區域為未摻雜。
  9. 如申請專利範圍第7項之開關，其中該集極、基極、與射極之中的任一或多者為輕度摻雜。
  10. 如申請專利範圍第7項之開關，其中該集極、基極、與射極之中的任一或多者為重度摻雜。
  11. 如申請專利範圍第1項之開關，其中該集極是一p型半導體，該基極是一n型半導體，且該射極是一p型半導體。
  12. 如申請專利範圍第1項之開關，其中該本質區域的崩潰電壓是大於或等於1000伏特。
  13. 如申請專利範圍第1項之開關，其中在一接通狀態中，一基極電流通過該基極端子，且該基極電流之一交流分量的大小是大於該基極電流之一直流分量的大小。
  14. 一種操作開關的方法，其包含：提供該開關，其包括一基極、一射極、及一集極且具有在該集極與該基極之間的一本質區域，該基極具有一基極端子，該射極具有一射極端子，且該集極具有一集極端子，該開關進一步包括一交流電流源和一控制器；導通在該集極端子與該基極端子之間的具有該交流電流源的一第一電流，其中該第一電流具有一交流分量，其具有一第一振幅； 導通在該集極端子與該射極端子之間的一第二電流，其中該第二電流具有一交流分量，其具有一第二振幅；以該控制器導通在該基極端子與該射極端子之間的一第三電流，其中該第三電流具有一直流分量，該其具有一第三振幅；且經由該第三電流的該第三振幅而控制該第一電流的該第一振幅。
  15. 如申請專利範圍第14項之方法，其中該第一振幅是大於該第二振幅。
  16. 如申請專利範圍第14項之方法，其更包含：順向偏壓一基極-射極接面以將該開關接通，該基極-射極接面存在於該基極與該射極之間。
  17. 如申請專利範圍第16項之方法，其更包含：藉由逆向偏壓該基極-射極接面以將該開關切斷，且在該集極與該基極之間施加一偏壓以使得該集極端子是在比該基極端子為高的電位。
  18. 如申請專利範圍第14項之方法，其更包含：提供在該本質區域與該集極之間的一個或多個摻雜區域。
  19. 如申請專利範圍第14項之方法，其更包含：提供在該本質區域與該基極之間的一個或多個摻雜區域。
  20. 如申請專利範圍第14項之方法，其更包含：將大於或等於500伏特的一逆向偏壓施加跨於該本質區域。
  21. 一種開關，其包含：一集極，其具有一集極端子；一射極，其具有一射極端子；一基極，其具有一基極端子，該基極是經由一基極-射極接面被耦接到 該射極；及一本質區域，其被配置在該基極與該集極之間，其中通過該基極端子之交流電流的振幅是大於通過該射極端子之交流電流的振幅。
  22. 如申請專利範圍第21項之開關，其更包含：一控制器，具有一非暫時的電腦可讀儲存媒體，其用處理器可讀的指令所編碼以實行一種用於操作該開關的方法，該種方法包含：將一直流電流從該基極施加到該射極，該直流電流的振幅控制其通過該基極端子的交流電流的振幅。
TW102130986A 2012-08-28 2013-08-28 三端ｐｉｎ二極體 TWI626745B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261694205P 2012-08-28 2012-08-28
US61/694,205 2012-08-28
US14/010,599 US9490353B2 (en) 2012-08-28 2013-08-27 Three terminal PIN diode
US14/010,599 2013-08-27

Publications (2)

Publication Number Publication Date
TW201417277A TW201417277A (zh) 2014-05-01
TWI626745B true TWI626745B (zh) 2018-06-11

Family

ID=50184610

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102130986A TWI626745B (zh) 2012-08-28 2013-08-28 三端ｐｉｎ二極體

Country Status (6)

Country Link
US (1) US9490353B2 (zh)
JP (1) JP6247300B2 (zh)
KR (1) KR20150048157A (zh)
CN (1) CN104685612A (zh)
TW (1) TWI626745B (zh)
WO (1) WO2014036028A2 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111699542B (zh) 2017-11-29 2023-05-16 康姆艾德技术美国分公司 用于阻抗匹配网络控制的重新调谐
TW201946387A (zh) * 2018-03-05 2019-12-01 美商先驅能源工業公司 具備能源回收之pin二極體驅動器
US11114279B2 (en) 2019-06-28 2021-09-07 COMET Technologies USA, Inc. Arc suppression device for plasma processing equipment
US11527385B2 (en) 2021-04-29 2022-12-13 COMET Technologies USA, Inc. Systems and methods for calibrating capacitors of matching networks
US11596309B2 (en) 2019-07-09 2023-03-07 COMET Technologies USA, Inc. Hybrid matching network topology
US11107661B2 (en) 2019-07-09 2021-08-31 COMET Technologies USA, Inc. Hybrid matching network topology
US11830708B2 (en) 2020-01-10 2023-11-28 COMET Technologies USA, Inc. Inductive broad-band sensors for electromagnetic waves
US11521832B2 (en) 2020-01-10 2022-12-06 COMET Technologies USA, Inc. Uniformity control for radio frequency plasma processing systems
US11670488B2 (en) 2020-01-10 2023-06-06 COMET Technologies USA, Inc. Fast arc detecting match network
US11887820B2 (en) 2020-01-10 2024-01-30 COMET Technologies USA, Inc. Sector shunts for plasma-based wafer processing systems
US11961711B2 (en) 2020-01-20 2024-04-16 COMET Technologies USA, Inc. Radio frequency match network and generator
US11605527B2 (en) 2020-01-20 2023-03-14 COMET Technologies USA, Inc. Pulsing control match network
US11373844B2 (en) 2020-09-28 2022-06-28 COMET Technologies USA, Inc. Systems and methods for repetitive tuning of matching networks
US11923175B2 (en) 2021-07-28 2024-03-05 COMET Technologies USA, Inc. Systems and methods for variable gain tuning of matching networks
US11657980B1 (en) 2022-05-09 2023-05-23 COMET Technologies USA, Inc. Dielectric fluid variable capacitor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE27045E (en) * 1963-11-08 1971-02-02 Transistor with limited area base-collector junction
JPS53140976A (en) * 1977-05-16 1978-12-08 Hitachi Ltd Semiconductor device
CA1299771C (en) * 1987-02-06 1992-04-28 Tadao Ishibashi Heterojunction bipolar transistor with collector buffer layer
JPS63258110A (ja) 1987-04-15 1988-10-25 Seiko Epson Corp 高周波プラズマ発生装置のインピ−ダンス整合器
JPS6481371A (en) * 1987-09-24 1989-03-27 Toshiba Corp Semiconductor device
JPH0521440A (ja) * 1991-07-10 1993-01-29 Hitachi Ltd 半導体装置
JPH07221116A (ja) * 1994-02-02 1995-08-18 Rohm Co Ltd トランジスタ
US5654679A (en) 1996-06-13 1997-08-05 Rf Power Products, Inc. Apparatus for matching a variable load impedance with an RF power generator impedance
JPH11177401A (ja) 1997-12-12 1999-07-02 Mitsubishi Heavy Ind Ltd スイッチ回路
JP2003086602A (ja) 2001-09-14 2003-03-20 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ
JP2003115549A (ja) 2001-10-05 2003-04-18 Sanyo Electric Co Ltd 半導体集積回路装置
JP4088499B2 (ja) 2002-08-28 2008-05-21 株式会社ダイヘン インピーダンス整合器の出力端特性解析方法、およびインピーダンス整合器、ならびにインピーダンス整合器の出力端特性解析システム
JP4121320B2 (ja) 2002-06-28 2008-07-23 パール工業株式会社 堆積チャンバーのリモートプラズマ方式クリーニング装置
US7180372B2 (en) * 2004-12-07 2007-02-20 Stmicroelectronics, Inc. High frequency amplifier
TWI394276B (zh) * 2010-04-22 2013-04-21 Nat Univ Tsing Hua 一種具有載子捕獲層之雙極性接面電晶體
US8416008B2 (en) 2011-01-20 2013-04-09 Advanced Energy Industries, Inc. Impedance-matching network using BJT switches in variable-reactance circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
USRe.27045 *

Also Published As

Publication number Publication date
WO2014036028A3 (en) 2014-10-30
WO2014036028A2 (en) 2014-03-06
JP2015534262A (ja) 2015-11-26
KR20150048157A (ko) 2015-05-06
US20140167835A1 (en) 2014-06-19
TW201417277A (zh) 2014-05-01
CN104685612A (zh) 2015-06-03
US9490353B2 (en) 2016-11-08
JP6247300B2 (ja) 2017-12-13

Similar Documents

Publication Publication Date Title
TWI626745B (zh) 三端ｐｉｎ二極體
CN106298764B (zh) 一种半导体器件和电子装置
TWI514710B (zh) 靜電放電電路及其方法
US8611059B2 (en) Power management circuit and high voltage device therein
Chen et al. Design and characterization of high $ di/dt $ CS-MCT for pulse power applications
US8848325B2 (en) High voltage semiconductor element and operating method thereof
CN106158959B (zh) 一种半导体器件和电子装置
Chen et al. A behavioral model for MCT surge current analysis in pulse discharge
US8634172B2 (en) Silicon controlled rectifier based electrostatic discharge protection circuit with integrated JFETs, method of operation and design structure
Duan et al. Turn-on spread determines the size of the switching region in an avalanche transistor
US8929039B2 (en) Silicon controlled rectifier (SCR) clamp including metal insulator transition (MIT) resistor
US9953970B2 (en) Semiconductor device having ESD protection structure
Chen et al. A snapback-free TOL-RC-LIGBT with vertical P-collector and N-buffer design
Lophitis et al. Gate commutated thyristor with voltage independent maximum controllable current
CN103258822B (zh) 高压半导体元件及其操作方法
He et al. A novel low turnoff loss carrier stored SOI LIGBT with trench gate barrier
Liang et al. An investigation on capacitance-trigger ESD protection devices for high voltage integrated circuits
TWI473268B (zh) 高壓半導體元件及其操作方法
TWI409937B (zh) 半導體結構
Azaı̈s et al. A new multi-finger SCR-based structure for efficient on-chip ESD protection
CN101546767A (zh) 一种可降低通态功耗的自关断晶闸管
Arbess et al. MOS-IGBT power devices for high-temperature operation in smart power SOI technology
Wang et al. A Passive Hybrid Circuit Model for Electrostatic Discharge (ESD) Characterization
CN103633071A (zh) Esd保护电路
Pinardi et al. Electrothermal simulations of high-power SOI vertical DMOS transistors with lateral drain contacts under unclamped inductive switching test