JP2015534262A - ３端子ｐｉｎダイオード - Google Patents

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Abstract

本開示は、コレクタと、ベースと、エミッタと、コレクタとベースとの間の真性領域とを有する、スイッチを説明する。真性領域は、スイッチの効率を増加させ、損失を減少させる。コレクタ、ベース、およびエミッタはそれぞれ、個別の端子を有し、ベース端子を通って通過する電流のＡＣ成分は、エミッタ端子を通して通過する電流のＡＣ成分を上回る。加えて、オン状態では、ベース端子とコレクタ端子との間の第１の交流電流は、コレクタ端子とエミッタ端子との間の第２の交流電流を上回る。言い換えると、ＡＣは、主に、ベースとエミッタとの間のＤＣ電流によって制御されるとき、コレクタとベースとの間を通過する。

Description

（米国特許法第１１９条の下での優先権主張）
本特許出願は、２０１２年８月２８日に出願された、その譲受人に譲渡された「ＴＨＲＥＥ ＴＥＲＭＩＮＡＬ ＰＩＮ」という題名の仮出願第６１／６９４，２０５号に対して優先権を主張する。それによって、上記文献は、本明細書において参照することによって明示的に援用される。
（発明の分野）
本発明は、概して、電子デバイスに関する。特に、限定ではないが、本発明は、３端子ＰＩＮダイオードのためのシステム、方法、および装置に関する。
（発明の背景）
いくつかのインピーダンス整合デバイス、特に、電源をプラズマ処理チャンバにインピーダンス整合させるために使用されるものは、可変静電容量の複数のキャパシタを含み、キャパシタの異なる組み合わせは、整合を調整するために、整合するように、かつ整合から外れるように切り替えられる。キャパシタは、バイポーラ接合トランジスタ（ＢＪＴ）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のスイッチを介して、整合するように、かつ整合から外れるように切り替えられることができる。
（要約）
本開示は、３端子ＰＩＮダイオードのためのシステム、方法、および装置について説明する。代替として、これは、コレクタとベースとの間に真性領域を伴うＢＪＴ、またはベースに隣接するコレクタ内に真性領域を伴うＢＪＴとして説明されることができる。いずれの場合も、デバイスは、コレクタとベース端子との間の交流電流（ＡＣ）または無線周波数（ＲＦ）電流のためのスイッチとして作用する。スイッチは、直流電流（ＤＣ）バイアスをベース端子とエミッタ端子との間に印加することを介して、制御され、バイアスの極性は、スイッチのドーピング構成に依存する。いくつかの代替では、ドープ層は、ベースと真性領域との間または真性領域とコレクタとの間に配列されることができる。なおもさらなる代替では、ドープ層は、真性領域の両側に配列されることができる。
本開示の一側面では、スイッチは、コレクタと、エミッタと、ベースと、真性領域とを備えるものとして開示される。コレクタは、コレクタ端子を有することができ、エミッタは、エミッタ端子を有することができ、ベースは、ベース端子を有することができる。ベースは、ベース−エミッタ接合において、エミッタに連結されることができ、真性領域は、ベースとコレクタとの間に配列されることができる。
本開示の別の側面では、スイッチを動作させる方法が、開示される。本方法は、ベース、エミッタ、およびコレクタを含み、コレクタとベースとの間に真性領域を有する、スイッチを提供することを含むことができる。ベースは、ベース端子を有することができ、エミッタは、エミッタ端子を有することができ、コレクタは、コレクタ端子を有することができる。本方法はさらに、コレクタ端子とベース端子との間に第１の電流を伝送させることを含むことができる。第１の電流は、第１の振幅を伴う交流電流成分を有することができる。本方法はさらに、コレクタ端子とエミッタ端子との間に第２の電流を伝導させることを含むことができる。第２の電流は、第２の振幅を伴う交流電流成分を有することができる。本方法はなおもさらに、ベース端子とエミッタ端子との間に第３の電流を伝導させることと、第３の電流を介して、第１の電流を制御することとを含むことができる。
本開示の別の側面は、コレクタと、エミッタと、ベースと、真性領域とを備える、別のスイッチについて記載する。コレクタは、コレクタ端子を有することができ、エミッタは、エミッタ端子を有することができ、ベースは、ベース端子を有することができる。ベースは、ベース−エミッタ接合を介して、エミッタに連結されることができる。真性領域は、ベースとコレクタとの間に配列されることができる。ベース端子を通って通過する交流電流の振幅は、エミッタ端子を通って通過する交流電流の振幅を上回る。
本発明の種々の目的と利点およびより完全なる理解は、付随の図面に関連して成される、以下の発明を実施するための形態ならびに添付の請求項を参照することによって、明白かつより容易に認識されるであろう。
図１は、ｎ−ｐ−ｎ ＢＪＴを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する 図２は、オン状態で動作される、ｎ−ｐ−ｎ ＢＪＴの実験的に導出されたモデルを図示する。 図３は、コレクタとベースとの間の真性領域を有するｎ−ｐ−ｎ ＢＪＴから成る、３端子ＰＩＮを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。 図４は、オフ状態で動作される、図３の３端子ＰＩＮの断面を図示する。 図５は、オン状態で動作される、図３の３端子ＰＩＮの断面を図示する。 図６は、真性領域および真性領域を囲繞するドープ層を有する、ｎ−ｐ−ｎ ＢＪＴを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。 図７は、３端子ＰＩＮ内に組み込まれた２または３次元特徴を伴う、ドープ層７２０および７２２を図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。 図８は、３端子ＰＩＮまたはＢＪＴを動作させる方法を図示し、ＡＣ電流は、主に、コレクタとベースとの間を通過する。 図９は、真性領域上の２つの異なる逆方向バイアスのための電圧対時間のチャートを図示する。 図１０は、一式の命令が、デバイスに、本開示の側面および／または方法論のうちの任意の１つ以上を行わせる、または実行させるために実行することができる、制御システムの一実施形態の概略表現を示す。
（詳細な説明）
典型的には、スイッチとして動作されるＢＪＴは、コレクタとエミッタとの間のＤＣ電流の流動を制御し、ベース−エミッタバイアスは、コレクタとエミッタとの間のＤＣ電流の流動を制御する。本公知の動作モードでは、ベース電流は、制御電流として使用され、スイッチのオン状態においてコレクタとエミッタとの間で伝導される電流の一部である。本通常構成では、スイッチは、オフ状態としてのカットオフ（開回路として現れる）およびオン状態として飽和（短絡回路として現れる）を使用する。本開示は、スイッチとしてＢＪＴを動作させる新しい方法を説明し、小量のベース−エミッタ電流が、より大量のコレクタ−ベース電流を制御するために使用される。さらに、本特許は、ＡＣまたはＲＦ電流のためのより優れたスイッチを得るために、ＢＪＴのコレクタとベースとの間に真性領域を組み込む、新しい３端子ＰＩＮデバイスについても説明する。ベースとエミッタとの間に印加される小量のＤＣが、コレクタとベースとの間の大量のＡＣ電流を制御することができることが、実験から分かっている。本モードでは、オン状態損失は、著しく少なく、本モードにおけるデバイスの動作は、ＡＣ電流が、コレクタおよびベース領域内の注入キャリアを前後に掃引し、ＤＣエミッタ電流が、コレクタおよびベース領域をキャリアが供給された状態に保つ、ＰＩＮダイオードのものと同様であると考えられる。ＤＣエミッタ電流が、中断され、コレクタ−ベース接合が、逆方向にバイアスされる場合、コレクタとベースとの間の電流は、中断され得る。逆方向バイアスは、ベース−コレクタ接合における空乏領域を広げ、本領域は、低静電容量キャパシタのように作用し、したがって、低オフ状態損失を可能にする。したがって、本明細書に開示される切替モードで動作されるＢＪＴは、オン状態では、ＰＩＮダイオードの低損失および高通電容量を、オフ状態では、ＰＩＮダイオードの低漏れ電流および高電圧容量を達成する。しかしながら、３端子デバイスを介してそれを行い、したがって、ＰＩＮダイオードがＤＣ制御信号をＲＦ信号からアイソレートするために要求する、複雑なアイソレーション回路を回避する。本開示は、ＢＪＴのコレクタとベースとの間に真性領域を組み込むことによって、デバイスを３端子ＰＩＮにするための基本的ＢＪＴ構造の拡張に関する。真性領域の含有はさらに、デバイスがＡＣまたはＲＦ電流のためのスイッチとして使用されると、オフ状態損失を減少させ、性能を改善するであろうことが予想される。
記載されるように、コレクタ−ベース接合は、本モードで動作されると、ＰＩＮダイオードのように機能するが、小量のＤＣ電流が、デバイスをオンに保つために、カソードとアノードとの間を流動する必要がある、ＰＩＮダイオードと異なり、ＤＣ電流が、本モードで動作するＢＪＴのコレクタを通して流動する必要がないことが可能となる。むしろ、デバイスをオンに保つために必要な電流は、エミッタを通して供給されることができる。本ＢＪＴのＰＩＮ様品質を向上させるために、真性領域が、コレクタとベースとの間に配列されることができる。コレクタとベースとの間の真性領域の組み込みは、コレクタとベースとの間のＡＣまたはＲＦ電流のためのスイッチとしての通常ＢＪＴの使用と関連付けられるオフ状態損失を減少させるはずである。具体的には、オフ状態では、真性領域は、静電容量が印加されるＡＣまたはＲＦ電圧によって著しく変調される、通常ＢＪＴと異なり、ベース接合が、ＡＣまたはＲＦサイクルの一部の間、小量の逆方向バイアスを有するときでも、オフ状態静電容量を低く保つはずである。
図１は、ｎ−ｐ−ｎ ＢＪＴを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。ＢＪＴ１００は、コレクタ１１２とエミッタ１１６との間に配列されるベース１１４を含む。コレクタ１１２は、コレクタ端子１０２を含むことができ、ベース１１４は、ベース端子１０４を含むことができ、エミッタ１１６は、エミッタ端子１０６を含むことができる。ｎ−ｐ−ｎ構成では、コレクタ１１２は、ｎ−型となるようにドープされることができ、ベース１１４は、ｐ−型となるようにドープされることができ、エミッタ１１６は、ｎ−型となるようにドープされることができる。図示される実施形態では、コレクタ１１２は、低濃度でドープされることができ（ｎ−）、エミッタ１１６は、高濃度でドープされることができる（ｎ＋＋）が、他のドーピングレベルもまた、実装されることができる。
図２は、オン状態で動作される、ｎ−ｐ−ｎ ＢＪＴの実験的に導出されたモデルを図示する。モデル２００は、コレクタ端子２３２とベース端子２３４との間を通過するＡＣ電流２４４が、抵抗２６２（Ｒ１）、インダクタンス２６０、およびインダクタンス２６４に遭遇するであろうことを予測する。コレクタ端子２３２からエミッタ端子２３６に通過するＡＣ電流は、抵抗２６２（Ｒ１）および２６６（Ｒ２）ならびにインダクタンス２６０および２６８に遭遇するであろう。モデル２００は、ＡＣ電流のみに適用可能であり、したがって、ＤＣ電流は、図示されない。
従来、飽和状態（従来の「オン状態」）におけるｎ−ｐ−ｎ ＢＪＴは、ベース端子からエミッタ端子への電流が、コレクタ端子からエミッタ端子に通過する電流を許可または防止することによって、ＢＪＴのオン／オフ状態を制御するように動作される。対照的に、本開示では、ベース端子２３４からエミッタ端子２３６への電流は、ＡＣまたはＲＦ電流がコレクタ端子２３２からベース端子２３４に通過することを許可または防止することによって、ＢＪＴ２００のオン／オフ状態を制御する。加えて、コレクタ端子２３２とエミッタ端子２３６との間のＡＣ電流の通過と関連付けられた損失は、代わりに、ＡＣ電流２４４をコレクタ端子２３２とベース端子２３４との間に通過させることによって、実質的に、減少されることができる。これは、コレクタ端子２３２からエミッタ端子２３６に通過するＡＣ電流の場合、抵抗２６２（Ｒ１）および２６６（Ｒ２）の両方によって損失が存在するためである。コレクタ端子２３２からベース端子２３４に通過するＡＣ電流２４４の場合、抵抗２６２（Ｒ１）による損失のみ存在する。したがって、オン状態損失は、ＡＣ電流２４４をコレクタ端子２３２とベース端子２３４との間に通過させることによって、有意に減少されることができる。
ｎ−ｐ−ｎ型ＢＪＴとして図示および説明されるが、スイッチ２００はまた、ｐ−ｎ−ｐ型であることができる。言い換えると、コレクタは、ｐ−型半導体であるようにドープされることができ、ベースは、ｎ−型半導体であるようにドープされることができ、エミッタは、ｐ−型半導体であるようにドープされることができる。
図３は、コレクタとベースとの間の真性領域を有するｎ−ｐ−ｎ ＢＪＴから成る、３端子ＰＩＮを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。３端子ＰＩＮ３００は、コレクタ３１２と、ベース３１４と、エミッタ３１６と、コレクタ３１２とベース３１４との間に配列される真性領域３１５とを含む。コレクタ３１２は、コレクタ端子３０２を含むことができ、ベース３１４は、ベース端子３０４を含むことができ、エミッタ３１６は、エミッタ端子３０６を含むことができる。真性領域３１５の含有は、ベース３１４、真性領域３１５、およびコレクタ３１２にＰＩＮ接合を形成させる。ｎ−ｐ−ｎ構成では、コレクタ３１２は、ｎ−型であるようにドープされることができ、ベース３１４は、ｐ−型であるようにドープされることができ、エミッタ３１６は、ｎ−型であるようにドープされることができる。図示される実施形態では、コレクタ３１２は、低濃度でドープされることができ（ｎ−）、エミッタ３１６は、高濃度でドープされることができる（ｎ＋＋）が、他のドーピングレベルも、実装されることができる。
真性領域３１５は、正確な縮尺で描かれていない。したがって、いくつかの実施形態では、コレクタ３１２より大きい、ベース３０４より大きい、および／またはエミッタ３１６より大きくてもよい。他の実施形態では、真性領域３１５は、コレクタ３１２より小さい、ベース３１４より小さい、および／またはエミッタ３１６より小さくあることができる。
ＢＪＴは、多くの場合、低濃度にドープされたコレクタ（例えば、ｎ−）を有する。より低濃度のコレクタドーピングは、より大きなコレクタ−ベース空乏領域を可能にし、より大きな空乏領域は、逆方向バイアス電圧が、より大きな範囲にわたって降下し、したがって、より低い電場が、空乏領域内に見られることを意味する。より低い電場は、より大きい逆方向バイアス電圧が、絶縁破壊が生じる前に印加され得、したがって、より低濃度のドーピングが、より高い絶縁破壊電圧を達成するために使用されることを意味する。しかしながら、３端子ＰＩＮの場合、真性領域３１５は、空乏領域の長さ、したがって、絶縁破壊電圧を設定するための、低濃度でドープされたコレクタ３１２は、使用される必要がない。コレクタ領域のより高濃度のドーピングは、３端子ＰＩＮが、コレクタとベースとの間のＡＣまたはＲＦ電流を切り替えるために使用されるとき、オンおよびオフ状態損失を減少させることができる。
図４は、オフ状態で動作される図３の３端子ＰＩＮの断面を図示する。オフ状態では、ＰＮ接合４３２（ベース−エミッタ接合）は、ＰＩＮ接合のように、逆方向にバイアスされ、ベース４１４と、真性領域４１５と、コレクタ４１２とを含む。逆方向にバイアスされると、真性領域４１５ならびにコレクタ４１２およびベース４１４の一部を含む、空乏領域４３０は、実質的に、自由キャリアがなく、したがって、伝導性ではない。本空乏領域４３０は、低静電容量キャパシタ（例えば、２つの導体間の広非伝導性間隙）としてモデル化されることができ、したがって、高インピーダンスをＡＣまたはＲＦ電流４２０に呈する。
真性領域４１５は、印加された逆方向バイアスに依存する幅を有する、従来のベース−コレクタ空乏領域と比較して、オフ状態損失を減少させる。印加されるバイアスが低い、ＡＣまたはＲＦサイクルの一部の間、空乏領域の接合静電容量は、大きくなる。対照的に、３端子ＰＩＮ４００の空乏領域４３０は、真性領域４１５を含み、故に、空乏領域４３０の接合静電容量は、低逆方向バイアスレベルでさえ、小さいままである。３端子ＰＩＮの有効静電容量は、したがって、従来のＢＪＴのものより小さくされ、オフ状態において、デバイスを通るＡＣまたはＲＦ電流４２０を減少させることができる。加えて、３端子ＰＩＮ４００内のコレクタ４１２ドーピングは、より濃度が高くあり得るため、直列抵抗もまた、減少されることができる。したがって、３端子ＰＩＮ４００は、オフ状態において、匹敵するオン状態損失および電圧取扱の場合、ＡＣまたはＲＦ電流のためのスイッチとして使用されると、従来のＢＪＴのものより低いオフ状態損失を有するはずである。加えて、真性領域４１５は、同等にバイアスされたコレクタ−ベース空乏領域より小さい電場を有するため、より大きいオフ状態電圧が、絶縁破壊の前に使用され得ると考えられる。言い換えると、より大きい逆方向バイアスが、真性領域４１５内の電場がＢＪＴ４００に物理的損傷を生じさせるほど強力になる前に、印加されることができる。例えば、コレクタ端子４０２とベース端子４０４との間の絶縁破壊電圧は、少なくとも１０００Ｖまたは少なくとも１６００Ｖである。
図５は、オン状態で動作される、図３の３端子ＰＩＮの断面を図示する。オン状態では、ベース−エミッタ接合５３２は、ベース端子５０４からエミッタ端子５０６へのＤＣ電流５２２で順方向にバイアスされることができる。空乏領域５３１は、バイアスまたは逆方向バイアスが接合５３２に印加されないときに見られるものより小さい。
オン状態では、ベース５１４とコレクタ５１２との間の電圧は、本質的に、ゼロであり、小量のＤＣ電流（図示せず）が、コレクタ端子５０２からベース端子５０４に流動し得るが、本電流は、３端子ＰＩＮ５００の動作にほとんど影響を及ぼさない。したがって、オン状態における真性領域５１５は、無バイアスまたはわずかな逆方向または順方向バイアスのいずれかを有することができる。随意のわずかな順方向バイアスが、図示されるが、これはまた、わずかな逆方向バイアスまたは無バイアスであり得る。
逆方向バイアスが印加される場合でも、ＡＣ電流５２０は、逆方向バイアスより数桁大きく、したがって、逆方向バイアスは、ほとんど影響を及ぼさないであろう。従来のベース−コレクタ接合は、ＡＣを整流するが、図示される真性領域５１５は、真性領域５１５内のキャリア寿命が、真性領域５１５にわたる電圧の交流極性が、任意の半サイクルの間、キャリアの真性領域５１５を空乏化させないほど十分に長くあるため、ＡＣ電流のためのレジスタとして作用する。したがって、整流は存在せず、ＡＣ電流５２０は、整流を伴わずに、またはほとんど伴わずに、コレクタ端子５０２とベース端子５０４との間を通過する。
ある実施形態では、コレクタ端子５０２を通って通過するコレクタ電流は、第１の振幅を有する、ＡＣ成分を有する。コレクタ電流は、コレクタ端子５０２を通って通過する電流であり、ＡＣおよびＤＣ成分の和である。ベース電流は、ベース端子５０４を通って通過し、第２の振幅を有する、ＡＣ成分を有する。ベース電流は、ベース端子５０４を通って通過する電流であり、ＡＣおよびＤＣ成分の和である。エミッタ電流は、エミッタ端子５０６を通って通過し、第３の振幅を有する、ＡＣ成分を有する。エミッタ電流は、エミッタ端子５０６を通って通過する電流であり、ＡＣおよびＤＣ成分の和である。第２の振幅は、第３の振幅を上回り得る。第２の振幅は、ベース電流のＤＣ成分の大きさを上回り得る。第２の振幅は、第３の振幅の少なくとも５倍であり得る。第２の振幅は、ベース電流のＤＣ成分の大きさの少なくとも５倍であり得る。
図６は、真性領域および真性領域を囲繞するドープ層を有するｎ−ｐ−ｎ ＢＪＴを図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。ＢＪＴ６００は、コレクタ端子６０２を有するコレクタ６１２と、ベース端子６０４を有するベース６１４と、エミッタ端子６０６を有するエミッタ６１６とを含む。真性領域６１５は、コレクタ６１２とベース６１４との間に挟入される。１つ以上のドープ層６２０、６２２が、真性領域６１５とコレクタ６１２および真性領域６１５とベース６１４との間に配列される。
ドープ層は、ｎまたはｐ型であることができ、高濃度または低濃度でドープされることができる。それらは、１つ以上の異なるドーパントを備えることができる。真性領域６１５の両側のドープ層の数は、同一または異なることができる。１つ以上のドープ層６２０、６２２は、真性領域６１５内への自由キャリア注入を向上させることができ、デバイスをオフにする補助をし、切替スピードを改善することができ、または種々の所望のデバイス特性間の妥協であってもよい。
図７は、３端子ＰＩＮ内に組み込まれる２または３次元特徴を伴う、ドープ層７２０および７２２を図示し、ＡＣ電流は、主に、コレクタとベース端子との間を通過する。１つ以上のドープ層７２０、７２２は、真性領域７１５内への自由キャリア注入を向上させることができ、デバイスをオフにする補助をし、切替スピードを改善することができ、または種々の所望のデバイス特性間の妥協であってもよい。
図８は、ＢＪＴまたは３端子ＰＩＮを動作させる方法を図示し、ＡＣ電流は、主に、コレクタとベースとの間を通過する。方法８００は、コレクタと、ベースと、エミッタとを有する、スイッチを提供すること８０２を含む。コレクタは、コレクタ端子を有し、ベースは、ベース端子を有し、エミッタは、エミッタ端子を有する。方法８００はさらに、コレクタ端子とベース端子との間に第１の電流を伝導させること８０４を含み、本第１の電流のＡＣ成分は、第１の振幅を有する。方法８００はさらに、ベース端子とエミッタ端子との間に第２の電流を伝導させること８０６を含み、第２の電流は、第２の振幅を有する、ＡＣ成分を有する。第１の振幅は、第２の振幅を上回り得る。さらに、第１の伝送こと８０４は、第２の伝導こと８０６によって制御されることができる。例えば、ベースとエミッタとの間の正、ゼロ、および負のＤＣ電流を含む、ＤＣ電流は、コレクタとベースとの間のＡＣ電流の振幅を制御することができる。
本方法が、ＢＪＴの従来の使用と異なる点は、本明細書では、第１の振幅が、第２の振幅を上回ることである（ベース端子内の電流のＡＣ成分は、エミッタ端子内の電流のＡＣ成分を上回る）。言い換えると、交流電流は、主に、コレクタとエミッタとの間ではなく、コレクタ端子とベース端子との間を通過する。
図９は、真性領域上の２つの異なる逆方向バイアスの電圧対時間のチャートを図示する。逆方向バイアスＤＣ電圧９０２が、負であるが（点線）、ＰＩＮ接合電圧（破線）、または真性領域にわたる電圧のＡＣ成分の振幅未満の大きさを有する場合、ＰＩＮ接合は、負のＡＣサイクルの間、逆方向にバイアスされ、正のＡＣサイクルの間、順方向にバイアスされるであろう（負の電圧は、ＰＩＮ接合が逆方向にバイアスされることを意味する）。したがって、ＰＩＮ接合上の逆方向バイアスがわずかのみまたは無視可能である場合、ＰＩＮ接合は、オフにされたままとならないであろう。これは、スイッチ３００および６００が、部分的に、制御不能となるであろうことを意味する。
スイッチのためのバイアス回路は、したがって、好ましくは、ＰＩＮ接合電圧が、全サイクルを通して、０Ｖ未満であるように、ＰＩＮ接合にわたって、絶対ＤＣ電位９０４を十分に低く維持する。これは、−７００ＶＤＣバイアス９０４（点線）および−７００Ｖを中心とするＤＣバイアスされたＡＣ信号９０８（破線）を介して示される。そこから分かるように、そのようなバイアスの場合、ＤＣバイアスされたＡＣ電圧９０８は、負のままであり、したがって、ＰＩＮ接合上に逆方向バイアスを維持する。実質的に、ＡＣ電圧の振幅を上回る、逆方向バイアスＤＣ電圧９０４の大きさは、したがって、ＢＪＴが、逆方向にバイアスされたままであり、オン状態または部分的オン状態から動けなくならないように確実にすることができる。
これらの同一の線に沿って、ある実施形態では、オン状態におけるＰＩＮ接合にわたる順方向バイアスは、オフ状態における逆方向バイアスより小さい。
本明細書に列挙される結果は全て、シリコンデバイスを用いて得られた。しかしながら、ＧａＡｓ、ＧａＮ、ＳｉＣ、または他の公知の半導体材料のいずれかを使用して製造されるデバイスもまた、使用されることができる。
本明細書に説明されるシステムおよび方法は、本明細書に前述される具体的物理的デバイスに加え、制御および処理構成要素と関連して実装されることができる。図１０は、一式の命令が、デバイスに、本開示の側面および／または方法論のうちの任意の１つ以上を行わせる、または実行させるために実行することができる、制御システム１０００の一実施形態の概略表現を示す。例えば、制御システム１０００は、前述の３端子ＰＩＮデバイスの端子間のバイアスを制御するための制御構成要素を実現するために利用されてもよい。しかし、図１０における構成要素は、実施例にすぎず、任意のハードウェア、ソフトウェア、ファームウェア、埋込論理構成要素、または本開示の特定の実施形態を実装する２つ以上のそのような構成要素の組み合わせの使用あるいは機能性の範囲に限定するものではない。図示される構成要素の一部または全部は、制御システム１０００の一部であることができる。例えば、制御システム１０００は、２つの非限定的実施例のみ挙げると、汎用コンピュータまたは埋め込まれた論理デバイス（例えば、ＦＰＧＡ）を含むことができる。
本実施形態における制御システム１０００は、少なくとも、２つの非限定的実施例を挙げると、中央処理ユニット（ＣＰＵ）またはＦＰＧＡ等のプロセッサ１００１を含む。制御システム１０００はまた、メモリ１００３および記憶１００８を備えてもよく、両方とも、バス１０４０を介して、相互におよび他の構成要素と通信する。バス１０４０はまた、ディスプレイ１０３２、１つ以上の入力デバイス１０３３（例えば、キーパッド、キーボード、マウス、スタイラス等を含んでもよい）、１つ以上の出力デバイス１０３４、１つ以上の記憶デバイス記憶デバイス１０３５、および種々の非一過性有形プロセッサ可読記憶媒体１０３６と、相互ならびにプロセッサ１００１、メモリ１００３、および記憶１００８のうちの１つ以上を結合してもよい。これらの要素はすべて、直接、あるいはバス１０４０への１つ以上のインターフェースまたはアダプタを介して、インターフェースをとってもよい。例えば、種々の有形プロセッサ可読記憶媒体１０３６は記憶媒体インターフェース１０２６を介して、バス１０４０とインターフェースをとることができる。制御システム１０００は、１つ以上の集積回路（ＩＣ）、印刷回路基板（ＰＣＢ）、モバイルハンドヘルドデバイス、ラップトップまたはノートブックコンピュータ、分散型コンピュータシステム、コンピューティンググリッド、あるいはサーバを含むが、それらに限定されない、任意の好適な物理的形態を有してもよい。
プロセッサ１００１（または、中央処理ユニット（ＣＰＵ））は、随意に、命令、データ、またはプロセッサアドレスの一時的ローカル記憶のためのキャッシュメモリユニット１００２を含有する。プロセッ１００１は、少なくとも１つの非一過性有形プロセッサ可読記憶媒体上に記憶された非一過性プロセッサ可読命令の実行を補助するように構成される。制御システム１０００は、プロセッサ１００１が、メモリ１００３、記憶１００８、記憶デバイス１０３５、および／または記憶媒体１０３６（例えば、読取専用メモリ（ＲＯＭ））等の１つ以上の非一過性有形プロセッサ可読記憶媒体内に具現化される命令を実行する結果、機能性を提供してもよい。例えば、図８を参照して説明される方法の１つ以上のステップをもたらす命令は、１つ以上の非一過性有形プロセッサ可読記憶媒体内に具現化されてもよく、プロセッサ１００１は、命令を実行してもよい。メモリ１００３は、１つ以上の他の非一過性有形プロセッサ可読記憶媒体（大容量記憶デバイス１０３５、１０３６等）、またはネットワークインターフェース１０２０等の好適なインターフェースを通して、１つ以上の他のソースから、命令を読み取ってもよい。そのようなプロセスまたはステップの実施は、メモリ１００３内に記憶されるデータ構造を定義し、ソフトウェアによって指示されるように、データ構造を修正することを含んでもよい。
信号入力構成要素１０５０は、概して、３端子ＰＩＮの１つ以上の側面および／またはその端子に印加されるバイアスに関する情報を提供する、信号（例えば、デジタルおよび／またはアナログ信号）を受信するように動作する。
信号出力構成要素１０６０は、当業者に公知のデジタル／アナログ構成要素を含み、スイッチ制御信号を生成し、端子に印加されるバイアスの切替を制御してもよい。
メモリ１００３は、限定されないが、ランダムアクセスメモリ構成要素（例えば、ＲＡＭ１００４）（例えば、静的ＲＡＭ「ＳＲＡＭ」、動的ＲＡＭ「ＤＲＡＭ」等）、読取専用構成要素（例えば、ＲＯＭ１００５）、および任意のそれらの組み合わせを含む、種々の構成要素（例えば、非一過性有形プロセッサ可読記憶媒体）を含んでもよい。ＲＯＭ１００５は、データおよび命令を、単指向性に、プロセッサ１００１に通信するように作用してもよく、ＲＡＭ１００４は、データおよび命令を、双指向性に、プロセッサ１００１と通信するように作用してもよい。ＲＯＭ１００５およびＲＡＭ１００４は、以下に説明される任意の好適な非一過性有形プロセッサ可読記憶媒体を含んでもよい。いくつかの事例では、ＲＯＭ１００５およびＲＡＭ１００４は、本明細書に説明される方法を実施するための非一過性有形プロセッサ可読記憶媒体を含む。
固定記憶１００８は、随意に、記憶制御ユニット１００７を通して、双指向性に、プロセッサ１００１に接続される。固定記憶１００８は、付加的データ記憶容量を提供し、また、本明細書に説明される任意の好適な非一過性有形プロセッサ可読媒体を含んでもよい。記憶１００８を使用して、オペレーティングシステム１００９、ＥＸＥＣ１０１０（実行可能ファイル）、データ１０１１、ＡＰＩアプリケーション１０１２（アプリケーションプログラム）、および同等物を記憶するために使用してもよい。多くの場合、常時ではないが、記憶１００８は、一次記憶（例えば、メモリ１００３）より低速の二次記憶装置媒体（ハードディスク等）である。記憶１００８はまた、光ディスクドライブ、固体メモリデバイス（例えば、フラッシュベースのシステム）、または前述のいずれかの組み合わせを含むことができる。記憶１００８内の情報は、適切な場合、メモリ１００３内の仮想メモリとして組み込まれてもよい。
一実施例では、記憶デバイス１０３５は、記憶デバイスインターフェース１０２５を介して、コンピュータシステム１０００と（例えば、外部ポートコネクタ（図示せず）を介して）可撤性にインターフェースがとられてもよい。特に、記憶デバイス１０３５および関連付けられた機械可読媒体は、機械可読命令、データ構造、プログラムモジュール、および／またはコンピュータシステム１０００のための他のデータの不揮発性ならびに／あるいは揮発性記憶を提供してもよい。一実施例では、ソフトウェアは、完全にまたは部分的に、記憶デバイス１０３５上の機械可読媒体内に常駐してもよい。別の実施例では、ソフトウェアは、完全にまたは部分的に、プロセッサ１００１内に常駐してもよい。
バス１０４０は、種々のサブシステムを接続する。本明細書では、バスの参照は、必要に応じて、共通機能を果たす、１つ以上のデジタル信号線を包含してもよい。バス１０４０は、限定されないが、種々のバスアーキテクチャのいずれかを使用する、メモリバス、メモリコントローラ、周辺バス、ローカルバス、および任意のそれらの組み合わせを含む、いくつかのタイプのバス構造のうちのいずれかであってもよい。限定ではなく、実施例として、そのようなアーキテクチャとして、業界標準アーキテクチャ（ＩＳＡ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、ビデオエレクトロニクススタンダーズアソシエーションローカルバス（ＶＬＢ）、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＰＣＩ−エクスプレス（ＰＣＩ−Ｘ）バス、アクセラレーテッドグラフィックスポート（ＡＧＰ）バス、ハイパートランスポート（ＨＴＸ）バス、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）バス、および任意のそれらの組み合わせが挙げられる。
制御システム１０００はまた、入力デバイス１０３３を含んでもよい。一実施例では、制御システム１０００のユーザは、入力デバイス１０３３を介して、コマンドおよび／または他の情報を制御システム１０００に入力してもよい。入力デバイス１０３３の実施例として、タッチスクリーン、英数字入力デバイス（例えば、キーボード）、ポインティングデバイス（例えば、マウスまたはタッチパッド）、タッチパッド、ジョイスティック、ゲームパッド、オーディオ入力デバイス（例えば、マイクロホン、音声応答システム等）、光学スキャナ、動画または静止画像捕捉デバイス（例えば、カメラ）、および任意のそれらの組み合わせが挙げられるが、それらに限定されない。入力デバイス１０３３は、限定されないが、シリアル、パラレル、ゲームポート、ＵＳＢ、ＦＩＲＥＷＩＲＥ、ＴＨＵＮＤＥＲＢＯＬＴ、または前述の任意の組み合わせを含む、種々の入力インターフェース１０２３（例えば、入力インターフェース１０２３）のいずれかを介して、バス１０４０に対してインターフェースがとられてもよい。
情報およびデータは、ディスプレイ１０３２を通して表示されることができる。ディスプレイ１０３２の実施例として、液晶ディスプレイ（ＬＣＤ）、有機液晶ディスプレイ（ＯＬＥＤ）、ブラウン管（ＣＲＴ）、プラズマディスプレイ、およびそれらの任意の組み合わせが挙げられるが、それらに限定されない。ディスプレイ１０３２は、バス１０４０を介して、プロセッサ１００１、メモリ１００３、および固定記憶１００８、ならびに入力デバイス１０３３等の他のデバイスとインターフェースをとることができる。ディスプレイ１０３２は、ビデオインターフェース１０２２を介して、バス１０４０にリンクされ、ディスプレイ１０３２とバス１０４０間のデータの転送は、グラフィック制御１０２１を介して、制御されることができる。
加えて、または代替として、コンピュータシステム１０００は、ソフトウェアの代わりに、またはそれとともに、本明細書に説明または図示される１つ以上のプロセスまたは１つ以上のプロセスの１つ以上のステップを実行するように動作し得る、回路内に有線接続または別様に具現化される論理の結果として、機能性を提供してもよい。さらに、非一過性有形プロセッサ可読媒体の参照は、必要に応じて、実行のための命令を記憶する回路（ＩＣ等）、実行のための論理を具現化するための回路、または両方を包含してもよい。本開示は、ハードウェアとソフトウェアの任意の好適な組み合わせを包含する。
本明細書に開示される実施形態に関連して説明される種々の例証的論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、または本明細書に説明される機能を果たすように設計される任意のそれらの組み合わせを用いて実装される、あるいは行われてもよい。汎用プロセッサは、マイクロプロセッサであってもよく、代替では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰおよびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、または任意の他のそのような構成の組み合わせとして実装されてもよい。
結論として、本発明は、とりわけ、プラズマ処理の間、アーク取扱のためのシステムおよび方法を提供する。当業者であれば、本明細書で説明される実施形態によって達成されるものと実質的に同じ結果を達成するために、多数の変形例および置換が、本発明、その用途、およびその構成に行われてもよいことを容易に認識できる。故に、本発明を開示された例示的形態に限定する意図は全くない。多くの変形例、修正、および代替構造は、請求項で明示されるような開示された発明の範囲および精神内にある。

Claims (23)

  1. スイッチであって、前記スイッチは、
    コレクタ端子を有するコレクタと、
    エミッタ端子を有するエミッタと、
    ベース−エミッタ接合において前記エミッタに連結されたベースであって、前記ベースは、ベース端子を有する、ベースと、
    前記ベースと前記コレクタとの間に配列された真性領域と
    を備える、スイッチ。
  2. オン状態をさらに備え、前記ベース−エミッタ接合は、順方向にバイアスされ、前記ベース端子を通る第１の電流のＡＣ成分は、前記エミッタ端子を通る第２の電流のＡＣ成分を上回る、請求項１に記載のスイッチ。
  3. オフ状態をさらに備え、前記ベース−エミッタ接合は、逆方向にバイアスされ、逆方向バイアスは、少なくとも、前記ベース、前記真性領域、および前記コレクタを備える、ＰＩＮ接合に印加される、請求項２に記載のスイッチ。
  4. 前記ＰＩＮ接合は、前記真性領域と前記コレクタとの間に１つ以上のドープ領域を含む、請求項３に記載のスイッチ。
  5. 前記ＰＩＮ接合は、前記真性領域と前記ベースとの間に１つ以上のドープ領域を含む、請求項３に記載のスイッチ。
  6. 前記ＰＩＮ接合は、前記真性領域と前記コレクタとの間および前記真性領域と前記ベースとの間に１つ以上のドープ領域を含む、請求項３に記載のスイッチ。
  7. 前記コレクタは、ｎ−型半導体であり、前記ベースは、ｐ−型半導体であり、前記エミッタは、ｎ−型半導体である、請求項１に記載のスイッチ。
  8. 前記真性領域は、ドープされていない、請求項７に記載のスイッチ。
  9. 前記真性領域は、低濃度でドープされている、請求項７に記載のスイッチ。
  10. 前記コレクタ、ベース、およびエミッタのうちの任意の１つ以上は、低濃度でドープされている、請求項７に記載のスイッチ。
  11. 前記コレクタ、ベース、およびエミッタのうちの任意の１つ以上は、高濃度でドープされている、請求項７に記載のスイッチ。
  12. 前記コレクタは、ｐ−型半導体であり、前記ベースは、ｎ−型半導体であり、および前記エミッタは、ｐ−型半導体である、請求項１に記載のスイッチ。
  13. 前記真性領域の絶縁破壊電圧は、１０００Ｖ以上である、請求項１に記載のスイッチ。
  14. オン状態では、ベース電流は、前記ベース端子を通って通過し、前記ベース電流のＡＣ成分の大きさは、前記ベース電流の直流電流成分の大きさを上回る、請求項１に記載のスイッチ。
  15. スイッチを動作させる方法であって、前記方法は、
    前記スイッチを提供することであって、前記スイッチは、ベース、エミッタ、およびコレクタを含み、前記コレクタと前記ベースとの間に真性領域を有し、前記ベースは、ベース端子を有し、前記エミッタは、エミッタ端子を有し、前記コレクタは、コレクタ端子を有する、ことと、
    前記コレクタ端子と前記ベース端子との間に第１の電流を伝導させることであって、前記第１の電流は、第１の振幅を伴う交流電流成分を有する、ことと、
    前記コレクタ端子と前記エミッタ端子との間に第２の電流を伝導させることであって、前記第２の電流は、第２の振幅を伴う交流電流成分を有する、ことと、
    前記ベース端子と前記エミッタ端子との間に第３の電流を伝導させることと、
    前記第３の電流を介して、前記第１の電流を制御することと
    を含む、方法。
  16. 前記第１の振幅は、前記第２の振幅を上回る、請求項１５に記載の方法。
  17. ベース−エミッタ接合に順方向にバイアスをかけ、前記スイッチをオンにすることをさらに含み、前記ベース−エミッタ接合は、前記ベースと前記エミッタとの間に存在する、請求項１５に記載の方法。
  18. 前記ベース−エミッタ接合に逆方向にバイアスをかけることによって、前記スイッチをオフに切り替えることと、前記コレクタ端子が前記ベース端子より高い電位にあるように、前記コレクタと前記ベースとの間にバイアスを印加することとをさらに含む、請求項１７に記載の方法。
  19. 前記真性領域と前記コレクタとの間に１つ以上のドープ領域を提供することをさらに含む、請求項１５に記載の方法。
  20. 前記真性領域と前記ベースとの間に１つ以上のドープ領域を提供することをさらに含む、請求項１５に記載の方法。
  21. 前記真性領域にわたって、５００Ｖ以上の逆方向バイアスを印加することをさらに含む、請求項１５に記載の方法。
  22. スイッチであって、前記スイッチは、
    コレクタ端子を有するコレクタと、
    エミッタ端子を有するエミッタと、
    ベース端子を有するベースであって、前記ベースは、ベース−エミッタ接合を介して、前記エミッタに連結されている、ベースと、
    前記ベースと前記コレクタとの間に配列された真性領域と
    を備え、
    前記ベース端子を通って通過する交流電流の振幅は、前記エミッタ端子を通って通過する交流電流の振幅を上回る、スイッチ。
  23. プロセッサ可読命令でエンコードされ、前記スイッチを動作させるための方法を行う、非一過性コンピュータ可読記憶媒体を有する、コントローラをさらに備え、前記方法は、直流電流を前記ベースから前記エミッタに印加することを含み、前記直流電流の振幅は、前記ベース端子を通って通過する前記交流電流の振幅を制御する、請求項２２に記載のスイッチ。
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