TWI625731B - 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器 - Google Patents

非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器 Download PDF

Info

Publication number
TWI625731B
TWI625731B TW106109441A TW106109441A TWI625731B TW I625731 B TWI625731 B TW I625731B TW 106109441 A TW106109441 A TW 106109441A TW 106109441 A TW106109441 A TW 106109441A TW I625731 B TWI625731 B TW I625731B
Authority
TW
Taiwan
Prior art keywords
data
register
volatile memory
nand flash
memory device
Prior art date
Application number
TW106109441A
Other languages
English (en)
Other versions
TW201721640A (zh
Inventor
康伐隆尼力艾曼紐
米諾波力狄歐尼西歐
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201721640A publication Critical patent/TW201721640A/zh
Application granted granted Critical
Publication of TWI625731B publication Critical patent/TWI625731B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10Aspects relating to interfaces of memory device to external buses
    • G11C2207/104Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/2209Concurrent read and write
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2216/00Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Theoretical Computer Science (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

在一些實施例中,一非揮發性記憶體之一暫存器可用於讀取操作且該非揮發性記憶體之另一暫存器可用於程式化操作。例如,可搭配讀取操作使用一NAND快閃記憶體之一快取暫存器,且可搭配程式化操作使用該NAND快閃記憶體之一資料暫存器。根據一些實施例,諸如NAND快閃記憶體裝置之複數個非揮發性記憶體裝置之資料暫存器可實施一管理記憶體裝置中之一分散式揮發性快取(DVC)架構。根據某些實施例,可在暫存器之間移動及/或交換資料以執行該等非揮發性記憶體裝置中之某些操作而不丟失在執行其他操作時儲存之該資料。

Description

非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器
本發明之實施例大體上係關於電子器件,且特定言之係關於非揮發性記憶體裝置及/或相關聯控制器。
諸如NAND快閃記憶體裝置之非揮發性記憶體裝置可整合成管理記憶體裝置。管理記憶體裝置之一嵌入式控制器及其相關聯韌體可基於一既存協定將來自一主機平台之讀取及/或程式化請求轉譯成用於非揮發性記憶體裝置之一序列命令。例如,一嵌入式控制器可根據一開放NAND快閃介面(ONFI)協定將來自一主機之請求轉譯成用於一NAND快閃記憶體裝置之命令。管理記憶體裝置之控制器之揮發性記憶體(諸如靜態隨機存取記憶體(SRAM))愈加耗用更多面積且使此等控制器更為昂貴。 嵌入式多媒體卡(eMMC)裝置係管理記憶體裝置之實例。一eMMC裝置之韌體可將區塊寫入請求轉譯成用於一NAND快閃記憶體裝置之一序列讀取及/或程式化命令。在一些列項中,使用者資料之實際程式化可經由一NAND頁程式化命令發生。一NAND快閃記憶體裝置之暫存器(諸如資料暫存器及快取暫存器)之協定及架構之當前定義可限制一管理記憶體裝置之效能。 相應地,存在對於改良管理記憶體裝置之效能之需要。亦存在對於減少管理記憶體裝置之控制器之揮發性記憶體的量之需要。
雖然本文中描述特定實施例,然一般技術者將明白包含未提供本文中闡述之全部優點及特徵之實施例之其他實施例。 如上文所論述,一NAND快閃記憶體裝置之暫存器(諸如資料暫存器及快取暫存器)之協定及/或架構之當前定義可限制一管理記憶體裝置之效能。例如,指定資料暫存器及快取暫存器用於NAND快閃記憶體之讀取命令及寫入命令兩者可限制管理記憶體裝置之效能。效能可受限於亦可稱為隨機寫入操作之隨機程式化操作。 解決一管理記憶體裝置中之隨機程式化效能之一方式是:實施一固態磁碟(SSD)或一eMMC裝置中之一揮發性快取。運用一揮發性快取,可執行相對快速的程式化操作。此效能可改良一NAND快閃記憶體及/或其他非揮發性記憶體每秒之輸入/輸出操作次數(IOPS)。同時,揮發性快取可顯著增加一控制器的大小。控制器增加的大小可導致更高成本。 一般描述而言,本發明之態樣係關於針對一非揮發性記憶體裝置達成一相對良好的隨機程式化效能,同時在與該非揮發性記憶體相關聯之一控制器上使用一相對有限量的揮發性記憶體。本文中描述一NAND快閃記憶體裝置之一暫存器架構。各別的暫存器可用於讀取操作及程式化操作。因而,根據某些實施例,NAND快閃記憶體裝置之一暫存器可用於程式化操作,且同時NAND快閃記憶體裝置之另一暫存器可用於讀取操作。例如,快取暫存器可用於讀取操作且資料暫存器可用於程式化操作。本文中描述之一些暫存器架構可使能夠在暫存器之間交換資料。相應地,可將待程式化至記憶體陣列之第一資料載入至一暫存器中,且在保留載入至暫存器中之第一資料時,可執行交錯讀取及/或交錯程式化操作。例如,可在一快取暫存器與一資料暫存器之間交換待程式化至記憶體陣列之第一資料,以使能夠在保留該第一資料時執行一或多個其他讀取及/或程式化操作。作為另一實例,可將待程式化至記憶體陣列之第一資料自一快取暫存器移動至獨立於資料暫存器及快取暫存器之一虛擬快取暫存器,同時執行一或多個讀取及/或程式化操作。接著,可將待程式化至記憶體陣列之第一資料自虛擬快取暫存器移動回至快取暫存器。在某些實施例中,NAND快閃記憶體裝置之暫存器可實施一管理記憶體裝置內之一分散式虛擬快閃。此可加強隨機程式化操作之效能,而對隨機讀取操作之效能具有較小影響或不具影響。在一些實施例中,一或多個資料暫存器可實施分散式虛擬快取。儘管本文中為闡釋性目的參考NAND快閃記憶體裝置描述一些實例,但應瞭解,可搭配任何適合非揮發性記憶體裝置來實施本文中描述的原理及優點。例如,可搭配相變記憶體(PCM)來實施本文中描述的原理及優點。 圖1係一闡釋性NAND快閃記憶體裝置100之一方塊圖。如所繪示,NAND快閃記憶體裝置100包含一快取暫存器110、一資料暫存器120及非揮發性記憶體之一陣列130。根據某些實施方案,本文中描述的任何暫存器可稱為頁緩衝器或鎖存器。資料暫存器120亦可稱為一頁暫存器。快取暫存器110及資料暫存器120各可包括揮發性記憶體。在一寫入操作期間,將來自一主機之資料載入於快取暫存器110中。在將資料程式化至陣列130之一頁之前及/或在自陣列130擷取資料之後,快取暫存器110及資料暫存器120可用以保持資料。通常,以一串行方式將待程式化之資料以時控送入至(clocked into)至快取暫存器110中。接著,通常以一並行方式將待程式化之資料自快取暫存器110移動至資料暫存器120。此釋放快取暫存器110以接收用於其他頁之程式化或讀取之資料。自陣列130擷取待讀取之資料且將其載入於暫存器120中。接著,將資料自資料暫存器120移動至快取暫存器110,資料自該快取暫存器110以時控取出(clocked out)至主機。快取暫存器110及/或資料暫存器120可保持至少一資料頁。陣列130可包含單階胞132及多階胞134。單階胞132經組態以儲存一數元(digit)之資訊,諸如一資訊位元。多階胞134經組態以儲存一個以上數元之資訊,諸如多個資訊位元。 圖2係繪示將資料程式化至一NAND快閃記憶體陣列之一習知方式之一管理記憶體裝置200之一圖。管理記憶體裝置200可包含一控制器210及經由通道CH0及CH1與控制器210通信之複數個NAND快閃記憶體裝置100。如所繪示,複數個NAND快閃記憶體裝置100包含一第一NAND快閃記憶體裝置100a及一第二NAND快閃記憶體裝置100b。管理記憶體裝置200可為例如一eMMC裝置或一SSD。第一NAND快閃記憶體裝置100a及第二NAND快閃記憶體裝置100b可由分別透過兩個通道CH0及CH1連接至控制器210之不同晶粒實施。第一NAND快閃記憶體裝置100a及第二NAND快閃記憶體裝置100b實質上可與彼此相同,惟外部連接除外。 控制器210可為一嵌入式控制器。控制器210可經由一主機匯流排HB自一主機接收資料。控制器210可經由主機匯流排HB接收用以存取第一NAND快閃記憶體裝置100a及/或第二NAND快閃記憶體裝置100b之請求。控制器210亦可經由主機匯流排HB接收使用者資料片段。諸如固態硬碟(solid-state drive)及快閃隨身碟(flash drive)之大容量儲存裝置可以稱為「區塊」之資料為單位傳送資料。由控制器210接收之使用者資料片段不同於描述一快閃記憶體中之最小可擦除記憶體單元之區塊。可以片段為單位將使用者資料自主機發送至控制器210。一快閃記憶體陣列130a及/或130b之一頁包括複數個片段。作為一非限制性實例,如圖2中所繪示,一使用者資料片段可為4千位元組(KB)之資料。其他大小的片段將亦可應用。在圖2中展示之實例中,控制器210可接收用以存取第一NAND快閃記憶體裝置100a之一請求CMD25,接著接收一使用者資料片段DATA 4KB,且接著接收一忙碌請求BUSY。 控制器210可將請求轉譯成用於第一NAND快閃記憶體裝置100a之命令。圖2中展示基於自主機接收之請求藉由控制器210針對一NAND快閃記憶體裝置上之一頁程式化操作中之一區塊寫入操作產生之例示性命令。此等命令可經由控制器210與第一NAND快閃記憶體裝置100a之間的一通道CH0提供至第一NAND快閃記憶體裝置100a。 由第一NAND快閃記憶體裝置100a接收之命令引起將使用者資料片段載入於快取暫存器110a中,且接著引起將使用者資料片段程式化至非揮發性記憶體之陣列130a。相應地,第一NAND快閃記憶體裝置100a一次將一資料片段程式化至陣列130a。各自與一或多個資料片段相關聯之複數個程式化操作可將一使用者資料頁程式化至陣列130a。 在根據當前ONFI標準操作之NAND快閃記憶體裝置100中,在與頁讀取、頁快取讀取、頁程式化及頁快取程式化操作相關聯之命令期間使用快取暫存器110及/或資料暫存器120。例如,一頁程式化操作(80h至10h)使主機能夠將資料載入至一快取暫存器110且接著將快取暫存器110之內容物程式化至快閃記憶體之陣列130中之一指定區塊及頁位址。作為另一實例,一頁快取程式化操作(80h至15h)使主機能夠:將資料載入至快取暫存器110;將所接收之資料自快取暫存器110移動至資料暫存器120;且接著將資料暫存器120之內容物程式化至NAND快閃記憶體之陣列130中之指定區塊及頁位址,而快取暫存器110可用於一或多個額外頁快取程式化操作(80h至15h)及/或頁程式化操作(80h至10h)。因此,在諸如一頁快取程式化操作(及一頁快取讀取操作)之一些操作中使用快取暫存器110及資料暫存器120兩者,且在諸如頁程式化(及一頁讀取)操作之一些其他操作中僅使用此等暫存器之一暫存器。 在自主機隨機區塊程式化之情況中,可藉由NAND頁程式化時間驅動管理記憶體之效能。然而,NAND記憶體陣列中頁的大小通常大於由主機經由一主機匯流排HB提供至一控制器210之使用者資料片段的大小。NAND頁大小隨時間增加。為改良隨機程式化效能,一嵌入式SRAM可包含於一些嵌入式控制器中且用作程式化操作之一緩衝器。此SRAM可用以建立彙總與一或多個資料片段相關聯之若干程式化請求之一頁或頁等量磁碟區(page stripe)。當存在一非揮發性記憶體平面時,一頁等量磁碟區可對應於一資料頁。當存在多個非揮發性記憶體平面時,一頁等量磁碟區可對應於多個平面之各者中之一完整頁。例如,圖8之各NAND快閃記憶體裝置320a至320d中之一頁等量磁碟區包含兩個頁。當一頁等量磁碟區對應於多個頁時,在本文中關於一頁論述之任何原理及優點可應用於一頁等量磁碟區。相應地,當待程式化至陣列之資料之一完整頁或頁等量磁碟區就緒時,可將其自SRAM傳送至NAND快閃記憶體之暫存器。 可藉由暫存器架構及/或將主機請求轉譯成用於本文中揭示之一非揮發性記憶體之命令而改良一管理記憶體裝置之隨機程式化效能。圖3至圖8之管理記憶體裝置300包含一控制器310,該控制器310可將主機請求轉譯成用於非揮發性記憶體之新命令。控制器310亦可將主機請求轉譯成用於圖9至圖12C之記憶體之任一者之新命令。如所繪示,控制器310可為一嵌入式控制器。控制器310可使用硬體、韌體或其等之任何組合轉譯主機命令。此等管理記憶體裝置300可包含可實施與新命令相關聯之新功能性之NAND快閃記憶體裝置320a及320b。為實施新命令,NAND快閃記憶體裝置320a及320b可包含相較於經組態以實施習知命令之NAND快閃記憶體裝置100a及100b不同的實體硬體。例如,NAND快閃記憶體裝置320a及320b可包含經組態以在自控制器310接收新命令時解碼新命令之一解碼器。作為另一實例,NAND快閃記憶體裝置320a及320b可包含相較於經組態以實施習知命令之NAND快閃記憶體裝置100a及100b不同的至快取暫存器110及/或資料暫存器120之連接。支援新命令之電路亦可包含於NAND快閃記憶體裝置320a及320b中。NAND快閃記憶體裝置320a及320b中之快取暫存器110、資料暫存器120及/或陣列130之內部功能性實質上可分別與NAND快閃記憶體裝置110a及110b之內部功能性相同。 在一些實施例中,一非揮發性記憶體之一暫存器可用於讀取操作,且該非揮發性記憶體之一不同暫存器可用於寫入操作。例如,可搭配讀取操作使用一NAND快閃記憶體之快取暫存器,且可搭配程式化操作使用NAND快閃記憶體之資料暫存器。根據一些實施例,複數個NAND快閃記憶體裝置之資料暫存器可一起實施管理記憶體裝置中之一分散式揮發性快取(DVC)架構。DVC可自一NAND快閃記憶體裝置之輸入端接收資料而不干擾自一NAND快閃記憶體胞陣列讀取之儲存於NAND快閃記憶體裝置之一暫存器中之資料。在使用者資料片段彙總成待程式化至NAND快閃記憶體胞之一資料頁時,DVC可將該等使用者資料片段儲存於(若干)NAND快閃記憶體裝置上。例如,當使用者資料與不同資料頁相關聯時,可藉由複數個不同非揮發性記憶體裝置之揮發性記憶體儲存使用者資料片段。甚至當使用者資料未儲存於非揮發性記憶體胞陣列中時,仍可藉由非揮發性記憶體外部之一控制器存取使用者資料片段。DVC可減小對於RAM或控制器中其他揮發性記憶體之需要。 圖3係繪示根據一實施例之一NAND快閃記憶體裝置320a之一頁程式化操作之一管理記憶體裝置300之一圖。如圖3中所示,在管理記憶體裝置300中,與自一主機接收之一單一資料片段相關聯之若干程式化命令CMD25可藉由控制器310轉譯成例如一NAND快閃記憶體100a上之一單一頁程式化操作及其他相關聯管理操作。待由控制器310彙總成一單一頁程式化操作之程式化命令CMD25之數目可基於NAND快閃記憶體之(若干)實體特性,諸如頁大小及/或平面之數目以及NAND快閃記憶體之通道之數目。在一闡釋性實例中,運用一12 KB頁大小,各與一單一4 KB資料片段相關聯之三個程式化命令CMD25可藉由控制器310彙總成一頁程式化操作。在某些實施例中,一嵌入式控制器310之韌體可執行此彙總。在一些其他實施例中,嵌入式控制器310之硬體可執行此彙總。 控制器310可搭配將來自主機之程式化命令CMD25彙總成NAND快閃記憶體裝置320a中之一單一頁程式化操作而透過資料暫存器NEW Cmd命令提供一新頁程式化給NAND快閃記憶體裝置320a。透過資料暫存器命令NEW Cmd之頁程式化可使控制器310能夠將資料載入至資料暫存器120a,且將資料自資料暫存器120a程式化至NAND快閃記憶體裝置320a之陣列130a中之一指定位址,而不干擾保持在快取暫存器110a中之資料。不同於NAND快閃記憶體裝置100 (圖2),NAND快閃記憶體裝置320a可具有經組態以將使用者資料提供至資料暫存器120a而不將使用者資料載入至快取暫存器110a之電路。如圖3中所示,透過資料暫存器命令NEW Cmd及其他相關聯命令之頁程式化可引起NAND快閃記憶體裝置320a逐片段地將經由通道CH0自控制器310接收之使用者資料遞增地載入至資料暫存器120a中。接著,當使用者資料之一完整頁載入於資料暫存器120a中時,該使用者資料頁可經由一單一頁程式化操作程式化至陣列130a。 圖4係繪示根據一實施例之針對讀取命令及程式化命令使用一NAND快閃裝置之各別的暫存器之一管理記憶體裝置300之一圖。針對讀取命令及程式化命令使用各別的暫存器可避免暫存器使用之衝突。例如,可伺服自主機接收之讀取命令而不破壞彙總成NAND快閃記憶體裝置320a之一暫存器(諸如像是圖4中繪示之資料暫存器120a)中之一使用者資料頁之使用者資料片段。使用各別的暫存器亦可使將待程式化至陣列130之資料載入於一第一暫存器中而不使用一第二暫存器,且接著自陣列130載入讀取。接著,在第一暫存器保持待程式化至陣列130之資料時,可將資料自第二暫存器提供至控制器130。與主機側上之一或多個片段相關聯之讀取操作可藉由控制器310轉譯成用於NAND快閃記憶體裝置320a之一頁讀取操作。頁讀取操作可使用NAND快閃記憶體裝置320a之快取暫存器110a。 在NAND快閃記憶體裝置320a中,快取暫存器110a可連接至與陣列130相關聯之讀取電路,且資料暫存器120a可連接至與陣列130相關聯之寫入電路。相應地,待程式化至陣列130a之資料及自陣列130a讀取之資料可在連接至不同暫存器之各別的信號線上傳播。在NAND快閃記憶體裝置320a中,快取暫存器110a可連接至與陣列130相關聯之讀取電路,且資料暫存器120a可連接至與陣列130相關聯之寫入電路。 例如,第一陣列信號線可電連接陣列130a及資料暫存器120a,且第二陣列信號線可電連接陣列130a及快取暫存器110a。資料暫存器120a可在NAND快閃記憶體裝置320a之輸入端處接收自控制器310接收之使用者資料,而不將使用者資料提供至快取暫存器110a。NAND快閃記憶體裝置320a可包含輸入/輸出接觸件與快取暫存器110a及資料暫存器120a之間的不同電連接。 圖4之管理記憶體裝置300可支援NAND快閃記憶體裝置320a中之一讀取同時載入機制。控制器310可將用以讀取及程式化NAND快閃記憶體裝置320a之請求轉譯成透過資料暫存器命令NEW Cmd之一頁程式化及透過快取暫存器命令NEW Cmd #2之一頁讀取。透過資料暫存器命令NEW Cmd之頁程式化及透過快取暫存器命令NEW Cmd #2之頁讀取可經由通道CH0提供至NAND快閃記憶體裝置320a。透過快取暫存器命令NEW Cmd #2之頁讀取可自陣列130a擷取一資料片段且可將該資料片段儲存至快取暫存器110a。此可使NAND快閃記憶體裝置320a能夠自陣列130a擷取資料而不干擾儲存於資料暫存器120a中之資料。相應地,在將一資料頁彙總於資料暫存器120a中時,可自陣列130a讀取資料且可將資料提供至控制器310而不破壞資料暫存器120a中待建構之一頁或頁等量磁碟區。在另一實施例中(未繪示),透過快取暫存器命令NEW Cmd #2之頁讀取可自陣列130a擷取兩個或更多個資料片段(例如,一資料頁)且將該兩個或更多個資料片段載入至快取暫存器110a。 針對讀取及程式化操作使用各別的暫存器可使各別的暫存器兩者能夠同時用於與一讀取操作相關聯之一命令及與一程式化操作相關聯之一命令。例如,如圖4中所示,一程式化命令可使控制器310能夠經由通道CH0將資料載入至一資料暫存器120a,且將資料自資料暫存器120a程式化至NAND快閃記憶體裝置320a之陣列130a中之指定位址。亦如圖4中所示,一讀取命令可自NAND快閃記憶體裝置320a之一陣列130a之一頁擷取資料,且在資料暫存器120a保持用於程式化至陣列130a之資料時,可將所擷取之資料載入至一快取暫存器110a。可自NAND快閃記憶體裝置320a外部之快取暫存器110a提供所擷取之資料。 管理記憶體裝置300可支援NAND快閃記憶體裝置320a中之一載入同時讀取機制。在管理記憶體裝置300正執行一讀取操作時,可將待程式化至NAND快閃記憶體裝置320a之一陣列130a之資料載入至NAND快閃記憶體裝置之一暫存器中。例如,在搭配一讀取操作將自陣列130a擷取之資料保持在快取暫存器110a中時,可執行參考圖3描述之操作。 控制器310因待程式化至陣列130a之資料由快取暫存器110a或資料暫存器120a保持而可追蹤該資料之一位置,使得控制器310可適當地移動資料以完成用以將資料程式化至陣列130a及/或當保持在快取暫存器110a或資料暫存器120a中之資料尚未程式化至陣列130a時將此資料傳回至主機之一操作。另外,控制器310可接收將資料程式化至陣列130a之一指示以追蹤資料之位置。一或多個暫存器及/或控制器310之韌體可儲存追蹤資訊以追蹤NAND快閃記憶體裝置320a上之資料之位置。 在一些情況中,主機可發送一請求以讀回最近被提供至NAND快閃記憶體裝置320a之資料以進行程式化。當自主機接收請求時,與該請求相關聯之資料可仍保持在NAND快閃記憶體裝置320a之一暫存器中且可尚未程式化至陣列130a。控制器310可支援藉由將由主機接收之請求轉譯成代之用以自保持所請求之資料之暫存器讀取資料之一命令而自NAND快閃記憶體裝置320a之暫存器讀取資料。 圖5係繪示根據一實施例之讀取保持在一資料暫存器120a中且尚未程式化至一NAND快閃記憶體陣列130a之資料之一管理記憶體裝置300之一圖。如圖5中所示,控制器310可提供給NAND快閃記憶體裝置320a透過資料暫存器命令NEW Cmd之一頁程式化。控制器310可判定是否存在保持在資料暫存器120a中且尚未程式化至NAND快閃記憶體陣列130a之資料。例如,控制器310可藉由檢查由控制器310儲存之追蹤資訊而檢查所請求之資料是否對應於保持在資料暫存器120a中之資料。在將使用者資料片段彙總成資料暫存器120a中之一資料頁時,控制器可將用以自NAND快閃記憶體裝置320a讀取資料之一請求轉譯成自資料暫存器120a傳回所請求之資料片段之一命令DATA。相應地,當資料未儲存於陣列130a中時,可擷取保持在NAND快閃記憶體裝置320a之揮發性記憶體中之資料。NAND快閃記憶體裝置320a可繼續彙總使用者資料片段,直至一資料頁儲存於資料暫存器120a中。接著,可在用命令10h完成之一頁程式化操作期間將資料頁程式化至陣列130a。 在某些實施方案中,快取暫存器110a可用於NAND快閃記憶體裝置320a之讀取操作且可用於NAND快閃記憶體裝置320a之程式化操作。在此等實施方案中,一專用命令可用以在快取暫存器110a與資料暫存器120a之間交換資料以實施一分散式虛擬快取之特徵。圖6及圖7係關於其中快取暫存器110a用於NAND快閃記憶體裝置320a之讀取及程式化操作兩者之實施例。 圖6係繪示根據一實施例之一NAND快閃記憶體裝置320a之一頁程式化操作之一管理記憶體裝置300之一圖。與圖2之實施例相反,可一次一片段地將一整個使用者資料頁載入至快取暫存器110a中,且接著可將該整個頁程式化至陣列130a。圖6之實施例像圖3之實施例,惟將使用者資料載入至快取暫存器110a而非資料暫存器120a除外。相應地,圖6之實施例可針對讀取操作及程式化操作使用各別的暫存器。特定言之,快取暫存器110a可用於讀取操作且資料暫存器120a可用於程式化操作。將使用者資料載入至快取暫存器110a而非資料暫存器120a可導致對諸如使用現有ONFI標準將資料程式化至NAND快閃記憶體之一陣列130a之一些現有方法進行較少改變。 圖7係繪示根據一實施例之其中將來自一快取暫存器110a之資料傳送至一資料暫存器120a之自一陣列130a之一交錯讀取之一管理記憶體裝置300之一圖。可搭配與任何適合讀取及/或程式化操作(其中將第一資料載入至快取暫存器110a中且在另一操作期間需要保留第一資料)相關聯之第一資料來實施與在快取暫存器110a與資料暫存器120a之間交換資料相關聯之原理及優點。 在轉譯用以自陣列130a擷取資料之一請求之前,控制器310可判定是否存在保持在快取暫存器110a中且尚未程式化至陣列130a之資料。例如,控制器310可基於由控制器310儲存之追蹤資訊來檢查所請求之資料是否對應於保持在快取暫存器110a中之資料。當存在待程式化至NAND快閃記憶體陣列130a之由快取暫存器110a保持之少於一資料頁時,控制器可引起NAND快閃記憶體裝置320a以不丟失資料之一方式移動由快取暫存器110a保持之資料以針對一讀取操作釋放快取暫存器110a。控制器310可將主機請求轉譯成一交換命令New Swap Cmd以將資料自快取暫存器110a移動至資料暫存器120a。此可維持由NAND快閃記憶體裝置320a及320b之資料暫存器120a及120b實施之一分散式虛擬快取中之資料。例如,當將使用者資料彙總於快取暫存器110a中且藉由快取暫存器110a保持少於一使用者資料頁時,可將使用者資料移動至資料暫存器120a。接著,在將所擷取之資料提供至NAND快閃記憶體裝置320a之一輸出端之後,可將使用者資料移動回至快取暫存器110a。 圖7繪示其中將快取暫存器110a中之資料移動至資料暫存器120a之一交錯讀取。在一實施例中,NAND快閃記憶體裝置320a可一次一片段地將第一資料載入至快取暫存器110a中。在快取暫存器110a保持第一資料時,可自主機接收用以自陣列130a讀取第二資料之一請求。第一資料可包括少於一完整資料頁。第二資料可包括儲存於陣列130a中之一或多個資料片段。在一些例項中,第二資料包括一資料頁。可將由快取暫存器110a保持之第一資料移動至資料暫存器120a。接著,在資料暫存器120a保持第一資料時,可自陣列130a擷取第二資料且將其載入於快取暫存器110a中。接著,可將第二資料提供至NAND快閃記憶體裝置320a之一輸出端。在資料暫存器120a保持第一資料時,可自陣列130擷取額外資料且將其載入至快取暫存器110a中,且可自NAND快閃記憶體裝置320a輸出額外資料。在資料暫存器120a保持第一資料時,諸如一頁快取程式化操作之程式化操作可執行為一交錯讀取操作之一替代操作或除交錯讀取操作之外亦可執行程式化操作。在此等程式化操作中,在資料暫存器120a保持第一資料時,資料可載入至快取暫存器110a中且接著程式化至陣列130。當完成讀取及/或寫入操作時,可將第一資料自資料暫存器120a移動至快取暫存器110a。隨後可將第一資料程式化至陣列130。例如,一完整資料頁一經快取暫存器110a保持,便可將快取暫存器110a之內容物程式化至陣列130a。 圖8係根據一實施例之包含實施一分散式揮發性快取(DVC) 800之複數個NAND快閃記憶體裝置320a、320b、320c及320d之一管理記憶體裝置300之一方塊圖。本文中描述之原理及優點可應用於包含兩個以上NAND快閃記憶體裝置之管理記憶體裝置300,及/或可應用於包含暫存器及陣列之兩個或更多個平面之NAND快閃記憶體裝置。多個NAND快閃記憶體裝置320a至320d之資料暫存器120a1至120d2可一起實施DVC 800。DVC 800可使用包括揮發性記憶體之NAND快閃記憶體裝置320a至320d之暫存器以暫時保持NAND快閃記憶體裝置320a至320d上之資料。此一DVC 800可實施於例如嵌入式多媒體卡應用中。例如,當將使用者資料自來自一主機之多個程式化請求彙總成一頁程式化操作時,DVC 800可使能夠藉由NAND快閃記憶體裝置320a至320d上之暫存器保持資料。例如,如參考圖7描述,將資料自快取暫存器110移動至資料暫存器120可實施DVC 800之特徵。在一些實施例中,NAND快閃記憶體裝置320a、320b、320c及320d可選擇性啟用及/或停用一DVC模式。例如,一修整設定(trim setting)可選擇性啟用及/或停用DVC模式。 DVC 800可加強一管理記憶體裝置300之隨機程式化效能而不增加控制器310上之揮發性記憶體之量。或者,DVC 800可運用控制器310上之較少揮發性記憶體達成實質上相同的隨機程式化效能。因此,DVC 800可改良一管理記憶體裝置中之隨機寫入效能及/或降低管理記憶體裝置中一控制器之成本。 DVC 800可導致接近可由DVC 800儲存之資料片段之數目之讀取/程式化IOPS之增加的效能優點。例如,當DVC 800由各具有各經組態以儲存16 KB之一資料頁之兩個資料暫存器之四個晶粒組成,且資料片段以4 KB片段發送至晶粒時,DVC 800可儲存4×2×16 KB=128 KB之資料。由於在此實例中各片段係4 KB之資料,故可達成隨機程式化IOPS接近32倍的增加。在另一實例中,當DVC 800由具有各經組態以儲存16 KB之一資料頁之兩個資料暫存器之一晶粒組成,且資料片段以4 KB片段發送至晶粒時,可達成隨機程式化IOPS接近8倍的增加。 可根據本文中描述之特徵之任何適合組合來實施DVC 800。在某些實施方案中,可根據圖3至圖5之實施例實施DVC 800。根據一些其他實施方案,可根據圖6至圖7之實施例實施DVC 800。儘管所繪示之DVC 800包括資料暫存器120a至120d,但應瞭解,在一些其他實施例中,快取暫存器110a至110d及/或一非揮發性記憶體裝置上之其他揮發性記憶體可實施一DVC。例如,在圖10A及圖10B之實施例中,各別的虛擬快取暫存器410a及410b可實施一DVC。 本文中描述之暫存器架構可與一管理記憶體裝置300之廢棄項目收集(garbage collection)及損耗調平(wear leveling)功能性相容。控制器310之韌體及/或硬體可執行廢棄項目收集及/或損耗調平。在某些實施例中,廢棄項目收集及損耗調平可保持擱置直至完成一程式化操作。替代地或額外地,在運用一完整資料頁完全塡充一暫存器(諸如資料暫存器)之前,可強制程式化操作。 在當前ONFI標準中,在將待程式化至一記憶體陣列之第一資料逐片段地載入至一NAND快閃記憶體裝置之一暫存器中而不丟失第一資料時,用於NAND快閃記憶體裝置之暫存器架構無法執行一頁快取讀取操作。又頁快取讀取操作可用以加強循序讀取效能以滿足當前及未來管理記憶體標準。另外,當將待程式化至一記憶體陣列之第一資料逐片段地載入至一NAND快閃記憶體裝置之一暫存器中而不丟失第一資料時,當前ONFI標準無法執行一頁程式化操作或一頁快取程式化操作。然而,具有不同資料之頁程式化及頁快取程式化操作可在更新一邏輯至實體指標表時及/或例如在廢棄項目收集活動期間輔助一管理記憶體之韌體(及/或硬體)。相應地,存在對於改良NAND快閃記憶體裝置之效能之需要。 圖9至圖12C中繪示之實施例係一NAND快閃記憶體裝置之一暫存器架構之實例,其可將第一資料暫時載入至一暫存器中,且在保留第一資料時可執行與第二資料相關聯之一交錯頁快取讀取操作、頁讀取操作或頁快取程式化操作。此新暫存器架構包含一NAND快閃記憶體裝置上之三個各別的暫存器。另外,NAND快閃記憶體裝置可執行新移動及/或交換命令以將資料自快取暫存器110移動至虛擬快取暫存器410或自虛擬快取暫存器410移動該資料。可實施圖9至圖12C之NAND快閃記憶體裝置400、400a及/或400b而取代圖3至圖8之管理記憶體裝置300之任一者中之圖3至圖8之NAND裝置320a至320d之任一者。此一管理記憶體裝置300之控制器310可產生新移動及/或交換命令以將資料自快取暫存器110移動至虛擬快取暫存器410或自虛擬快取暫存器410移動該資料。 圖9係根據一實施例之一闡釋性NAND快閃記憶體裝置400之一圖。NAND快閃記憶體裝置400可實施NAND快閃記憶體裝置320a至320d之特徵之任何組合。NAND快閃記憶體裝置400亦可運用一額外暫存器實施額外移動及/或交換特徵以實施一虛擬快取。可運用一管理記憶體裝置300中之一控制器310實施NAND快閃記憶體裝置400。 所繪示之NAND快閃記憶體裝置400包含一快取暫存器110、一資料暫存器120、一虛擬快取暫存器410及一陣列130。快取暫存器110及資料暫存器120可執行由當前ONFI標準定義之操作。在一實施例中,虛擬快取暫存器410可保持與快取暫存器110之資料量相同的資料及與資料暫存器120之資料量相同的資料。相應地,虛擬快取暫存器410可保持一資料頁。在一些其他實施例中,當虛擬快取暫存器410保留少於一資料頁時其係完整。例如,在一些實施方案中,虛擬快取暫存器410經定尺寸以保持少於一完整資料頁之一片段。虛擬快取暫存器410可保持先前載入於快取暫存器110中之資料,而快取暫存器110用於執行其他操作。相應地,虛擬快取暫存器410在使用快取暫存器110及資料暫存器120兩者以存取陣列130之任何操作期間可保持先前載入至快取暫存器110中之資料。例如,虛擬快取暫存器410可在一頁讀取操作、頁快取讀取操作、一頁快取程式化操作或其等之任何組合期間保持先前儲存於快取暫存器110中之資料。 在虛擬快取暫存器410保持第一資料時,第二資料可經由資料暫存器120在快取暫存器110與陣列130之間傳送。例如,可將來自陣列130之第二資料載入至資料暫存器120。接著,可將第二資料自資料暫存器120移動至快取暫存器110。可將第二資料自快取暫存器110輸出至NAND快閃記憶體裝置400之一輸出端。作為另一實例,第二資料可載入至快取暫存器110且可移動至暫存器120。接著,第二資料可自資料暫存器120提供至陣列130且程式化至陣列130。 一控制器310可產生一新Move to VCache命令以將資料自快取暫存器110移動至虛擬快取暫存器410。控制器310亦可產生一新Move from VCache命令以將資料自虛擬快取暫存器410移動至快取暫存器110。或者,控制器310可產生一新VCache Swap命令以與虛擬快取暫存器410交換快取暫存器110之內容物。 圖10A及圖10B係繪示在一多平面NAND快閃記憶體裝置420之暫存器之間交換資料之實施例之圖。如圖10A中所示,可藉由執行一單平面命令而使資料在多平面NAND快閃記憶體裝置420之一選定平面400a中之快取暫存器110a與虛擬快取暫存器410a之間移動。單平面交換及/或移動命令僅可在選定平面上操作,而其他平面中之資料未在(若干)未選定平面之快取暫存器110b與虛擬快取暫存器410b之間交換及/或移動。替代地或額外地,如圖10B中所示,可藉由執行一多平面命令而使資料在快取暫存器110a及110b之間移動至多平面NAND快閃記憶體裝置420之多個平面400a及400b中之虛擬快取暫存器410a及410b。可在全部經定址平面上同時操作多平面交換及/或移動命令。一NAND快閃記憶體裝置420可實施單平面及/或多平面交換及/或移動命令。雖然多平面NAND快閃記憶體裝置420在圖10A及圖10B中繪示為具有兩個平面,但本文中描述之原理及優點可應用於具有兩個以上平面之實施方案。 運用三個各別的暫存器緩衝NAND快閃記憶體頁或其等之部分,可一次一片段地將資料暫時載入至快取暫存器110中且可執行一交錯頁快取讀取操作。圖11A、圖11B及圖11C係繪示根據一實施例之用一交錯讀取操作將待程式化至一陣列之資料暫時載入於一暫存器中之一程序之圖。 參考圖11A,可一次一片段地將資料載入至快取暫存器110中。快取暫存器110可經由一通道自控制器310接收待程式化至陣列130之第一資料。當快取暫存器110保持一完整資料頁時,該完整資料頁可自快取暫存器110提供至陣列130且程式化至陣列130。在快取暫存器110保存少於一整個資料頁時,控制器310可自主機接收一讀取請求(諸如頁快取讀取請求或一頁讀取請求)以自NAND快閃記憶體裝置400之陣列130讀取資料。基於控制器310之一或多個暫存器或韌體中之追蹤資訊,控制器310可偵測到由快取暫存器110保持待程式化至陣列之少於一完整資料頁。接著控制器310可產生一Move to VCache命令。NAND快閃記憶體裝置400可執行Move to VCache命令以將由快取暫存器110保持之第一資料移動至虛擬快取暫存器410。 如圖11B中所示,在由虛擬快取暫存器410保持第一資料時,可將來自陣列130之第二資料載入於資料暫存器120中。在一些例項中,第二資料可包含一完整資料頁。接著,將第二資料自資料暫存器120移動至快取暫存器110。當將第二資料載入至快取暫存器110時,資料暫存器120就緒以自陣列130接收一新資料。可將第二資料自快取暫存器110提供至NAND快閃記憶體裝置400之一接觸件。此可將第二資料自NAND快閃記憶體裝置400輸出至控制器310。在將第二資料自快取暫存器110提供至NAND快閃記憶體裝置400之一輸出端時,可將來自陣列130之額外資料(諸如一新資料頁)載入至資料暫存器120中。在虛擬快取暫存器410保持第一資料時,控制器310可產生命令以引起NAND快閃記憶體裝置400如所需般多次重複圖11B中所示之操作。在虛擬快取暫存器410保持第一資料時,控制器310可產生命令以引起NAND快閃記憶體裝置400如所需般多次執行其他讀取及/或程式化操作。 回應於偵測到完成讀取及/或程式化操作,控制器310可產生一Move from VCache命令且將此命令提供至NAND快閃記憶體裝置400。現參考圖11C,在完成(若干)頁快取讀取操作之後,由虛擬快取暫存器410保持之第一資料可移動至快取暫存器110。接著,可將待程式化至陣列130之資料片段載入至快取暫存器110中。當一完整資料頁已載入至快取暫存器110中時,NAND快閃記憶體裝置400可將該完整資料頁自快取暫存器110提供至陣列130且將此資料程式化至陣列130。 具有一NAND快閃記憶體裝置上用以緩衝NAND快閃記憶體頁之三個各別的暫存器之一暫存器架構亦可一次一片段地將資料暫時載入至一快取暫存器110,且可執行一交錯頁快取程式化操作以將不同資料程式化至陣列130。圖12A、圖12B及圖12C係繪示根據一實施例之運用一交錯程式化操作將待程式化至一陣列之第一資料暫時載入於一暫存器中以將第二資料程式化至該陣列之一程序之圖。 參考圖12A,可一次一片段地將資料載入至快取暫存器110中。快取暫存器110可經由一通道自控制器310接收待程式化至陣列130之第一資料。當快取暫存器110保持一完整資料頁時,可將該完整資料頁自快取暫存器110提供至陣列130。在快取暫存器110保留少於一整個資料頁時,控制器310可自主機接收一頁快取程式化請求以將一資料頁程式化至NAND快閃記憶體裝置400之陣列130。基於控制器310之一或多個暫存器或韌體中之追蹤資訊,控制器310可偵測到由快取暫存器110保持待程式化至陣列130之少於一完整資料頁。接著,控制器310可產生一Move to VCache命令。NAND快閃記憶體裝置400可執行該Move to VCache命令以將由快取暫存器110保持之第一資料移動至虛擬快取暫存器410。 如圖12B中所示,在由虛擬快取暫存器410保持第一資料時,可將包含待程式化至陣列130之一資料頁之第二資料載入至快取暫存器110。接著,將第二資料自快取暫存器110移動至資料暫存器120。當第二資料已移動至資料暫存器120時,快取暫存器110就緒以自控制器310接收新資料。可將第二資料自資料暫存器120提供至陣列130。接著,可將第二資料程式化至陣列130。當將第二資料自資料暫存器120提供至陣列130時,可將由NAND快閃記憶體裝置400接收之另一資料頁載入至快取暫存器110中。當虛擬快取暫存器410保持第一資料時,控制器310可產生命令以引起NAND快閃記憶體裝置400如所需般多次重複圖12B中展示之操作。當虛擬快取暫存器410保持第一資料時,控制器310可產生命令以引起NAND快閃記憶體裝置400如所需般多次執行其他程式化及/或讀取操作。 回應於偵測到完成快取頁程式化操作,控制器310可產生一Move from VCache命令且將此命令提供至NAND快閃記憶體裝置400。現參考圖12C,在完成(若干)頁快取程式化操作之後,可將由虛擬快取暫存器410保持之第一資料移動至快取暫存器110。接著,可將待程式化至陣列130之資料片段載入至快取暫存器110中。當一完整資料頁已載入至快取暫存器110中時,NAND快閃記憶體裝置400可將該完整資料頁自快取暫存器110提供至陣列130且將此等資料程式化至陣列130。 若適當,參考圖9至圖12C之任一者論述之特徵之任何組合可與彼此組合。此外,可搭配其中在執行存取陣列130之一或多個其他操作時需要保留保持在一暫存器中之資料之任何操作來實施與參考圖9至圖12C描述之暫存器架構相關聯之原理及優點。 在上述之實施例中,實施於任何電子裝置中之非揮發性記憶體及/或控制器需要用以儲存資料之非揮發性記憶體。因而,本文中描述之非揮發性記憶體及/或控制器以及相關聯方法可併入於各種電子裝置中。電子裝置之實例可包含(但不限於)消費性電子產品、電子電路、電子電路組件、消費性電子產品之零件、電子測試設備等。消費性電子產品之實例包含(但不限於)一行動電話(例如,一智慧型手機)、一電話、一電視機、一電腦監視器、一電腦、一掌上型電腦、一膝上型電腦、一平板電腦、一個人數位助理(PDA)、一微波爐、一冰箱、一立體聲系統、一卡式錄音機或播放器、一DVD播放器、一CD播放器、一VCR、一MP3播放器、一收音機、一攝錄影機、一光學相機、一數位相機、一可攜式記憶體晶片、一洗衣器、一乾衣器、一洗衣器/乾衣器、一影印機、一傳真機、一掃描儀、一多功能周邊裝置、一腕錶、一時鐘等。此外,電子裝置可包含未完成產品。所揭示之技術無法應用於精神步驟,且在人類心理內不執行該等技術或不藉由一人在紙上寫來執行該等技術。 除非上下文另有清楚要求,在整個描述及申請專利範圍中,字詞「包括(comprise)」、「包括(comprising)」、「包含(include)」、「包含(including)」及類似者應理解為包含性意義而非排他性或窮舉性意義;即「包含,但不限於」之意義。前述描述及申請專利範圍可將元件或特徵部稱為「連接」或「耦合」在一起。如本文中所使用,除非明確相反陳述,「連接」意謂一元件/特徵部直接或間接且未必機械地連接至另一元件/特徵部。同樣地,除非明確相反陳述,「耦合」意謂一元件/特徵部直接或間接且未必機械地耦合至另一元件/特徵部。因此,儘管圖式繪示元件及組件之配置之各種實例,然在一實際實施例中,可存在額外中介元件、裝置、特徵部或組件。另外,字詞「本文中」、「上文」、「下文」及具有類似意思之字詞在用於本申請案中時,應將本申請案稱為一整體且並非本申請案之任何特定部分。上下文許可之情況下,上述實施方式中使用單數或複數之字詞亦可分別包含複數或單數。關於兩個或更多個品項之一清單之字詞「或」,該字詞涵蓋全部以下字詞之解釋:清單中之任一品項、清單中之全部品項及清單中品項之任何組合。 本文中描述之方法之特徵之任何組合可體現於儲存於一非暫時性電腦可讀媒體上之代碼中。當執行時,儲存於非暫時性電腦可讀媒體上之代碼可引起執行本文中描述之任何方法之一些者或全部者。應瞭解,若適當,本文中論述之方法之任何者可包含更多個或更少個操作且可以任何順序執行該等操作。例如,雖然以一給定順序呈現程序或方塊,但替代實施例可以一不同順序執行具有步驟之常式或採用具有方塊之系統,且可刪除、移動、添加、再分、組合及/或修改一些程序或方塊。可以多種不同方式實施此等程序或方塊之各者。另外,雖然有時程序或方塊係展示為串列執行,但代之可並列執行或可在不同時間執行此等程序或方塊。此外,應瞭解,本文中論述之方法至少部分由實體電路實施。相應地,申請專利範圍不意欲僅涵蓋金屬製程或抽象想法。 上文中已描述各種實施例。儘管參考此等特定實施例描述,然描述意欲係闡釋性的且不意欲限制。熟習此項技術者可想起各種修改及應用。
100‧‧‧NAND快閃記憶體裝置
100a‧‧‧第一NAND快閃記憶體裝置
100b‧‧‧第二NAND快閃記憶體裝置
110‧‧‧快取暫存器
110a‧‧‧快取暫存器
110a1‧‧‧快取暫存器
110a2‧‧‧快取暫存器
110b‧‧‧快取暫存器
110b1‧‧‧快取暫存器
110b2‧‧‧快取暫存器
110c1‧‧‧快取暫存器
110c2‧‧‧快取暫存器
110d1‧‧‧快取暫存器
110d2‧‧‧快取暫存器
120‧‧‧資料暫存器
120a‧‧‧資料暫存器
120a1‧‧‧資料暫存器
120a2‧‧‧資料暫存器
120b‧‧‧資料暫存器
120b1‧‧‧資料暫存器
120b2‧‧‧資料暫存器
120c1‧‧‧資料暫存器
120c2‧‧‧資料暫存器
120d1‧‧‧資料暫存器
120d2‧‧‧資料暫存器
130‧‧‧非揮發性記憶體陣列
130a‧‧‧快閃記憶體陣列
130b‧‧‧快閃記憶體陣列
132‧‧‧單階胞
134‧‧‧多階胞
200‧‧‧管理記憶體裝置
210‧‧‧控制器
300‧‧‧管理記憶體裝置
310‧‧‧控制器
320a‧‧‧NAND快閃記憶體裝置
320b‧‧‧NAND快閃記憶體裝置
320c‧‧‧NAND快閃記憶體裝置
320d‧‧‧NAND快閃記憶體裝置
400‧‧‧NAND快閃記憶體裝置
400a‧‧‧NAND快閃記憶體裝置
400b‧‧‧NAND快閃記憶體裝置
410‧‧‧虛擬快取暫存器
410a‧‧‧虛擬快取暫存器
410b‧‧‧虛擬快取暫存器
420‧‧‧多平面NAND快閃記憶體裝置
800‧‧‧分散式揮發性快取
CH0‧‧‧通道
CH1‧‧‧通道
HB‧‧‧主機匯流排
本文中提供此等圖式及相關聯描述以繪示本發明之特定實施例且不意欲限制。 圖1係一闡釋性NAND快閃記憶體裝置之一方塊圖。 圖2係繪示將資料程式化至一NAND快閃記憶體陣列之一習知方式之一管理記憶體裝置之一圖。 圖3係繪示根據一實施例之一NAND快閃記憶體裝置之一頁程式化操作之一管理記憶體裝置之一圖。 圖4係繪示根據一實施例之針對讀取命令及程式化命令使用一NAND快閃裝置之各別的暫存器之一管理記憶體裝置之一圖。 圖5係繪示根據一實施例之讀取儲存於一暫存器中且尚未程式化至一NAND快閃記憶體陣列之資料之一管理記憶體裝置之一圖。 圖6係繪示根據一實施例之一NAND快閃記憶體裝置之一頁程式化操作之一管理記憶體裝置之一圖。 圖7係繪示根據一實施例之其中將來自一快取暫存器之資料傳送至一資料暫存器之自一NAND快閃記憶體陣列之一交錯讀取之一管理記憶體裝置之一圖。 圖8係根據一實施例之包含實施一分散式揮發性快取之複數個NAND快閃記憶體裝置之一管理記憶體裝置之一方塊圖。 圖9係根據另一實施例之一闡釋性NAND快閃記憶體裝置之一圖。 圖10A及圖10B係繪示在一多平面NAND快閃記憶體裝置之暫存器之間交換資料之實施例之圖。 圖11A、圖11B及圖11C係繪示根據一實施例之用一交錯快取讀取操作將第一資料暫時載入於一暫存器中以讀取第二資料之一程序之圖。 圖12A、圖12B及圖12C係繪示根據一實施例之用一交錯快取程式化操作將第一資料暫時載入於一暫存器中以將第二資料程式化至陣列之一程序之圖。 為避免重複描述,可藉由相同參考數字指代具有相同或類似功能之組件。

Claims (10)

  1. 一種記憶體設備,其包括:一第一非揮發性記憶體裝置,其包括:一第一非揮發性記憶體胞陣列;一第一暫存器,其包括揮發性記憶體;及一第二暫存器,其包括揮發性記憶體;及一控制器,其經組態以:將待程式化至該第一非揮發性記憶體胞陣列之第一資料載入至該第一暫存器;在將該第一資料程式化至該第一非揮發性記憶體胞陣列之前,從一主機接收一讀取請求以從該第一非揮發性記憶體胞陣列讀取第二資料;且回應於判定載入至該第一暫存器之該第一資料包括少於一頁之資料:在從該第一非揮發性記憶體胞陣列讀取該第二資料之前,產生一命令以將該第一資料從該第一暫存器移動至該第二暫存器;在該第一資料係在該第二暫存器中時,將該第二資料載入至該第一暫存器;將該第二資料提供給該主機;及回應於判定該讀取請求完成,產生一命令以將該第一資料從該第二暫存器移動回至該第一暫存器。
  2. 如請求項1之設備,其中該控制器進一步經組態以在從該主機接 收該讀取請求之後且在將該第一資料從該第二暫存器移動回至該第一暫存器之前,執行若干記憶體存取命令。
  3. 如請求項1之設備,其中該控制器進一步經組態以產生一交換命令以將該第一暫存器之一內容物與該第二暫存器之一內容物交換。
  4. 如請求項3之設備,其中該第一非揮發性裝置包括多個平面,該等平面之各者具有至少兩個暫存器對應於該等平面之各者,且其中該交換命令同時操作在多個平面上。
  5. 如請求項1之設備,其中該控制器進一步經組態以:將待程式化至該第一非揮發性記憶體胞陣列之第三資料載入至該第一暫存器;在將該第三資料程式化至該第一非揮發性記憶體胞陣列之前,從該主機接收一程式化請求以將第四資料寫入至該第一非揮發性記憶體胞陣列;且回應於判定載入至該第一暫存器之該第三資料包括少於一頁之資料:在將該第四資料寫入至該第一非揮發性記憶體胞陣列之前,產生一命令以將該第三資料從該第一暫存器移動至該第二暫存器;在該第三資料係在該第二暫存器中時,將該第四資料載入至該第一暫存器;將該第四資料寫入至該第一非揮發性記憶體胞陣列;及回應於判定該程式化請求完成,產生一命令以將該第三資 料從該第二暫存器移動回至該第一暫存器。
  6. 如請求項1之設備,其中該控制器進一步經組態以在將該第二資料載入至該第一暫存器之前,從該第一非揮發性記憶體胞陣列將該第二資料讀取至該第一非揮發性記憶體裝置之一第三暫存器;其中將該第二資料載入至該第一暫存器包含將該第二資料從該第三暫存器移動至該第一暫存器。
  7. 如請求項1之設備,其中該控制器經組態以儲存追蹤資訊以判定該第一暫存器是否儲存少於一完整資料頁。
  8. 如請求項1之設備,其進一步包括一第二非揮發性記憶體裝置,該第二非揮發性記憶體裝置包括:一第二非揮發性記憶體胞陣列、包括揮發性記憶體之一第三暫存器及包括揮發性記憶體之一第四暫存器;且其中該控制器進一步經組態以:將待程式化至該第二非揮發性記憶體胞陣列之第三資料載入至該第三暫存器;在將該第三資料程式化至該第二非揮發性記憶體胞陣列之前,從該主機接收一讀取請求以從該第二非揮發性記憶體胞陣列讀取第四資料;且回應於判定載入至該第三暫存器之該第三資料包括少於一頁之資料:在從該第二非揮發性記憶體胞陣列讀取第四資料之前,產生一命令以將該第三資料從該第三暫存器移動至該第四 暫存器;在該第三資料係在該第四暫存器中時,將該第四資料載入至該第三暫存器;將該第四資料提供給該主機;及回應於判定該讀取請求完成,產生一命令以將該第三資料從該第四暫存器移動回至該第三暫存器。
  9. 如請求項1之設備,其中該第一非揮發性記憶體裝置為一NAND快閃記憶體裝置,其經由一開放NAND快閃介面協定耦合至該控制器,其中該第一暫存器為一快取暫存器,且其中該NAND快閃記憶體裝置除了包括該快取暫存器及該第二暫存器以外,還包括一資料暫存器。
  10. 一種操作一記憶體設備之方法,該方法包括:將待程式化至一非揮發性記憶體胞陣列之第一資料載入至一非揮發性記憶體裝置之一第一暫存器;在將該第一資料程式化至該非揮發性記憶體胞陣列之前,從一主機接收一讀取請求以從該非揮發性記憶體胞陣列讀取第二資料;且回應於判定載入至該第一暫存器之該第一資料包括少於一頁之資料:在從該非揮發性記憶體胞陣列讀取該第二資料之前,產生一命令以將該第一資料從該第一暫存器移動至該非揮發性記憶體裝置之一第二暫存器;在該第一資料係在該第二暫存器中時,將該第二資料載入 至該第一暫存器;將該第二資料提供給該主機;及回應於判定該讀取請求完成,產生一命令以將該第一資料從該第二暫存器移動回至該第一暫存器。
TW106109441A 2013-09-30 2014-09-29 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器 TWI625731B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/041,334 2013-09-30
US14/041,334 US20150095551A1 (en) 2013-09-30 2013-09-30 Volatile memory architecutre in non-volatile memory devices and related controllers

Publications (2)

Publication Number Publication Date
TW201721640A TW201721640A (zh) 2017-06-16
TWI625731B true TWI625731B (zh) 2018-06-01

Family

ID=52741292

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106109441A TWI625731B (zh) 2013-09-30 2014-09-29 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器
TW103133797A TWI582785B (zh) 2013-09-30 2014-09-29 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW103133797A TWI582785B (zh) 2013-09-30 2014-09-29 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器

Country Status (7)

Country Link
US (2) US20150095551A1 (zh)
EP (1) EP3053168B1 (zh)
JP (1) JP6142081B2 (zh)
KR (2) KR101940963B1 (zh)
CN (1) CN105593942B (zh)
TW (2) TWI625731B (zh)
WO (1) WO2015047962A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102025088B1 (ko) * 2012-09-03 2019-09-25 삼성전자 주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
US9754648B2 (en) 2012-10-26 2017-09-05 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9740485B2 (en) 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
TWI494849B (zh) * 2013-05-06 2015-08-01 Phison Electronics Corp 韌體碼載入方法、記憶體控制器與記憶體儲存裝置
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9563565B2 (en) 2013-08-14 2017-02-07 Micron Technology, Inc. Apparatuses and methods for providing data from a buffer
US20150178125A1 (en) * 2013-12-23 2015-06-25 Oracle International Corporation Reducing synchronization of tasks in latency-tolerant task-parallel systems
US10365835B2 (en) 2014-05-28 2019-07-30 Micron Technology, Inc. Apparatuses and methods for performing write count threshold wear leveling operations
CN108475229B (zh) 2016-11-26 2021-07-16 华为技术有限公司 数据迁移的方法、主机、及固态存储设备
US10275378B2 (en) * 2017-03-07 2019-04-30 Western Digital Technologies, Inc. Data buffer pointer fetching for direct memory access
US20180292991A1 (en) * 2017-04-11 2018-10-11 Micron Technology, Inc. Memory protocol with programmable buffer and cache size
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
US10685702B2 (en) 2017-08-28 2020-06-16 Micron Technology, Inc. Memory array reset read operation
US10649656B2 (en) 2017-12-28 2020-05-12 Micron Technology, Inc. Techniques to update a trim parameter in non-volatile memory
US10922013B2 (en) * 2018-04-09 2021-02-16 Western Digital Technologies, Inc. Suspending and resuming a read operation for a non-volatile memory
US10636459B2 (en) * 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling
US11163638B2 (en) 2019-04-05 2021-11-02 Samsung Electronics Co., Ltd. Memory device for swapping data and operating method thereof
US11366760B2 (en) 2020-03-12 2022-06-21 Micron Technology, Inc. Memory access collision management on a shared wordline
US11188473B1 (en) * 2020-10-30 2021-11-30 Micron Technology, Inc. Cache release command for cache reads in a memory sub-system
US11455254B2 (en) * 2020-12-10 2022-09-27 Macronix International Co., Ltd. Flash memory system and flash memory device thereof
US12001336B2 (en) * 2021-07-21 2024-06-04 Micron Technology, Inc. Hybrid parallel programming of single-level cell memory
CN114217750B (zh) * 2021-12-28 2023-07-04 深圳忆联信息系统有限公司 Ssd低功耗优化方法、装置、计算机设备及存储介质
US20240070059A1 (en) * 2022-08-30 2024-02-29 Micron Technology, Inc. Memory devices including logic non-volatile memory

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001075896A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Flash with consistent latency for read operations
US20020051394A1 (en) * 1993-04-08 2002-05-02 Tsunehiro Tobita Flash memory control method and apparatus processing system therewith
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US20080147962A1 (en) * 2006-12-15 2008-06-19 Diggs Mark S Storage subsystem with multiple non-volatile memory arrays to protect against data losses
US7599222B2 (en) * 2005-12-28 2009-10-06 Samsung Electronics Co., Ltd. Semiconductor memory device using pipelined-buffer programming and related method
US7689741B2 (en) * 2003-09-16 2010-03-30 Samsung Electronics Co., Ltd. Dual buffer memory system for reducing data transmission time and control method thereof
US20100103723A1 (en) * 2007-08-01 2010-04-29 Ken Kawai Nonvolatile memory apparatus
US20100174853A1 (en) * 2009-01-08 2010-07-08 Samsung Electronics Co., Ltd. User device including flash and random write cache and method writing data
US20110208905A1 (en) * 2008-12-09 2011-08-25 Rambus Inc. Non-Volatile Memory Device For Concurrent And Pipelined Memory Operations

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710853A (en) * 1980-06-23 1982-01-20 Nec Corp Memory device
JPH0337897A (ja) * 1989-07-05 1991-02-19 Nec Corp マイクロコンピュータ
JP3191302B2 (ja) * 1990-12-28 2001-07-23 日本電気株式会社 メモリ回路
US6385074B1 (en) * 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
DE60012081T2 (de) * 1999-05-11 2004-11-18 Fujitsu Ltd., Kawasaki Nichtflüchtige Halbleiterspeicheranordnung, die eine Datenleseoperation während einer Datenschreib/lösch-Operation erlaubt
US6851026B1 (en) 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
JP2003162377A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd ディスクアレイシステム及びコントローラ間での論理ユニットの引き継ぎ方法
JP4325275B2 (ja) * 2003-05-28 2009-09-02 株式会社日立製作所 半導体装置
US7200693B2 (en) * 2004-08-27 2007-04-03 Micron Technology, Inc. Memory system and method having unidirectional data buses
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
JP2007164355A (ja) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd 不揮発性記憶装置、そのデータ読出方法及びそのデータ書込み方法
JP5002201B2 (ja) * 2006-06-30 2012-08-15 株式会社東芝 メモリシステム
ITMI20070787A1 (it) * 2007-04-17 2008-10-18 St Microelectronics Srl Memoria non volatile
WO2008131058A2 (en) * 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
JP5317690B2 (ja) * 2008-12-27 2013-10-16 株式会社東芝 メモリシステム
US8149622B2 (en) * 2009-06-30 2012-04-03 Aplus Flash Technology, Inc. Memory system having NAND-based NOR and NAND flashes and SRAM integrated in one chip for hybrid data, code and cache storage
US8180994B2 (en) * 2009-07-08 2012-05-15 Sandisk Technologies Inc. Optimized page programming order for non-volatile memory
US8144512B2 (en) * 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8868852B2 (en) * 2010-07-07 2014-10-21 Marvell World Trade Ltd. Interface management control systems and methods for non-volatile semiconductor memory
JP5756622B2 (ja) * 2010-11-30 2015-07-29 株式会社日立製作所 半導体装置
US8625345B2 (en) * 2011-07-27 2014-01-07 Micron Technology, Inc. Determining and transferring data from a memory array

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020051394A1 (en) * 1993-04-08 2002-05-02 Tsunehiro Tobita Flash memory control method and apparatus processing system therewith
WO2001075896A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Flash with consistent latency for read operations
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7689741B2 (en) * 2003-09-16 2010-03-30 Samsung Electronics Co., Ltd. Dual buffer memory system for reducing data transmission time and control method thereof
US7599222B2 (en) * 2005-12-28 2009-10-06 Samsung Electronics Co., Ltd. Semiconductor memory device using pipelined-buffer programming and related method
US20080147962A1 (en) * 2006-12-15 2008-06-19 Diggs Mark S Storage subsystem with multiple non-volatile memory arrays to protect against data losses
US20100103723A1 (en) * 2007-08-01 2010-04-29 Ken Kawai Nonvolatile memory apparatus
US20110208905A1 (en) * 2008-12-09 2011-08-25 Rambus Inc. Non-Volatile Memory Device For Concurrent And Pipelined Memory Operations
US20100174853A1 (en) * 2009-01-08 2010-07-08 Samsung Electronics Co., Ltd. User device including flash and random write cache and method writing data

Also Published As

Publication number Publication date
TW201721640A (zh) 2017-06-16
CN105593942A (zh) 2016-05-18
US20180158527A1 (en) 2018-06-07
US20150095551A1 (en) 2015-04-02
EP3053168B1 (en) 2022-11-30
TW201535407A (zh) 2015-09-16
CN105593942B (zh) 2019-11-29
KR20160062119A (ko) 2016-06-01
KR101847315B1 (ko) 2018-04-09
TWI582785B (zh) 2017-05-11
WO2015047962A1 (en) 2015-04-02
KR101940963B1 (ko) 2019-01-21
KR20180037320A (ko) 2018-04-11
EP3053168A4 (en) 2017-05-03
WO2015047962A8 (en) 2016-01-07
EP3053168A1 (en) 2016-08-10
JP2016536732A (ja) 2016-11-24
JP6142081B2 (ja) 2017-06-07

Similar Documents

Publication Publication Date Title
TWI625731B (zh) 非揮發性記憶體裝置中之揮發性記憶體架構及相關控制器
US10628326B2 (en) Logical to physical mapping
US9195579B2 (en) Page replacement method and memory system using the same
US20180129602A1 (en) Garbage collection method for data storage device
US11403011B1 (en) Host memory buffer allocation management
US20130219105A1 (en) Method, device and system for caching for non-volatile memory device
KR102698414B1 (ko) 온도에 기초한 상이한 전송 속도들에서의 메모리 내의 데이터의 재배치
US10001928B2 (en) Memory management method, memory control circuit unit and memory storage device
US9037781B2 (en) Method for managing buffer memory, memory controllor, and memory storage device
US20120131264A1 (en) Storage device
US11294824B2 (en) System and method for reduced latency of read-modify-write operations
US11347420B2 (en) Attribute mapping in multiprotocol devices
US20240231663A1 (en) Storage device and method of operating the same
US11294819B2 (en) Command optimization through intelligent threshold detection
US11556249B2 (en) Delaying random data relocation for reducing write amplification in storage devices
US20230359550A1 (en) File system integration into data mining model
CN114664361A (zh) 利用nand缓冲器进行无dram的多级单元编程
TW201816795A (zh) 映射表載入方法、記憶體控制電路單元與記憶體儲存裝置
US12026384B2 (en) Open block relocation
US10923178B1 (en) Data storage with improved write performance for preferred user data