TWI608602B - 積體電路及其製造方法 - Google Patents

積體電路及其製造方法 Download PDF

Info

Publication number
TWI608602B
TWI608602B TW105125214A TW105125214A TWI608602B TW I608602 B TWI608602 B TW I608602B TW 105125214 A TW105125214 A TW 105125214A TW 105125214 A TW105125214 A TW 105125214A TW I608602 B TWI608602 B TW I608602B
Authority
TW
Taiwan
Prior art keywords
layer
memory
interlayer insulating
line conductor
insulating structure
Prior art date
Application number
TW105125214A
Other languages
English (en)
Other versions
TW201801300A (zh
Inventor
龍翔瀾
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Application granted granted Critical
Publication of TWI608602B publication Critical patent/TWI608602B/zh
Publication of TW201801300A publication Critical patent/TW201801300A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8616—Thermal insulation means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

積體電路及其製造方法
本發明係有關於一種積體電路之記憶體，且特別是有關於一種包括使用相變化材料(phase change material)之積體電路之記憶體及其製造方法。
許多三維記憶體(three-dimensional memory，3D memory)技術採用相變化材料，亦有提出使用其他可編程電阻材料(programmable resistance material)來達到高密度記憶體。舉例而言，Li等人發表於2004年9月之IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY第4卷第3期的「Evaluation of SiO2 Antifuse in a 3D-OTP Memory」，描述了如同記憶胞一般排列的多晶矽二極體及抗熔絲(antifuse)。Sasago等人發表於2009年超大型積體電路研討會科技論文文摘(Symposium on VLSI Technology Digest of Technical Papers)第24至25頁的「Cross-point phase change memory with 4F2 cell size driven by low-contact-resistivity poly-Si diode」，描述了如同記憶胞一般排列的多晶矽二極體以及相變化單元。而Kau等人發表於2009年國際電子元件會議(International Electron Devices Meeting，IEDM)09-617，第27.1.1至27.1.4頁的「A stackable cross point phase change memory」，則描述一種記憶體柱(memory post)，此記憶體柱包括具有相變化單元而作為存取元件(access device)的雙向定限開關(ovonic threshold switch，OTS)。此些技術僅依賴於存取元件及記憶體單元的組合來建構記憶胞。
在設置及重置可編程電阻材料上，可使用熱製程，其係在記憶材料之主動區(active region)中產生熱來造成電阻的變化。對於相變化材料而言，電阻的變化可由造成晶質固態(crystalline solid phase)與非晶質固態(amorphous solid phase)之間的變化所導致。此熱典型可由施加通過可編程電阻材料之主動層的電流來產生。若記憶單元(memory element)的週邊散熱過快，就需要更大的功率來補償此些散熱，以達到所要的溫度。為了在這些設置中達到較高的功率，就需要在主動區之中較高的電流密度。
因此，期望提供一種適合於高密度結構的記憶體技術，並降低操作電流。
此處係說明一種用於可編程電阻式記憶體 (programmable resistance memory)之結構，適合於相變化記憶體(phase change memory)以及其他需要提升記憶體元件之隔熱的記憶體技術。
此處描述一種積體電路，包括設置於位元線導體層中的多條位元線、設置於字元線導體層中的多條字元線，以及位於位元線導體層及字元線導體層之間的中間層。中間層包括層間絕緣結構(interlayer insulating structure)，以及穿過此些層間絕緣結構的多個記憶體柱，此些記憶體柱中之各記憶體柱具有接觸此些位元線中之一條位元線的第一端、以及接觸此些字元線中之一條字元線的第二端，各記憶體柱包括排列於層間絕緣結構之中的存取單元(access element)以及記憶單元(memory element)。在記憶單元之階層(level)中之層間絕緣結構，相較於在存取單元之階層中之層間絕緣結構，具有較高之熱電阻(thermal resistance)。
此處描述一種積體電路，包括多個位元線導體層以及與該些位元線導體層交錯的多個字元線導體層，此些位元線導體層中之各位元線導體層具有多條位元線設置於其中，且此些字元線導體層中之各字元線導體層具有多條字元線設置於其中。此積體電路更包括多個中間層，各中間層設置於此些位元線導體層中之一者以及此些字元線導體層中之一者之間，此些中間層中之各中間層包括層間絕緣結構，以及穿過此些層間絕緣結構的多個記憶體柱陣列，陣列中之各記憶體柱具有接觸設置於相鄰位元線 導體層中之位元線中之一者的第一端、以及接觸設置於相鄰字元線導體層中之字元線中之一者的第二端，各記憶體柱包括設置於中間層中之相對應階層中的雙向定限開關以及相變化記憶單元，在相變化記憶單元之階層中之層間絕緣結構，相較於在雙向定限開關之階層中之層間絕緣結構，具有較高之熱電阻。
此處描述一種製造積體電路的方法，包括形成設置於位元線導體層中的多條位元線，以及形成設置於字元線導體層中的多條字元線；以及於位元線導體層及字元線導體層之間形成中間層，其中形成中間層包括形成層間絕緣結構以及形成穿過此些層間絕緣結構的多個記憶體柱，此些記憶體柱中之各記憶體柱具有接觸位元線中之一者的第一端、以及接觸字元線中之一者的第二端，各記憶體柱包括排列於層間絕緣結構之中的存取單元以及記憶單元，在記憶單元之階層中之層間絕緣結構，相較於在存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
本發明之上述內容所述之技術中其他方面的面向與優點，可參考所附圖式、下文之詳細說明及較佳實施例，以及申請專利之內容做更佳的瞭解。
101、501-1~501-8、701、1101‧‧‧字元線
102、502-1~502-8、702、1402‧‧‧位元線
103、503、703、1403‧‧‧記憶單元
104、504、704‧‧‧第一阻障層
105、505、705‧‧‧切換層
106、506、706‧‧‧第二阻障層
107、507、707、1407‧‧‧存取單元
110、510‧‧‧記憶體柱
113‧‧‧開口
151‧‧‧第一端
152‧‧‧第二端
425-1、425-1A、525-1、725-1、1325-1、1525-1‧‧‧第一絕緣層
425-2、525-2、725-2、1325-2、1525-2‧‧‧第二絕緣層
426、526、726、1326、1526‧‧‧空孔
525‧‧‧層間絕緣結構
1001‧‧‧字元線導體層
1003‧‧‧記憶材料層
1004‧‧‧第一阻障材料層
1005‧‧‧硫族化物基材料層
1006‧‧‧第二阻障材料層
1103‧‧‧記憶材料條帶
1104‧‧‧第一阻障條帶
1105‧‧‧切換條帶
1106‧‧‧第二阻障條帶
1112‧‧‧介電材料
1113、1413‧‧‧溝槽
1700‧‧‧三維記憶體陣列
1701‧‧‧平面及列解碼器
1702‧‧‧字元線
1703‧‧‧行解碼器
1704‧‧‧位元線
1705、1707‧‧‧匯流排
1706‧‧‧方塊
1708‧‧‧偏壓配置電源供應
1709‧‧‧電路
1711‧‧‧資料輸入線
1715‧‧‧資料輸出線
1750‧‧‧積體電路
第1圖繪示於本發明之一實施例中，記憶體柱陣列簡化後的透視圖。
第2圖、第3圖、第4圖、第4A圖、第5圖、第5A圖、第6圖、第6A圖繪示第1圖所示之記憶體柱陣列的示例性製造流程的多個階段。
第7圖、第8圖、第9圖繪示於本發明之另一實施例中記憶體柱陣列的示例性製造流程的多個階段。
第10圖、第11A圖、第11B圖、第12圖、第13圖、第14A圖、第14B圖、第15圖繪示本發明之記憶體柱陣列的替代性製造流程的多個階段。
第16圖繪示包括本發明之記憶體柱陣列之三維區塊的透視圖。
第17圖繪示具有三維記憶體陣列之積體電路的製造流程圖，此三維記憶體陣列具有本文所述之層間絕緣結構。
此處係提供本發明所述之可編程電阻式記憶體元件以及其製造方法的多個實施例，並請一併參照圖式第1圖至第11圖。
第1圖繪示位於交叉點陣列(cross-point array)中之記憶體柱簡化後的透視圖。此交叉點陣列包括設置於位元線導體層中的多條位元線，其中包括位元線102；並包括設置於字元線導體層中的多條字元線，其中包括字元線101。中間層夾設於位元線導體層及字元線導體層之間，並包括層間絕緣結構與多個 穿過層間絕緣結構的記憶柱，其中包括記憶體柱110。記憶體柱110具有接觸位元線102的第一端151，並具有接觸字元線101的第二端152。記憶體柱110包括排列於層間絕緣結構中相對應之階層的存取單元107以及記憶單元103。在記憶單元之階層中之層間絕緣結構，相較於在存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
於另一實施例中，記憶體柱可以反轉，使得其第一端可接觸字元線，而第二端可接觸位元線。
於陣列中環繞記憶體柱的層間絕緣結構(未繪示於第1圖中)係用以分隔一記憶體柱以及與其相鄰的多個記憶體柱。
存取單元107可為雙端點(two-terminal)、雙向(bi-directional)的切換裝置(switching device)，並包括第一阻障層104(barrier layer)、切換層105(switching layer)以及第二阻障層106。舉例而言，存取元件107可為包括硫族化物(chalcogenide)夾設於阻障層之間的雙向定限開關。於另一些實施例中，存取單元可包括其他種類的元件，例如是垂直電晶體或垂直二極體。
於一實施例中，切換層105可包括硫族化物，例如是三硒化二砷(arsenic selenide，As2Se3)、碲化鋅(zinc telluride，ZnTe)及硒化鍺(germanium selenide，GeSe)。切換層105舉例而言可具有約5奈米至約25奈米的厚度，較佳可為約15奈米。 用於切換層105的非晶質硫族化物基材料(chalcogenide-based material)係形成雙向定限開關，並可對用於記憶單元103的材料具有優越的導電性及電流流動性(current mobility)。切換層105可包括硫族化物的組合，包括選自於碲(tellurium，Te)、硒(selenium，Se)、鍺(germanium，Ge)、矽(Si)、砷(arsenic，As)、鈦(titanium，Ti)、硫(S)、銻(antimony，Sb)等元素之群組中的一或多個元素。
第一阻障層104提供切換層105與記憶單元103之間足夠的黏度。第一阻障層104可具有厚度為約5奈米至50奈米的導電材料層，較佳可為約20奈米。第一阻障層104可包括金屬氮化物，舉例而言可為氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、氮化鎢(tungsten nitride，WN)、氮化鉬(molybdenum nitride，MoN)、氮化鈮(niobium nitride，NbN)、氮化矽鈦(titanium silicon nitride，TiSiN)、氮化鋁鈦(titanium aluminum nitride，TiAlN)、氮化硼鈦(titanium boron nitride，TiBN)、氮化矽鋯(zirconium silicon nitride，ZrSiN)、氮化矽鎢(tungsten silicon nitride，WSiN)、氮化硼鎢(tungsten boron nitride，WBN)、氮化鋁鋯(zirconium aluminum nitride，ZrAlN)、氮化矽鉬(molybdenum silicon nitride，MoSiN)、氮化鋁鉬(molybdenum aluminum nitride，MoAlN)、氮化鋁鎢(tungsten aluminum nitride，WAlN)、氮化矽鉭(tantalum silicon nitride，TaSiN)以及氮化鋁鉭(tantalum aluminum nitride，TaAlN)。除 了金屬氮化物之外，第一阻障層104亦可包括摻雜多晶矽(doped polysilicon)、鎢、銅、鈦、鉬(molybdenum，Mo)、鉭(tantalum，Ta)、矽化鈦(titanium silicide，TiSi)、矽化鉭(tantalum silicide，TaSi)、鈦鎢合金(titanium tungsten，TiW)、氮氧化鈦(titanium oxynitride，TiON)、氮氧化鋁鈦(titanium aluminum oxynitride，TiAlON)、氮氧化鎢(tungsten oxynitride，WON)以及氮氧化鉭(tantalum oxynitride，TaON)。
第二阻障層106提供切換層105與位元線102之間足夠的黏度。第一阻障層106可具有厚度為約5奈米至40奈米的導電材料層，較佳可為約15奈米。第二阻障層106可包括金屬氮化物，舉例而言可為氮化鈦、氮化鉭、氮化鎢、氮化鉬、氮化鈮、氮化矽鈦、氮化鋁鈦、氮化硼鈦、氮化矽鋯、氮化矽鎢、氮化硼鎢、氮化鋁鋯、氮化矽鉬、氮化鋁鉬、氮化鋁鎢、氮化矽鉭以及氮化鋁鉭。除了金屬氮化物之外，第二阻障層106亦可包括摻雜多晶矽、鎢、銅、鈦、鉬、鉭、矽化鈦、矽化鉭、鈦鎢合金、氮氧化鈦、氮氧化鋁鈦、氮氧化鎢以及氮氧化鉭。
於此範例中，第二阻障層106之材料可與第一阻障層104相同，例如是氮化鈦。於其他的實施例中，第二阻障層106之材料可與第一阻障層104不同。
記憶單元可包括可編程電阻材料，舉例而言，可為相變化材料層，其厚度可為約10奈米至約50奈米，較佳可為30奈米。相變化記憶單元的厚度大於切換層105的厚度。記憶單元 103可包括，舉例而言，純的化學計量形式或是包括添加物或摻雜物之形式的Ge2Sb2Te5。
相變化材料之實施例，包括硫族化物基材料以及其他材料。硫族化物合金(chalcogenide alloy)包括硫族化物及例如是過渡金屬之其他材料的組合。硫族化物合金通常包括一或多個元素週期表中第IVA族的元素，例如是鍺與錫。通常，硫族化物合金包括，包含銻、鎵(gallium，Ga)、銦(Indium，In)、銀等元素中一或多種之組合。許多相變化基記憶體材料已於技術文獻中描述，包括鎵銻合金(Ga/Sb)、銦銻合金(In/Sb)、銦硒合金(In/Se)、銻碲合金(Sb/Te)、鍺碲合金(Ge/Te)、鍺銻碲合金(Ge/Sb/Te)、銦銻碲合金(In/Sb/Te)、鎵硒碲合金(Ga/Se/Te)、錫銻碲合金(Sn/Sb/Te)、銦銻鍺合金(In/Sb/Ge)、銀銦銻碲合金(Ag/In/Sb/Te)、鍺錫銻碲合金(Ge/Sn/Sb/Te)、鍺銻硒碲合金(Ge/Sb/Se/Te)以及碲鍺銻硫合金(Te/Ge/Sb/S)等合金。於鍺銻碲合金一族中，具有組成廣泛的可操作之合金。此些合金組成可以表示為GeaSbbTe100-(a+b)，舉例而言，可以為Ge2Sb2Te5、GeSb2Te4及GeSb4Te7。更廣泛而言，例如是鉻(chromium，Cr)、鐵(Fe)、鎳(nickel，Ni)、鈮(niobium，Nb)、鈀(palladium，Pd)、鉑(platinum，Pt)等過渡元素及混合物或其合金，均可與鍺銻碲合金結合，以形成具有可編程電阻特性之相變化合金。可能較為有用之特定範例，係記載於Ovshinsky等人所發明之美國專利公告號第5,687,112號專利說明書第11至13欄中，此些內 容透過引用併入的方式，全文收載於本說明書之中。
於一些實施例中，硫族化物以及其他相變化材料可摻雜或包括添加物或不純物，以調整導電度、相變溫度(transition temperature)、熔化溫度，以及使用摻雜硫族化物之記憶單元的其他特性。代表性的用於摻雜硫族化物的不純物包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦以及二氧化鈦。
相變化材料可於記憶胞之主動通道區域中在第一結構狀態及第二結構狀態之間以其局部秩序(local order)切換，其中第一結構狀態為大體上具有較高電阻之非晶質固態，而第二結構狀態為大體上具有較低電阻之晶質或多晶質(polycrystalline)固態。此些材料係至少為雙穩態(bi-stable)。此處之術語「非晶質」係用來代表相對無序的結構，相較於單晶而言較為無序，而相較於晶質態而言，具有可偵測之例如較高電阻的特徵。而此處之術語「晶質」係用來代表相對有序的結構，其相較於非晶質結構較為有序，並且相較於非晶質態而言具有可偵測之例如較低電阻的特徵。
選擇用於字元線101及位元線102的材料可包括各種金屬材料、類似金屬的材料、摻雜半導體材料，以及此些材料之組合。可用一或多個材料層作為字元線101及位元線102，此些材料包括鎢、鋁、銅、氮化鈦、氮化鉭、氮化鎢、摻雜多晶矽、矽化鈷(cobalt silicide，CoSi)、矽化鎢(tungsten silicide，WSi) 及其他材料。舉例而言，字為限的厚度及位元線的厚度可在10奈米至100奈米的範圍之內。於其他實施例中，字元線及位元線相當細，或者是更粗。用於字元線的材料較佳為選擇與記憶單元相容性高的材料。與之類似，用於位元線的材料較佳為選擇與第二阻障層106相容性高的材料。於此範例中，字元線與位元線的材料各別由氮化鈦/鎢/氮化鈦組成。
此些導體可以使用多種習知的技術來形成在積體電路上，此些方法包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍，或原子層沉積(atomic layer deposition)等。光蝕刻製程(photolithography)以及其他圖案化技術，可用於形成導體層中的位元線及字元線。於其他一些實施例中，具有相較於記憶單元之面積較小的接觸面積，並用以於電極接點提升電流密度的底電極(未繪示)係夾設於記憶單元103及字元線101之間。而在另外一些實施例中，底電極則夾設於記憶單元103及存取單元107之間。底電極可包括氮化鈦、氮化鉭、氮化矽鈦、氮化鋁鈦、氮化鋁鉭以及氮化鎢。與相變化材料之主動區接觸的電極，有時可被稱作「加熱器」(heater)，反映了可具有較高電阻並有助於相變化材料之主動區中的焦耳加熱(Joule heating)之電極的實施例。
第2圖至第6A圖繪示第1圖所示之記憶體柱陣列的示例性製造流程的多個階段。使用於第1圖中的元件編號亦大 體沿用於第2圖至第6A圖中，此處不再贅述。第2圖繪示製造流程中在字元線導體層中形成多條字元線之後的階段。
為了形成第2圖所繪示之結構，將適合作為字元線的材料層沉積於基板100之上，並接著沉積光阻層，再使用標準光蝕刻技術(standard photolithography technique)來在介電層上圖案化光阻層，以形成覆蓋於字元線的位置之上的光阻遮罩。然後，光阻遮罩就形成為覆蓋於字元線的位置之上。接著，使用此光阻遮罩來蝕刻字元線導體層。然後沉積介電材料層並使其表面平坦化，以於字元線導體層中形成包括字元線101的多條字元線。
或者是，也可以先形成介電層，再使用光阻遮罩圖案化介電層，以定義字元線的位置。然後於字元線的位置沉積適合作為字元線的導體層，再進行化學機械研磨(chemical mechanical polishing，CMP)來平坦化表面，以於字元線導體層中形成多條字元線。
第3圖繪示製造流程中形成包括記憶單元103之多個記憶單元之後的階段。舉例而言，以物理氣相沉積濺鍍，或磁控濺鍍(magnetron sputtering)法，於壓力為1毫托(mTorr)至1000毫托之氬氣(Ar)、氮氣及/或氦氣(He)等氣體源之下，沉積相變化材料層。或者是，相變化材料亦可由化學氣相沉積來形成。可透過濺鍍或其他方法於相變化材料中加入添加物。因此，相變化材料包括硫族化物，或是具有選自於矽、氧、氮及碳之群 組中的一或多種添加物的硫族化物。然後，光阻層形成於相變化材料層之上，接著圖案化光阻層以形成覆蓋於記憶單元的位置之上的光阻遮罩。然後將相變化材料層蝕刻掉，使用光阻遮罩來暴露介電層的表面來形成開口113。在移除光阻遮罩之後，即形成包括記憶單元103的多個記憶單元。
第4圖繪示製造流程中於記憶單元之階層形成層間絕緣結構之後的階段。開口113(請參照第3圖)係為第一絕緣層425-1之材料所完全填充。第一絕緣層425-1之材料可包括氮化矽，並使用化學氣相沉積形成。其他可選用為第一絕緣層425-1的材料，可包括選自於矽、碳、氧、氟以及氫等元素所組成之群組中的元素，例如是氫化矽碳氧化物(SiCOH)、聚醯亞胺(polyimide)、聚醯胺(polyamide)、氟碳高分子(fluorocarbon polymers)、氟化二氧化矽(fluorinated SiO2)、倍半矽氧烷(silsesquioxane)、聚亞芳基醚(polyarylene ethers)、聚對二甲苯(poly-p-xylene)、氟系聚合物(fluoro-polymers)、氟化非晶質碳(fluorinated amorphous carbon)、類金剛石碳(diamond-like carbon)、多孔二氧化矽(porous silica)、中孔二氧化矽(mesoporous silica)、多孔倍半矽氧烷(porous silsesquioxane)、多孔聚醯亞胺(porous polyimide)以及多孔聚亞芳基醚(porous polyarylene ethers)。此外其他的製造程序，例如原子層沉積(atomic layer deposition，ALD)、物理氣相沉積、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或是高密度 電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)，亦可用來沉積第一絕緣材料，取決於所用的材料及沉積的幾何分佈。
第4A圖繪示第4圖所示之實施例的變體，其中層間絕緣結構包括位於記憶單元之階層的多個空孔(voids)。於第4A圖所繪示之實施例之中，於開口113中以介電材料形成包括多個空孔(例如是空孔426)之第一絕緣層425-1A。於沉積時，可於內側表面之頂部成長介電材料，來形成外延部分(overhangs)(未繪示)，造成當兩相鄰的外延部分非常靠近或連在一起時，開口113的頂部會在開口113的內部填滿之前封閉，因而形成包括空孔426的多個空孔。第一絕緣層425-1A之材料，可包括氧化矽、氮化矽，以及其他包括選自於矽、碳、氧、氟以及氫等元素所組成之群組中之元素的材料，例如是氫化矽碳氧化物、聚醯亞胺、聚醯胺、氟碳高分子、氟化二氧化矽、倍半矽氧烷、聚亞芳基醚、聚對二甲苯、氟系聚合物、氟化非晶質碳、類金剛石碳、多孔二氧化矽、中孔二氧化矽、多孔倍半矽氧烷、多孔聚醯亞胺以及多孔聚亞芳基醚。上述用於製造第一絕緣層425-1A之材料可使用化學氣相沉積，並透過調整沉積速率、溫度及壓力，來得到形成空孔之適當的沉積參數。其他具有在高深寬比的開口中形成共形之層之能力的材料，亦可用於形成第一絕緣層425-1A之材料。此外其他的製造程序，例如原子層沉積、物理氣相沉積、低壓化學氣相沉積或是高密度電漿化學氣相沉積，亦可用來沉積 第一絕緣層425-1，取決於所用的材料及沉積的幾何分佈。
第5圖繪示製造流程中於第4圖所繪示之結構之中形成多個存取單元，且於記憶單元之階層形成層間絕緣結構之第二絕緣層425-2之後的階段。
依序使用適合的沉積技術將第一阻障層104、切換層105及第二阻障層106沉積在記憶單元103之上，接著使用標準光蝕刻技術來在第二阻障層106之上圖案化光阻層，以形成定義存取單元之位置之光阻遮罩。透過使用光阻遮罩，可進行多層蝕刻，且形成包括存取單元107的多個存取單元。第二絕緣層425-2包括相較於可選擇用來形成第一絕緣層425-1之材料而言具有較低熱電阻的材料。舉例而言，第一絕緣層425-1可包括氮化矽，而第二絕緣層425-2可包括氧化矽。一些種類的絕緣層可用旋轉塗佈(spin coating)來形成。其他的製造程序，例如原子層沉積、物理氣相沉積、低壓化學氣相沉積或是高密度電漿化學氣相沉積，亦可用來沉積第一絕緣層425-2。
第一絕緣層(例如是第一絕緣層425-1、第一絕緣層425-1A)以及第二絕緣層(例如是第二絕緣層425-2)包括選自於使第一絕緣層相較於第二絕緣層具有較高熱電阻的材料。自一個狀態轉變至另一個狀態的相變化中產生的熱，係被侷限於相變化記憶材料之區域的此一結構當中，使得具有第一絕緣層環繞記憶單元的層間絕緣結構可以減少其於記憶材料中主動區之散熱，從而可以使用較低的電流進行操作。反之，在雙向定限開關 的情況之下，非晶質的硫族化物基材料不會結晶，也就不會造成漏電。這樣一來，可以達成較低電流的操作以及較高的操作耐久性。
第5A圖繪示製造流程中於第4A圖所繪示之結構之中形成多個存取單元，且參照第5圖所述於記憶單元之階層形成層間絕緣結構之第二絕緣層之後的階段。於一例中，第二絕緣層425-2可包括與形成於第一絕緣層425-1A中相同的介電材料，因為第一介電層425-1A中具有多個空孔的介電材料增加了第一介電層425-1A的熱電阻。於另一例中，第二絕緣層425-2可包括與可選擇用來形成第一絕緣層425-1之材料不同的材料，使得第一絕緣層425-1A相較於第二絕緣層425-2而言，具有較高的熱電阻。
於第5A圖所示內容中，第一絕緣層(例如是第一絕緣層425-1A)包括於記憶單元之階層中具有多個空孔(例如是空孔426)的介電材料，而第二絕緣層(例如是第二絕緣層425-2)則包括不具有空孔的固態介電材料。於第5圖所示之內容中，第一絕緣層及第二絕緣層具有不同的固態介電材料。
第6圖及第6A圖繪示製造流程中分別於第5圖及第5A圖所繪示之結構之中，於位元線導體層中形成多條位元線之後的階段。
請參照第6圖及第6A圖，適合用來作為位元線的材料層，係沉積於記憶體柱及層間絕緣結構之上。形成光阻層並 將其圖案化，以形成覆蓋於位元線的位置之上的光阻遮罩。使用此光阻遮罩蝕刻位元線導體層，從而於位元線導體層中形成包括位元線102的多條位元線。接著沉積介電材料層，並使其表面平坦化。
或者也可以先形成介電層，再使用光阻遮罩圖案化介電層，以定義位元線的位置。然後於位元線的位置沉積適合作為位元線的導體層，再使用一般技術中的化學機械研磨來將其表面平坦化。
可依照設計與製造條件來改變存取單元及記憶單元之形狀與尺寸，使得存取單元與記憶單元可具有不同的寬度(或直徑)。
第7圖至第9圖繪示於其他實施例中，記憶體柱陣列之示例性製造流程的多個階段。
為了形成第7圖所繪示之實施例之結構，首先於位於基板100之上之位元線導體層中，包括字元線701之多條字元線之上，形成存取單元707之多個層(第一阻障層704、切換層705以及第二阻障層706)，然後形成記憶單元703之層。使用標準光蝕刻技術圖案化形成光阻遮罩。接下來，使用此光阻遮罩來蝕刻堆疊，以形成多個記憶體柱以及其間的開口713。於此範例中，存取單元與記憶單元對齊。
第8圖繪示製造流程中形成層間絕緣結構之後的階段。舉例而言，可將包括氧化矽的旋塗式介電材料(spin-on dielectric)填入開口713(請參照第7圖)中，接著進行化學機械研磨。旋塗式技術係為已知之均勻且容易實施的技術，因此可選擇性省略其後之化學機械研磨製程。進行蝕刻製程移除位於記憶單元之階層的旋塗式介電材料，以形成第二絕緣層725-2。接著，使用化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積或是高密度電漿化學氣相沉積等方法，於第二絕緣層725-2之上沉積例如是氧化矽或是氮化矽的絕緣材料，以形成第一絕緣層725-1。透過調整沉積速率、溫度及壓力，可於沉積時於介電材料之內側表面之頂部形成外延部分(未繪示)。當兩相鄰的外延部分非常靠近或連在一起時，位於記憶單元之階層的區域無法完全由介電材料填充，而形成包括空孔726的多個空孔。於沉積步驟之後，可進行回蝕刻(etch-back)步驟或平坦化步驟以暴露相變化材料之頂表面。
第9圖繪示於位元線導體層中形成包括位元線702之多條位元線之後的階段。詳細的描述係包含在參照第6圖之內中當中。
第10圖至第15圖繪示此處所述之記憶體柱陣列的替代性製造流程的多個階段。
請參照第10圖，字元線導體層1001、第一絕緣材料層1004、適用於作為雙向定限開關之硫族化物基材料層1005、第二絕緣材料層1006、記憶材料層1003以及光阻層(未繪示)，係依序形成於基板100之上。硬罩層(未繪示)則係為選擇性形 成。
第11A圖及第11B圖係繪示在形成多個堆疊之後的階段，其XZ平面及YZ平面的剖面圖。使用蝕刻遮罩對第10圖所繪示之結構進行溝槽(trench)蝕刻，以形成包括字元線1101之多條字元線，並使沿著字元線方向上形成包括溝槽1113的多個溝槽。各堆疊包括字元線1101、第一阻障條帶1104、切換條帶1105、第二阻障條帶1106以及記憶材料條帶1103。蝕刻遮罩可包括光阻遮罩、硬罩，或光阻及硬罩兩者之組合。硬罩可包括氮化矽、氮化鈦、底部抗反射層(bottom anti-reflective coating，BARC)、頂部抗反射層(top anti-reflective coating，TARC)以及其他材料。
第12圖繪示形成介電材料1112之後的階段。使用包括氧化矽之旋塗式介電材料進行填充製程，舉例而言進行填充製程來填充溝槽，並接著進行化學機械研磨。其他的製造程序，例如是化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積或高密度電漿化學氣相沉積，亦可用來填充溝槽。
第13圖繪示形成沿著字元線之層間絕緣結構之後的階段。進行回蝕刻製程，以移除位於記憶材料條帶1103之階層的旋塗式介電材料以形成第二絕緣層1325-2。接著，使用化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積或是高密度電漿化學氣相沉積等方法，於第二絕緣層1325-2之上沉積例如是氧化矽或是氮化矽的絕緣材料，以形成第一絕緣層1325-1。 透過調整沉積速率、溫度及壓力，可於沉積時於介電材料之內側表面之頂部形成外延部分(未繪示)。當兩相鄰的外延部分非常靠近或連在一起時，位於記憶單元之階層的區域無法完全由介電材料填充，而形成包括空孔1326的多個空孔。於沉積步驟之後，進行平坦化步驟以暴露記憶材料條帶之頂表面。
第14A圖及第14B圖係繪示在形成多條位元線之後的階段，其XZ平面及YZ平面的剖面圖。位元線導體層及光阻層(未繪示)係依序形成於第13圖所繪示之結構之上。硬罩層(未繪示)係選擇性形成於位元線導體層之上。使用蝕刻遮罩對第13圖所繪示之結構進行溝槽蝕刻，以形成包括位元線1402之多條位元線，並在沿著位元線方向上形成包括溝槽1413的多個溝槽，而於位元線及字元線的交叉點上形成多個記憶體柱。各記憶體柱包括存取單元1407及記憶單元1403，並包括接觸多條位元線中之一條位元線之第一端及接觸多條字元線中之一條字元線之第二端。可由重複此處所述之步驟，來形成第二個階層或是更多的階層。
此處使用之蝕刻遮罩，可包括光阻遮罩、硬罩，或光阻及硬罩兩者之組合。硬罩可包括氮化矽、氮化鈦、底部抗反射層、頂部抗反射層以及其他材料。
請參照第14B圖，作為使用位元線導體層為遮罩的結果，沿著位元線之方向形成包括溝槽1413的多個溝槽。
第15圖繪示於溝槽之中形成層間絕緣結構之後的 階段，其YZ平面的剖面圖。舉例而言，將包括氧化矽的旋塗式介電材料填入溝槽中，並以化學機械研磨製程對其進行平坦化。接著進行回蝕刻製程移除位於記憶單元1403及位元線1402之階層的旋塗式介電材料，以形成第二絕緣層1525-2。使用化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積或是高密度電漿化學氣相沉積等方法，於第二絕緣層1525-2之上沉積例如是氧化矽或是氮化矽的絕緣材料，以形成第一絕緣層1525-1。透過調整沉積速率、溫度及壓力，可於沉積時於介電材料之內側表面之頂部形成外延部分(未繪示)。當兩相鄰的外延部分非常靠近或連在一起時，位於記憶單元之階層的區域無法完全由介電材料填充，而形成包括空孔1526的多個空孔。於沉積步驟之後，進行平坦化步驟以暴露記憶材料條帶之頂表面。
第16圖繪示包括此處所述之記憶體柱陣列的三維區塊的透視圖。三維陣列包括多個位元線導體層以及與位元線導體層交錯的多個字元線導體層。多個位元線導體層中的各個位元線導體層具有設置於其中的多條位元線(例如是位元線502-1、位元線502-2、位元線502-3、位元線502-4)，而多個字元線導體層中的各個字元線導體層具有設置於其中的多條字元線(例如是字元線501-1、字元線501-2、字元線501-3、字元線501-4)。三維陣列包括多個中間層，各個中間層設置於位元線導體層之一者以及字元線導體層之一者之間。各個中間層包括層間絕緣結構(例如是層間絕緣結構525)以及穿過層間絕緣結構的記憶體柱 (例如是記憶體柱510)之陣列。陣列中之各記憶體柱具有接觸設置於相鄰位元線導體層中之多條位元線中之一條位元線的第一端，以及接觸設置於相鄰字元線導體層中之多條字元線中之一條字元線的第二端，且記憶體柱分別包括設置於中間層中之相對應階層中之雙向定限開關及相變化記憶單元。在記憶單元之階層中之層間絕緣結構，相較於在存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
於第16圖所示內容中，包括字元線501-1、字元線501-2、字元線501-3、字元線501-4之多個第一字元線設置於第一階層中的第一字元線導體層中，而包括字元線501-5、字元線501-6、字元線501-7、字元線501-8之多個第二字元線設置於第二字元線導體層中。包括位元線502-1、位元線502-2、位元線502-3、位元線502-4之多個第一位元線設置於第一階層中的第一位元線導體層中，而包括位元線502-5、位元線502-6、位元線502-7、位元線502-8之多個第二位元線設置於第二位元線導體層中。第一中間層設置於第一位元線導體層及第一字元線導體層之間，第二中間層設置於第一位元線導體層及第二字元線導體層之間，而第三中間層設置於第二字元線導體層及第二位元線導體層之間。
位於第一階層中之第一中間層，包括第一層間絕緣結構，以及穿過第一層間絕緣結構507之包括記憶體柱510的多個第一記憶體柱，多個第一記憶體柱中之各記憶體柱包括接觸多 個設置於第一位元線導體層中之一條第一位元線的第一端，以及接觸多個設置於第一字元線導體層中之一條第一字元線的第二端。記憶體柱分別包括排列於第一中間層之中的存取單元507及記憶單元508。存取單元507可包括雙向定限開關，此雙向定限開關包括第一阻障層504、切換層505以及第二阻障層506。在多個第一記憶體柱中之記憶單元之階層中之層間絕緣結構，相較於在多個第一記憶體柱中之存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
位於第二階層中之第二中間層，包括第二層間絕緣結構，以及穿過第二層間絕緣結構之多個第二記憶體柱，多個第二記憶體柱中之各記憶體柱包括接觸多個設置於第一位元線導體層中之一條第一位元線的第一端，以及接觸多個設置於第二字元線導體層中之一條第二字元線的第二端。記憶體柱分別包括排列於第二中間層之中的存取單元及記憶單元。在多個第二記憶體柱中之記憶單元之階層中之層間絕緣結構，相較於在多個第二記憶體柱中之存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
位於第三階層中之第三中間層，包括第三層間絕緣結構，以及穿過第三層間絕緣結構之多個第三記憶體柱，多個第三記憶體柱中之各記憶體柱包括接觸多個設置於第二位元線導體層中之一條第二位元線的第一端，以及接觸多個設置於第二字元線導體層中之一條第二字元線的第二端。記憶體柱分別包括排 列於第三中間層之中的存取單元及記憶單元。在多個第三記憶體柱中之記憶單元之階層中之層間絕緣結構，相較於在多個第三記憶體柱中之存取單元之階層中之層間絕緣結構，具有較高之熱電阻。
多個中間層中之至少一者中之層間絕緣結構包括第一絕緣層及第二絕緣層，第一絕緣層相較於第二絕緣層具有較高之熱電阻。於此例中，第一絕緣層(例如是第一絕緣層525-1)包括於記憶單元之階層中具有多個空孔(例如是空孔526)的介電材料，而第二絕緣層(例如是第二絕緣層525-2)則包括不具有空孔的固態介電材料。於另外的例子中，第一絕緣層及第二絕緣層具有不同的固態介電材料。
於第16圖所示構造中實施之整體陣列可具有多個階層，並且在每個階層中具有許多位元線及字元線，以形成非常高密度的記憶體元件。亦可實施其他三維構造，包括在類似第16圖之結構中的三維陣列，而多條字元線及多條位元線係排列為存取多層之記憶胞。
第17圖繪示包括三維記憶體陣列1700之積體電路1750，三維記憶體陣列1700包括具有不同熱導電性之兩個部份的層間絕緣結構，即如圖中所述之具有多個相異之隔熱水平之層間絕緣結構。平面及列解碼器1701耦接至並電性連通至多條字元線1702，並沿著記憶體陣列1700中的列配置。行解碼器1703耦接至並電性連通至多條位元線1704，並沿著三維記憶體陣列 1700之行配置，以從三維記憶體陣列1700中的記憶胞讀取資料和寫入資料。匯流排1705提供位址至平面及列解碼器1701及行解碼器1703。方塊1706中的感測放大器(sense amplifier)及其他例如是預充電路(pre-charge circuit)等等的支持電路(supporting circuitry)以及資料輸入結構(data-in structure)，係經由匯流排1707耦接至行解碼器1703。資料係經由資料輸入線1711，從積體電路1750上的輸入/輸出埠或其他積體電路1750內部或外部的資料源，提供至方塊1706中的資料輸入結構。資料係經由資料輸出線1715，從方塊1706中的感測放大器，提供至積體電路上的輸入/輸出埠或其他積體電路1750內部或外部的資料目標端(data destination)。電路1709中之偏壓配置狀態機(bias arrangement state machine)控制偏壓配置電源供應1708(biasing arrangement supply voltages)以及方塊1706中的感測放大器及資料輸入結構，以進行讀取和寫入操作。此電路亦可實施為使用特殊目的邏輯電路(special purpose logic)、一般用途處理器(general purpose processor)或兩者之組合，來配置為執行讀取、寫入及抹除操作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧字元線
102‧‧‧位元線
103‧‧‧記憶單元
104‧‧‧第一阻障層
105‧‧‧切換層
106‧‧‧第二阻障層
107‧‧‧存取單元
110‧‧‧記憶體柱
151‧‧‧第一端
152‧‧‧第二端

Claims (10)

  1. 一種積體電路，包括：複數個位元線，設置於一位元線導體層中，以及複數個字元線，設置於一字元線導體層中；以及一中間層，位於該位元線導體層及該字元線導體層之間；該中間層包括一層間絕緣結構，以及複數個記憶體柱穿過該層間絕緣結構，該些記憶體柱中之各該記憶體柱具有一第一端接觸該些位元線中之一位元線，以及一第二端接觸該些字元線中之一字元線，各該記憶體柱包括一存取單元以及一記憶單元，排列於該層間絕緣結構之中；且在該記憶單元之階層中之該層間絕緣結構相較於在該存取單元之階層中之該層間絕緣結構具有較高之熱電阻。
  2. 如申請專利範圍第1項所述之積體電路，其中該層間絕緣結構於該記憶單元之階層中具有複數個空孔。
  3. 如申請專利範圍第1項所述之積體電路，其中該層間絕緣結構包括位於該記憶單元之階層中之一第一絕緣層，以及位於該存取單元之階層中之一第二絕緣層，該第一絕緣層相較於該第二絕緣層具有較高的熱電阻。
  4. 如申請專利範圍第1項所述之積體電路，其中該記憶單元 包括一相變化材料，且該存取單元包括一雙向定限開關。
  5. 如申請專利範圍第1項所述之積體電路，更包括複數個第二字元線，設置於一第二字元線導體層中；以及一第二中間層，設置於該位元線導體層及該第二字元線導體層之間；該第二中間層包括一第二層間絕緣結構，以及複數個第二記憶體柱穿過該第二層間絕緣結構，該些第二記憶體柱中之各該第二記憶體柱具有一第一端接觸該些位元線中之一位元線，以及一第二端接觸該些第二字元線中之一第二字元線，各該第二記憶體柱包括一存取單元及一記憶單元排列於該第二層間絕緣結構之中；且在該第二記憶體柱中之該記憶單元之階層中之該第二層間絕緣結構相較於在該第二記憶體柱中之該存取單元之階層中之該第二層間絕緣結構具有較高之熱電阻。
  6. 一種積體電路，包括：複數個位元線導體層，以及與該些位元線導體層交錯的複數個字元線導體層，該些位元線導體層中之各該位元線導體層具有複數個位元線設置於其中，且該些字元線導體層中之各該字元線導體層具有複數個字元線設置於其中；以及複數個中間層；各該中間層設置於該些位元線導體層中之一 者以及該些字元線導體層中之一者之間；該些中間層中之各該中間層包括一層間絕緣結構，以及複數個記憶體柱之一陣列穿過該層間絕緣結構，該陣列中之各該記憶體柱具有一第一端接觸設置於一相鄰該位元線導體層中之該些位元線中之一位元線，以及一第二端接觸設置於一相鄰該字元線導體層中之該些字元線中之一字元線，各該記憶體柱包括一雙向定限開關及一相變化記憶單元設置於該中間層中之相對應階層中；且在該相變化記憶單元之階層中之該層間絕緣結構相較於在該雙向定限開關之階層中之該層間絕緣結構具有較高之熱電阻。
  7. 如申請專利範圍第6項所述之積體電路，其中該些中間層中之該層間絕緣結構各包括一介電材料，該介電材料於該記憶單元之階層中具有複數個空孔。
  8. 一種製造積體電路的方法，包括：形成設置於一位元線導體層中的複數個位元線，以及形成設置於一字元線導體層中的複數個字元線；以及於該位元線導體層及該字元線導體層之間形成一中間層；其中形成該中間層包括形成一層間絕緣結構及形成穿過該層間絕緣結構之複數個記憶體柱，該些記憶體柱中之各該記憶體 柱具有一第一端接觸該些位元線中之一位元線，以及一第二端接觸該些字元線中之一字元線，各該記憶體柱包括一存取單元及一記憶單元排列於該層間絕緣結構之中，在該記憶單元之階層中之該層間絕緣結構相較於在該存取單元之階層中之該層間絕緣結構具有較高之熱電阻。
  9. 如申請專利範圍第8項所述之方法，其中形成該層間絕緣結構包括於該記憶單元之階層中形成複數個空孔。
  10. 如申請專利範圍第8項所述之方法，其中形成該層間絕緣結構包括形成一第一絕緣層以及形成一第二絕緣層，該第一絕緣層相較於該第二絕緣層具有較高的熱電阻。
TW105125214A 2016-06-07 2016-08-08 積體電路及其製造方法 TWI608602B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/175,859 US9659998B1 (en) 2016-06-07 2016-06-07 Memory having an interlayer insulating structure with different thermal resistance
US15/175,859 2016-06-07

Publications (2)

Publication Number Publication Date
TWI608602B true TWI608602B (zh) 2017-12-11
TW201801300A TW201801300A (zh) 2018-01-01

Family

ID=58708176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105125214A TWI608602B (zh) 2016-06-07 2016-08-08 積體電路及其製造方法

Country Status (3)

Country Link
US (1) US9659998B1 (zh)
CN (1) CN107482034B (zh)
TW (1) TWI608602B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388371B2 (en) * 2015-01-26 2019-08-20 Agency For Science, Technology And Research Memory cell selector and method of operating memory cell
US10361213B2 (en) * 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US11043535B2 (en) * 2017-01-12 2021-06-22 International Business Machines Corporation High-resistance memory devices
US20180211703A1 (en) * 2017-01-23 2018-07-26 Western Digital Technologies, Inc. High-density 3d vertical reram with bidirectional threshold-type selector
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10593875B2 (en) * 2018-06-15 2020-03-17 Macronix International Co., Ltd. Self-aligned 3D memory with confined cell
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
US10374009B1 (en) * 2018-07-17 2019-08-06 Macronix International Co., Ltd. Te-free AsSeGe chalcogenides for selector devices and memory devices using same
KR20210081436A (ko) * 2018-11-19 2021-07-01 램 리써치 코포레이션 텅스텐을 위한 몰리브덴 템플릿들
CN113366144B (zh) 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
SG11202109666TA (en) * 2019-03-05 2021-10-28 Kokusai Electric Corp Method of manufacturing semiconductor device, method of processing substrate, substrate processing apparatus, and program
US20200295083A1 (en) * 2019-03-15 2020-09-17 Macronix International Co., Ltd. Barrier layer for selector devices and memory devices using same
US10957741B2 (en) 2019-05-01 2021-03-23 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of forming sense/access lines
US11158561B2 (en) 2019-05-01 2021-10-26 Micron Technology, Inc. Memory device with low density thermal barrier
US11139302B2 (en) * 2019-06-10 2021-10-05 Micron Technology, Inc. Integrated assemblies comprising spaces between bitlines and comprising conductive plates operationally proximate the bitlines, and methods of forming integrated assemblies
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11239418B2 (en) * 2020-01-06 2022-02-01 International Business Machines Corporation Memory device having a ring heater
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
CN111969110B (zh) * 2020-09-04 2022-02-01 长江先进存储产业创新中心有限责任公司 一种存储器及其制备方法
US11665983B2 (en) 2020-12-11 2023-05-30 International Business Machines Corporation Phase change memory cell with ovonic threshold switch
CN112864317B (zh) * 2021-03-11 2024-04-19 长江先进存储产业创新中心有限责任公司 一种三维相变存储器的形成方法及三维相变存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254291A1 (en) * 2004-04-27 2005-11-17 Happ Thomas D Semiconductor memory component in cross-point architecture
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815704B1 (en) 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US7696503B2 (en) 2005-06-17 2010-04-13 Macronix International Co., Ltd. Multi-level memory cell having phase change element and asymmetrical thermal boundary
US7394088B2 (en) 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7829876B2 (en) 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
US8106376B2 (en) 2006-10-24 2012-01-31 Macronix International Co., Ltd. Method for manufacturing a resistor random access memory with a self-aligned air gap insulator
KR100810617B1 (ko) * 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
US7646631B2 (en) 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
US8586960B2 (en) * 2008-06-19 2013-11-19 International Business Machines Corporation Integrated circuit including vertical diode
CN101477987B (zh) * 2009-01-08 2010-10-13 中国科学院上海微系统与信息技术研究所 制造三维立体堆叠的电阻转换存储器的方法
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8350316B2 (en) 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
JP5491941B2 (ja) * 2010-04-21 2014-05-14 株式会社東芝 不揮発性記憶装置
US8513136B2 (en) * 2011-05-31 2013-08-20 Samsung Electronics Co., Ltd. Memory devices and method of manufacturing the same
US8946669B1 (en) * 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US8981330B2 (en) 2012-07-16 2015-03-17 Macronix International Co., Ltd. Thermally-confined spacer PCM cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050254291A1 (en) * 2004-04-27 2005-11-17 Happ Thomas D Semiconductor memory component in cross-point architecture
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array

Also Published As

Publication number Publication date
CN107482034B (zh) 2020-04-21
CN107482034A (zh) 2017-12-15
TW201801300A (zh) 2018-01-01
US9659998B1 (en) 2017-05-23

Similar Documents

Publication Publication Date Title
TWI608602B (zh) 積體電路及其製造方法
US8404514B2 (en) Fabricating current-confining structures in phase change memory switch cells
TWI404244B (zh) 帶有自對準記憶元件的多晶矽柱雙極電晶體
US10748966B2 (en) Three-dimensional memory device containing cobalt capped copper lines and method of making the same
US7875493B2 (en) Memory structure with reduced-size memory element between memory material portions
US8618524B2 (en) Phase change memory with various grain sizes
US7972895B2 (en) Memory cell device with coplanar electrode surface and method
US8110822B2 (en) Thermal protect PCRAM structure and methods for making
US7825398B2 (en) Memory cell having improved mechanical stability
TWI422014B (zh) 記憶體裝置及其製造方法
US7663135B2 (en) Memory cell having a side electrode contact
TWI409944B (zh) 相變記憶單元結構
US7879643B2 (en) Memory cell with memory element contacting an inverted T-shaped bottom electrode
US9219231B2 (en) Phase change memory cells with surfactant layers
TW201803168A (zh) 具有高耐久性之相變化記憶體的積體電路及其製造方法
TWI726023B (zh) 記憶體裝置
US20220149275A1 (en) Uniform Voltage Drop in Arrays of Memory Devices
US20230309425A1 (en) Lateral phase change memory cell
US20220216402A1 (en) Semiconductor memory devices and methods for fabricating the same
US20230189536A1 (en) Programming Current Control for Artificial Intelligence (AI) Devices