TWI607569B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明有關一種半導體裝置，例如可適用於 具有使用了化合物半導體層之電晶體之半導體裝置之技術。
在功率半導體裝置領域中，對於高耐電壓化 及低電阻化之要求越來越高。在使用了矽基板之半導體元件中，為了能使元件發揮出超越了其物理界限之性能，採用了超接面(superjunction)等複雜構造，因而加大了裝置設計之難度。
對此，近年來持續對使用了III族氮化物半導 體之場效應電晶體進行了開發。這類場效應電晶體例如有使用了AlGaN/GaN類材料之HEMT(High Electron Mobility Transistor，高電子遷移率電晶體)以及使用了GaN類材料之MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金氧半場效電晶體)等。例如，具有AlGaN/GaN異質接合構造之電晶體因壓電效應 (piezo effect)之極化而在介面上產生2維電子氣。該2 維電子氣具有較高電子移動性及較高載流子密度，並使電晶體具備低導通電阻及高速之切換特性。
將電晶體用作電力控制元件時，要求該電晶 體必須為低導通電阻且在汲極與閘極之間必須為高耐電壓化。而且，使用了2維電子氣之電晶體一般為常開型(normally-on type)的電晶體。但為了降低電晶體之功耗，較佳採用常閉型(normally-off type)的電晶體。
相比之下，專利文獻1公開了如下技術， 即，透過將使用了2維電子氣之電子傳輸層作為電場緩和層，便可使GaN-FET同時具備高移動性及高耐電壓化之特性。而且，專利文獻1中還公開了如下技術，即，透過以到達電子傳輸層之方式形成之凹槽將電子傳輸層進行分隔，便可使電晶體成為常閉型。但是，專利文獻1所公開之構造中，凹槽深度不同將導致臨界值電壓及通道電阻發生很大變化。另外，因凹部加工帶來之損害，將導致在通道部之移動性降低以及增大通道電阻。因此，將很難使整個GaN-FET同時滿足常閉型、高移動性、以及高耐電壓化這3個要求。
專利文獻2中公開了如下技術，即不使用2 維電子氣，而透過將n型雜質導入p型GaN基板來形成電場緩和層之技術。具體地說就是，專利文獻2公開了透過將電場緩和層之表面載流子濃度設定為大於等於1×1015cm-3且小於等於5×1017cm-3，便可形成具備高移動 度且高耐電壓化性能之電場緩和層。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2009-246292號專利公報
〔專利文獻2〕日本特開2011-187623號專利公報
如上所述，用於進行電力控制等電晶體要求為常閉型、且具備高移動性及高耐電壓化。本案發明人對如何使電晶體具備這3個特性進行了研究。其他的課題及新穎的特徵，載明在本說明書之記述及附圖中。
根據本發明，半導體裝置具有：基板、化合物半導體層、源極區域、低濃度n型區域、汲極、閘極絕緣膜、以及閘極電極。其中，化合物半導體層形成於基板上，p型雜質濃度及n型雜質濃度均不滿1×1016/cm3，且利用Ⅲ族氮化物化合物所構成。源極區域形成於化合物半導體層上，且為n型雜質層。低濃度n型區域形成於化合物半導體層上，且與阱相連。汲極區域形成於化合物半導體層，且介隔著低濃度n型區域位於與阱相反側之位置上。另外，汲極區域為n型雜質層。閘極絕緣膜形成於阱 中位於源極區域和低濃度n型區域之間之部分上。閘極電極形成於閘極絕緣膜之上。
根據本發明，便可使電晶體為常閉型、且具 備高移動性及高耐電壓化之特性。
BUF‧‧‧緩衝層
CNL‧‧‧通道區域
DRE‧‧‧汲極電極
DRN‧‧‧汲極區域
EPI‧‧‧化合物半導體層
GE‧‧‧閘極電極
GFP‧‧‧閘極場極板電極
GINS‧‧‧閘極絕緣膜
HRL‧‧‧高阻抗化合物半導體層
INSL1‧‧‧配線層絕緣膜
INSL2‧‧‧配線層絕緣膜
INSL3‧‧‧絕緣膜
ISM‧‧‧化合物半導體層
LDD‧‧‧低濃度n型區域
OP1‧‧‧連接孔
PSM‧‧‧p型化合物半導體層
SFP‧‧‧源極場極板電極
SOE‧‧‧源極電極
SOU‧‧‧源極區域
SUB‧‧‧基板
WEL‧‧‧阱
〔圖1〕係示意的表示第1實施方式中半導體裝置之剖面圖。
〔圖2〕係表示圖1之A-A剖面中雜質之分佈之圖。
〔圖3〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖4〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖5〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖6〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖7〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖8〕係表示第1實施方式中半導體裝置製造方法之圖。
〔圖9〕係表示第2實施方式中半導體裝置構造之剖面圖。
〔圖10〕係雜質濃度曲線圖。
〔圖11〕係表示第3實施方式中半導體裝置構造之剖面圖。
〔圖12〕係表示第3實施方式中半導體裝置製造方法之圖。
〔圖13〕係表示第3實施方式中半導體裝置製造方法之圖。
〔圖14〕係表示第3實施方式中半導體裝置製造方法之圖。
〔圖15〕係表示第4實施方式中半導體裝置構造之剖面圖。
〔圖16〕係表示第5實施方式中半導體裝置構造之剖面圖。
〔圖17〕係通道長度與臨限值關係之圖。
〔圖18〕係說明每單位閘極長度之導通電流關係之圖。
〔圖19〕係說明低濃度n型區域LDD之薄膜電阻和耐壓關係之圖。
〔圖20〕係說明n型GaN層之薄膜電阻與Si注入量之間關係之圖。
〔圖21〕係說明有無場極板之情況下耐壓之變化之圖。
〔圖22〕係說明動作溫度與臨限值變化量關係之圖。
〔圖23〕係說明動作溫度與裝置電阻關係之圖。
〔圖24〕係說明破壞電壓VBD與每單位阻抗之閘極容量關係之圖。
〔圖25〕係將晶片電阻都為0.1Ω之Si-MOS和GaN之LDD-MISFET之閘極電容進行比較者。
〔圖26〕係對晶片電阻都為0.1Ω之Si-MOS和GaN之LDD-MISFET之高頻動作進行評價之電路圖。
〔圖27〕係說明透過圖26之電路使Si-MOS和LDD-MISFET運行時，各輸出波形之圖。
〔圖28〕係表示Si-MOS及LDD-MISFET之高頻動作之模擬結果之圖。
〔圖29〕係說明Si-MOS及GaN之LDD-MISFET各動作頻率與效率關係之圖。
以下，使用圖面說明有關本發明之實施方式。用於說明實施方式之所有圖中，對相同構成要件賦予同一符號，且適切省略說明。
(第1實施方式)
圖1係示意的表示第1實施方式中半導體裝置之剖面圖。本實施方式中之半導體裝置具有：基板SUB、化合物 半導體層ISM、源極區域SOU、低濃度n型區域LDD、汲極區域DRN、閘極絕緣膜GINS、以及閘極電極GE。 其中，化合物半導體層ISM形成於基板SUB上，p型雜質濃度及n型雜質濃度均不滿1×1016/cm3，且由Ⅲ族氮化物化合物構成。源極區域SOU形成於化合物半導體層ISM內，且為n型雜質層。低濃度n型區域LDD形成於化合物半導體層ISM中，且與阱WEL相連。汲極區域DRN形成於化合物半導體層ISM中，且介隔著低濃度n型區域LDD位於阱WEL之相反側上。汲極區域DRN為n型雜質層。閘極絕緣膜GINS形成於阱WEL中源極區域SOU和低濃度n型區域LDD之間之部分上。閘極電極GE形成於閘極絕緣膜GINS之上。
Ⅲ族氮化物化合物中，由於p型雜質之活性化 率低，所以在Ⅲ族氮化物化合物之p型層中還具有未被活性化之多種p型雜質。因此，即使將n型雜質注入p型Ⅲ族氮化物化合物層來形成n型雜質區域，由於p型雜質存在，將會造成該雜質區域中載流子之移動性變低。
對此，特意將化合物半導體層ISM設為沒摻 雜有雜質之層，且p型雜質濃度及n型雜質濃度均不滿1×1016/cm3。因此，透過在化合物半導體層ISM上形成低濃度n型區域LDD，便可使低濃度n型區域LDD中之載流子維持高移動性。另外，由於形成了低濃度n型區域LDD，所以可提高汲極區域DRN和閘極電極GE之間之耐壓。而且，由於阱WEL中位於源極區域SOU和低濃度n 型區域LDD之間之部分成為通道區域CNL，所以可使電晶體成為常閉型。以下，說明詳細內容。
尚且，各實施方式中之構成要素僅為選擇性 地示出了構成各電路之部分元件而已，本發明之請求範圍並不受透過與本發明無直接關係之有源裝置及多層配線等連接方法等實現之構成要素之限制。
圖1所示之半導體裝置在基板SUB上具有化 合物半導體層EPI。化合物半導體層EPI為在基板SUB之上層積緩衝層BUF、高阻抗化合物半導體層HRL、以及化合物半導體層ISM之構造。
基板SUB如為矽基板或藍寶石基板。緩衝層 BUF如可為AlN、AlGaN、以及積層AlN、AlGaN之構造，或者為AlN/GaN之層積構造。這些層可透過一般之半導體基板或半導體裝置之製造方法來形成，且本發明並不受這些構造及材料之限定。
緩衝層BUF係為了吸收基板SUB和高阻抗化 合物半導體層HRL之間之晶格失配(lattice mismatc)以及抑制內部應力而設的。
高阻抗化合物半導體層HRL由薄膜電阻比化 合物半導體層ISM高之材料形成，因此，也具有比化合物半導體層ISM高之耐壓。高阻抗化合物半導體層HRL如向由與化合物半導體層ISM相同材料構成之化合物半導體摻雜可提高絕緣性之雜質而形成。
化合物半導體層ISM之厚度如大於等於 100nm且小於等於2000nm。且化合物半導體層ISM中並無特意摻雜之雜質。因此，化合物半導體層ISM中n型雜質濃度及p型雜質濃度均不滿1×1016/cm3，例如不滿1×1015/cm3。化合物半導體層ISM例如為GaN、AlN、AlGaN、AlGaInN。
另外，高阻抗化合物半導體層HRL及化合物 半導體層ISM為氮化鎵(GaN)層時，p型雜質如為Mg，n型雜質如為Si。而且，高阻抗化合物半導體層HRL如透過向GaN導入C等雜質而形成。
化合物半導體層ISM中形成有MOSFET。該 MOSFET具有：阱WEL、源極區域SOU、汲極區域DRN、低濃度n型區域LDD、閘極絕緣膜GINS、以及閘極電極GE。
阱WEL為p型雜質區域，係透過向化合物半 導體層ISM注入Mg等雜質而形成。源極區域SOU形成於阱WEL中。而且，位於阱WEL中源極區域SOU和低濃度n型區域LDD之間之區域為通道區域CNL。
源極區域SOU、汲極區域DRN、以及低濃度 n型區域LDD例如透過向化合物半導體層ISM注入矽(Si)等雜質而形成。低濃度n型區域LDD具有電場緩和層(LDD：Lighty Doped Drain)之作用。源極區域SOU及汲極區域DRN之n型雜質濃度比低濃度n型區域LDD高。
閘極絕緣膜GINS及閘極電極GE形成於通道 區域CNL之上。
閘極絕緣膜GINS如為具有SiO2、SiN、及 Al2O3中之一種材料之絕緣材料，或為將由這些絕緣材料構成之層進行多種組合而成之絕緣膜(如氮化矽膜/氧化鋁膜)，或為同一材料之層積膜等。例如，從化合物半導體即GaN之化學穩定性之觀點出發，閘極絕緣膜GINS較佳以Al2O3為主成分之絕緣材料形成。另外，本圖所示之示例中，在通道區域CNL之上之以外區域也形成有閘極絕緣膜GINS，位於通道區域CNL以外區域中之絕緣膜，例如低濃度n型區域LDD上之絕緣膜也可由與閘極絕緣膜GINS不同之材料構成。
閘極絕緣膜GINS之膜厚雖無特別限定，但較 佳具備10V及以上耐壓之膜厚。由於閘極絕緣膜GINS在通道區域CNL形成反轉層，所以閘極絕緣膜GINS上被施加電壓。另外，閘極絕緣膜GINS之膜厚如較佳為大於等於30nm且小於等於200nm。透過將閘極絕緣膜GINS之膜厚設為下限值以上，便可向閘極電極GE施加10V及以上之電壓。
閘極電極GE例如為具有TiN、W、Pt、以及 Hf中之一種金屬材料、或者為以這些材料為主成分之合金(如質量百分比最至少為95mass%)、或者由這些材料構成之金屬材料。而且，閘極電極GE上還施加至少10V之電壓。
另外，源極區域SOU之上形成有源極電極 SOE，汲極區域DRN之上形成有汲極電極DRE。源極電極SOE及汲極電極DRE之材料可為從Al、Cu及W等金屬材料、或者為以這些材料為主成分之合金(如質量百分比最至少為95mass%)。另外，源極電極SOE及汲極電極DRE較佳為可對源極區域SOU及汲極區域DRN進行歐姆接觸之功函數低之材料。另外，也可在源極電極SOE及汲極電極DRE之週邊存在阻障金屬膜。阻障金屬膜較佳具有Ti、TiN、Ta、TaN等對於金屬擴散具有阻隔性、與GaN及絕緣膜等之貼合性高、且可與n型GaN進行歐姆接觸之功函數低之材料。
另外，如果放任形成於化合物半導體層EPI 上之電晶體不管，其將為電浮動狀態，所以必須將其接地。本實施方式之半導體裝置中，用於將阱WEL進行接地之電極也與源極電極SOE、汲極電極DRE一樣形成。 將阱WEL進行接地之電極之材料較佳TiN、W、WN、Pt、Ni等功函數高之材料。
接著，在閘極電極GE上及閘極絕緣膜GINS 上形成配線層絕緣膜INSL1。配線層絕緣膜INSL1如為SiO2膜或SiN膜。而且，還可在閘極電極GE、源極電極SOE、汲極電極DRE之上部形成由配線和層間絕緣層構成之配線層。由此，便可形成具有用於一般半導體裝置之多層配線構造之半導體裝置。由於各生產者一般都瞭解這樣的半導體裝置構造，所以在本實施方式之說明圖中，不再特別標示出在形成有使電晶體運行之閘極電極GE、源極 電極SOE以及汲極電極DRE之配線層更上層之上之配線構造。
在實際半導體裝置中，源極區域SOU、閘極 電極GE、及汲極區域DRN被重複設置。另外，配線層雖為多層構造，但為了使圖面簡單化，本圖只示出了單層配線。
圖2係表示圖1之A-A剖面中雜質之分佈之 圖。如上所述，源極區域SOU、通道區域CNL、低濃度n型區域LDD、以及汲極區域DRN均為使用化合物半導體層ISM而形成。化合物半導體層ISM中並無有意導入之n型雜質及p型雜質。因此，汲極區域DRN及低濃度n型區域LDD中並不具有作為p型雜質之Mg。但是，由於源極區域SOU形成於通道區域CNL中，所以具有Mg。
圖3~圖8係表示第1實施方式中半導體裝置 製造方法之圖。本實施方式中半導體裝置之製造方法包括以下製程。首先，在基板SUB上形成化合物半導體層EPI。此時，也可準備在半導體基板SUB上形成有化合物半導體層EPI之基板。接著，為了形成低濃度n型區域LDD、源極區域SOU、汲極區域DRN、以及阱WEL，將雜質注入化合物半導體層ISM。接下來，在化合物半導體層EPI上形成覆蓋膜，而且，為了活性化雜質而進行活性化退火熱處理。在活性化退火熱處理後覆蓋膜被除去。接下來，在化合物半導體層EPI上形成閘極絕緣膜GINS。 接著形成閘極電極GE及配線層絕緣膜INSL1。之後除去 源極區域SOU和汲極區域DRN上之閘極絕緣膜GINS，從而形成源極電極SOE及汲極電極DRE。如上所述，便可在半導體基板SUB上形成電晶體。以下，對本實施方式之製程進行詳細說明。
首先如圖3所示，透過一般方法(如外延生 長法)在基板SUB上依次形成緩衝層BUF、高阻抗化合物半導體層HRL、以及化合物半導體層ISM。其中，緩衝層BUF如為AlN，其厚度如為300~1000nm。高阻抗化合物半導體層HRL之厚度如為100~1000nm。高阻抗化合物半導體層HRL係在對化合物半導體進行成膜期間，如在1×1016cm-3~1×1019cm-3範圍內摻雜C(碳)等高阻抗化之雜質而形成。接著形成厚度為100~1000nm之化合物半導體層ISM。在形成化合物半導體層ISM期間，不將作為雜質原料之氣體導入成膜室內。
接下來如圖4所示，將雜質注入化合物半導 體層ISM。由此便可形成阱WEL、源極區域SOU及汲極區域DRN、以及低濃度n型區域LDD。些區域之形成順序係雜質注入深度之深度順序。具體地說就是，依次形成阱WEL、源極區域SOU及汲極區域DRN、以及低濃度n型區域LDD。形成阱WEL時雜質之注入深度為100~500nm，形成源極區域SOU及汲極區域DRN時雜質之注入深度為50~300nm，形成低濃度n型區域LDD時雜質之注入深度為10~50nm。另外，形成阱WEL時在1×1016~1×1019cm-3範圍內注入Mg，形成源極區域SOU及汲極 區域DRN時在1×1018~1×1022cm-3範圍內注入Si，形成低濃度n型區域LDD時在1×1016~1×1019cm-3範圍內注入Si。
此外，雖然圖中未示出，化合物半導體層EPI 上還形成有覆蓋膜，而且還透過活性化退火熱處理來活性化雜質。
接下來如圖5所示，在化合物半導體層EPI 上形成閘極絕緣膜GINS。成膜方法較佳透過CVD法或使用ALD等形成。另外，如圖6所示，通道區域CNL上可存在閘極絕緣膜GINS，也可在源極區域SOU及汲極區域DRN上形成由與閘極絕緣膜GINS不同之絕緣材料構成之絕緣膜INSL3。
接下來如圖7所示，在閘極絕緣膜GINS上形 成閘極電極GE。具體地說就是，首先，透過濺射法或CVD法等在整個閘極絕緣膜GINS之面上形成將成為閘極電極GE之導電膜。接下來，透過使用了光致抗蝕劑之構圖將該絕緣膜加工成閘極電極GE之形狀。另外，雖然圖中未示出，透過使用閘極電極GE之材料，在對閘極電極GE進行加工時可能出現閘極絕緣膜GINS之膜厚減薄之現象。形成閘極電極GE後，再形成配線層絕緣膜INSL1。配線層絕緣膜INSL1透過CVD法或ALD法等形成。
接下來如圖8所示，形成源極電極SOE及汲 極電極DRE。具體地說就是，使用光致抗蝕劑或硬掩膜工 藝並透過幹蝕刻或濕蝕刻除去源極區域SOU及汲極區域DRN上之配線層絕緣膜INSL1。接著透過濺射法或CVD法形成導電膜(如金屬膜)，並透過對該導電膜進行光致抗蝕以對電極形狀進行構圖。
以下，說明第1實施方式之作用效果。根據 本實施方式，低濃度n型區域LDD形成於化合物半導體層ISM中。化合物半導體層ISM中，成膜時並不刻意摻雜雜質。因此，低濃度n型區域LDD成為移動度性高之電場緩和層。另外，阱WEL只形成于成為源極區域SOU及通道區域CNL之區域中。因此，便可在不降低低濃度n型區域LDD之移動性之情況下在通道區域CNL形成熱載流子，且可將電晶體設為常閉型。而且，透過向源極區域SOU及汲極區域DRN注入高濃度雜質，便可大幅降低源極電極SOE及汲極電極DRE之間之連接電阻。由此，可降低LDD-MISFET裝置電阻中之通道電阻、LDD電阻以及接觸電阻等因此，實現了常閉型、且具有低電阻及高耐電壓化之半導體裝置。
而且，由於化合物半導體層ISM中還形成有 電晶體，所以化合物半導體層EPI之層構造非常簡潔，因而更易於製造。由此，可提高化合物半導體層EPI之製造成品率，結果可降低半導體裝置之製造成本。
另外，在化合物半導體層ISM和基板SUB之 間形成有高阻抗化合物半導體層HRL。因此，可提高基板SUB和汲極區域DRN之間之耐壓。另外，還可減小從汲 極區域DRN向基板SUB之漏電流。
(第2實施方式)
圖9係表示第2實施方式中半導體裝置構造之剖面圖。與本實施方式相關之半導體裝置相比除了化合物半導體層EPI具有p型化合物半導體層PSM這點之外，其餘構造與第1實施方式中相關之半導體裝置為同樣構造。其中，p型化合物半導體層PSM位於高阻抗化合物半導體層HRL和化合物半導體層ISM之間。
如在對化合物半導體層進行成膜時，透過將p 型雜質(如Mg)導入原料中而形成p型化合物半導體層PSM。其中，p型化合物半導體層PSM之膜厚如為100~1000nm，化合物半導體層ISM之膜厚如為10~100nm。p型化合物半導體層PSM之雜質濃度如在1×1016~1×1019cm-3之範圍內。
本實施方式中，低濃度n型區域LDD僅形成 於化合物半導體層ISM中。另一方面，源極區域SOU及汲極區域DRN之下部也可嵌入p型化合物半導體層PSM中。但是，在p型化合物半導體層PSM上形成化合物半導體層ISM時，p型化合物半導體層PSM之雜質(如Mg)將擴散到化合物半導體層ISM中。因此，p型化合物半導體層PSM和化合物半導體層ISM之介面上存在混合層。因此，本實施方式中，如圖10所示，p型雜質(如Mg)之濃度曲線為不連續之狀態，且該雜質濃度比 p型化合物半導體層PSM降低50%及以上之部分被定義為化合物半導體層ISM和p型化合物半導體層PSM之介面。
根據本實施方式，不在雜質濃度高之p型 GaN層中形成低濃度n型區域LDD，便可維持低濃度n型區域LDD之高移動性。因此，便可獲得與第1實施方式同樣之效果。另外，由於p型化合物半導體層PSM位於低濃度n型區域LDD之下層，所以在閘極電壓截止時，則從p型化合物半導體層PSM供給熱載流子。因此，因減少表面電場之效果(RESURF(Reduced Surface Field)effect)而導致空乏層延伸，與第1實施方式相比，使半導體裝置具各更高耐電壓化。
(第3實施方式)
圖11係表示第3實施方式中半導體裝置構造之剖面圖。本實施方式中之半導體裝置除了在低濃度n型區域LDD之上層構成源極場極板電極SFP及閘極場極板電極GFP這一點之外，其餘方面均與第1實施方式相同。本實施方式中，半導體裝置也可為僅有源極場極板電極SFP及閘極場極板電極GFP中之一個之構造。
從平面上看，源極場極板電極SFP與低濃度 n型區域LDD之上方及汲極電極DRE之間具有足夠空間。雖然圖中未示出，源極場極板電極SFP與源極電極SOE電連接。該連接用配線可設置為跨過閘極電極GE上 方，也可以梯子狀在與源極場極板電極SFP和源極電極SOE之同一層上設置。同樣地，從平面上看，閘極場極板電極GFP與低濃度n型區域LDD之上方及源極電極SOE以及汲極電極DRE之間也具有足夠之空間。
另外，本圖所示之示例中，閘極場極板電極 GFP形成於配線層絕緣膜INSL1之上。而且，配線層絕緣膜INSL1上形成有配線層絕緣膜INSL2，源極場極板電極SFP形成於配線層絕緣膜INSL2之上。而且，從平面上看，源極場極板電極SFP比閘極場極板電極GFP更靠近汲極電極DRE。配線層絕緣膜INSL2如為SiO2膜或者SiN膜。
圖12~圖14係表示第3實施方式中半導體裝 置製造方法之圖。首先，與第1實施方式一樣，形成圖12所示之構造(即製成配線層絕緣膜INSL1為止)。 即，在閘極絕緣膜GINS上形成閘極電極GE後，對配線層絕緣膜INSL1進行成膜。
接下來如圖13所示，在配線層絕緣膜INSL1 上對位於閘極電極GE上之連接孔OP1進行開口。接著在配線層絕緣膜INSL1上及連接孔OP1內形成導電膜，並選擇性地除去該導電膜。由此形成了閘極場極板電極GFP。
接下來在閘極場極板電極GFP上及配線層絕 緣膜INSL1上形成配線層絕緣膜INSL2。配線層絕緣膜INSL1和配線層絕緣膜INSL2之絕緣材料可相同也可不 同。例如，配線層絕緣膜INSL1，INSL2可均為SiO2膜，或者一個為SiO2膜而另一個為SiN膜。
接下來如圖14所示，透過與第1實施方式同 樣之製作方法來形成源極電極SOE及汲極電極DRE。此時，在形成各電極之同時還形成源極場極板電極SFP。
根據本實施方式，可獲得與第1實施方式一 樣之效果。另外，至少設置源極場極板電極SFP及閘極場極板電極GFP中之一個，便可在電晶體截止時，使低濃度n型區域LDD中之空乏層擴大。低濃度n型區域LDD之雜質濃度高到一定程度時空乏層將無法在整個低濃度n型區域LDD中擴大而導致耐壓降低，透過對場極板進行設置，便可使空乏層延伸到整個低濃度n型區域LDD。因此，便可在維持高耐電壓化之情況下實現低濃度n型區域LDD之高濃度化即低電阻化。
(第4實施方式)
圖15係表示第4實施方式中半導體裝置構造之剖面圖。本實施方式中相關之半導體裝置除了化合物半導體層EPI具有第2實施方式所示之p型化合物半導體層PSM這點之外，其餘方面與第3實施方式中之半導體裝置相同。
根據本實施方式，可同時獲得第2實施方式 及第3實施方式所示之效果。
(第5實施方式)
圖16係表示第5實施方式中半導體裝置構造之剖面圖。本實施方式中相關之半導體裝置除了沒有阱WEL這一點之外，其他方面與第4實施方式中相關之半導體裝置相同。
根據本實施方式，可使形成於p型化合物半 導體層PSM中之熱載流子在化合物半導體層ISM內移動。因此，即使沒形成有阱WEL，也可製成常閉型電晶體。因此可獲得與第4實施方式相同之效果。而且，如果通道部之雜質濃度降低，通道電阻也將降低，所以可使半導體裝置具有更低電阻之性能。
以下，說明各實施方式之半導體裝置之效果 與比較例進行比較之結果。圖17係第1實施方式相關之半導體裝置中通道長度與臨限值關係之圖。阱WEL之雜質濃度為1×1016cm-3及以上時，電晶體之臨限值與通道長度無關，為正之固定值。由此可知，透過形成阱WEL便可形成常閉型電晶體。
圖18係在第1實施方式之半導體裝置中，各 閘極電壓中每單位閘極長度之導通電流關係之圖。如果將導通-截止之分界值定為10uA/mm時，則可知導通臨限電壓約為1V左右。
圖19係相同雜質濃度之低濃度n型區域LDD 之薄膜電阻和耐壓關係之圖。將在整個作為電晶體之區域上形成阱WEL時(即在阱WEL內形成低濃度n型區域LDD時)與僅在成為通道區域CNL及源極區域SOU之區 域內形成阱WEL時進行比較。存在阱WEL就意味著提高了在維持著耐壓時之低濃度n型區域LDD之電阻。反過來說就是，圖19示出了如果不存在與LDD層重合之p型阱，便可將低濃度n型區域LDD作為低電阻之LDD。
圖20係說明n型GaN層之薄膜電阻與Si注 入量之間關係之圖。在適用於源極區域SOU之範圍內，可實現比利用了2DEG(2維電子氣)時更低之薄膜電阻。這意味著，源極區域SOU和源極電極SOE之接觸電阻、以及汲極區域DRN和汲極電極DRE之接觸電阻比不無雜質注入時更低。
圖21係有無場極板(如閘極場極板電極GFP 或源極場極板電極SFP)之情況下耐壓之變化之圖。有場極板時，可在維持相同面積之低電阻率(RonA)之狀態下，耐壓約可提高2倍。這意味著，由於空乏層延伸之效果，可透過場極板來提高耐電壓化。
圖22係說明動作溫度與臨限值變化量關係之 圖。這意味著，Si-MOS中動作溫度越高臨限值則越低，而GaN之LDD-MISFET中對溫度之依存性低。
圖23係說明動作溫度與裝置電阻關係之圖。 圖中示出了Si-MOS依賴於動作溫度，且造成裝置之電阻上升，而GaN之LDD-MISFET與此相反，裝置電阻為固定的。從圖22和圖23可知，相對於Si-MOS來說，GaN之LDD-MISFET具有可在高溫下動作之優點。
圖24係說明破壞電壓VBD與每單位阻抗之 閘極容量關係之圖。在與面向一般高頻裝置之Si-MOS進行比較後可知，GaN之LDD-MISFET之性能至少優越1位數以上(電容更低)。
圖25係將晶片電阻都為0.1Ω之Si-MOS和 GaN之LDD-MISFET之閘極電容進行比較者。透過對閘極源極間(GS)、閘極汲極間(GD)、汲極源極間(DS)之電容分別進行測定。便可知LDD-MISFET之所有電容加起來只為Si-MOS電容之1/10及以下。
圖26係對晶片電阻都為0.1Ω之Si-MOS和 GaN之LDD-MISFET之高頻動作進行評價之電路圖。將相當於HO和LO部分之電晶體分別換成Si-MOS和GaN之LDD-MISFET後進行了性能評價。圖27係說明透過圖26之電路使Si-MOS和LDD-MISFET運行時，各輸出波形之圖。在動作頻率為300kHz之狀態下進行評價時，LO之波形變化明顯，而在Si-MOS為導通時上升波形則變緩和。將輸出波形進行比較後可知，GaN之LDD-MISFET在高頻動作時，為低損耗狀態。
另外，圖26所示之電路也可用於進行SPICE 模擬。在HO和LO中分別輸入進行圖27所說明之性能評價時所使用之Si-MOS和GaN之LDD-MISFET之裝置參數，便可對高頻動作進行評價。圖28為計算結果一例之圖。如圖28所示可知，Si-MOS在1MHz運行之狀態下將難於進行切換動作，相反地，GaN之LDD-MISFET在10MHz時也可充分運行。圖29係說明Si-MOS及GaN之 LDD-MISFET各動作頻率與效率關係之圖。將Si-MOS和GaN之LDD-MISFET進行比較後可知，GaN之LDD-MISFET在高頻域比以往裝置具有更加優越之性能。
以上，根據實施方式具體地說明瞭本案發明 人所作之發明，但是本發明並不限定於前述實施方式，在不超出其要旨的範圍下能夠進行種種變更，是在此無需贅言的。
BUF‧‧‧緩衝層
CNL‧‧‧通道區域
DRE‧‧‧汲極電極
DRN‧‧‧汲極區域
EPI‧‧‧化合物半導體層
GE‧‧‧閘極電極
GINS‧‧‧閘極絕緣膜
HRL‧‧‧高阻抗化合物半導體層
INSL1‧‧‧配線層絕緣膜
ISM‧‧‧化合物半導體層
LDD‧‧‧低濃度n型區域
SOE‧‧‧源極電極
SOU‧‧‧源極區域
SUB‧‧‧基板
WEL‧‧‧阱

Claims (9)

  1. 一種半導體裝置，具備：基板；化合物半導體層，係被形成於前述基板上、且利用p型雜質濃度及n型雜質濃度均不滿1×1016/cm3之Ⅲ族氮化物化合物所構成；形成於前述化合物半導體層上之p型阱；源極區域，即形成於前述化合物半導體層上之n型雜質層；形成於前述化合物半導體層上且與前述阱相連之低濃度n型區域；汲極區域，即形成於前述化合物半導體層上，且介隔著前述低濃度n型區域而位於前述阱相反側之n型雜質層；閘極絕緣膜，前述閘極絕緣膜形成於前述阱中位於前述源極區域和前述低濃度n型區域之間之部分上；以及形成於前述閘極絕緣膜之上之閘極電極。
  2. 如專利申請範圍第1項所記載之半導體裝置，其中，前述源極區域形成於前述阱內。
  3. 如專利申請範圍第1項所記載之半導體裝置，其中具備：高阻抗化合物半導體層，係位於前述基板和前述化合物半導體層之間，且其薄膜電阻比前述化合物半導體層 高。
  4. 如專利申請範圍第3項所記載之半導體裝置，其中具備：緩衝層，係位於前述高阻抗化合物半導體層和前述基板之間。
  5. 如專利申請範圍第1項所記載之半導體裝置，其中，更具備p型化合物半導體層，係形成於前述化合物半導體層之下，且雜質濃度比前述阱高；前述阱之下部及前述汲極區域之下部位於前述p型化合物半導體層內。
  6. 如專利申請範圍第1項所記載之半導體裝置，其中，前述阱之雜質濃度大於等於1×1016cm-3且小於等於1×1019cm-3。
  7. 如專利申請範圍第1項所記載之半導體裝置，其中具備：形成於前述低濃度n型區域之上之絕緣層；以及形成於前述絕緣層之上之場極板電極。
  8. 如專利申請範圍第1項所記載之半導體裝置，其中，前述化合物半導體層為氮化鎵層。
  9. 如專利申請範圍第1項所記載之半導體裝置，其中， 前述低濃度n型區域之雜質濃度大於等於1×1016cm-3且小於等於1×1019cm-3；前述汲極區域之雜質濃度大於等於1×1019cm-3且小於等於1×1022cm-3。
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