TWI607280B - 用於多重圖案化積體電路晶粒的層的標線片和方法及相關設備 - Google Patents

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Description

用於多重圖案化積體電路晶粒的層的標線片和方法及相關設備
本申請一般涉及到多重圖案化技術，特別是用於多重圖案化技術的單一標線片法。
多重圖案化為一門用於製造積體電路的技術，其開發以提高積體電路的特徵密度。隨著特徵尺寸的不斷降低，它變得非常難以在一積體電路上使用單一標線片或遮罩來製作單一層。試圖在單一標線片上圖案化大量彼此相當靠近的特徵會導致被製造在積體電路上的層的最終圖案中的大的誤差。這可能是由於特徵尺寸之間的鄰近距離較微影製程期間所使用的光的波長還短所導致。
最常用的多重圖案化法稱為雙重圖案化。使用雙重圖案化透過利用兩種不同的標線片製作在一積體電路上的單一層以克服這些問題。每個標線片包含遠遠不夠鄰近的特徵，使得微影製程不受影響。然而，使用兩個不同的標線片以圖案化單一層具有幾個缺點。必須使用兩個標線片來製作在一積體電路上的單一層導致更大的成本，因為兩個獨特的標線片需要為了圖案化單一層而被製造的這個事實。此外，使用兩個標線片在積體電路上製造單一層的製程相較於使用單一標線片製造一層的製程是更加 複雜且耗費時間，因為當使用兩個標線片時，需要執行額外的步驟。
一種用於多重圖案化一積體電路晶粒的一層的標線片，包括：具有用於多重圖案化所述積體電路晶粒的所述層的一第一佈局圖案之一第一部分；以及具有用於多重圖案化所述積體電路晶粒的所述層的一第二佈局圖案之一第二部分。所述第一佈局圖案與所述第二佈局圖案不同。
可選地，所述標線片的所述第一部分可以對應於一第一積體電路晶粒並且所述標線片的所述第二部分可以對應於一第二積體電路晶粒，所述第一積體電路晶粒和所述第二積體電路晶粒為所述積體電路晶粒的部分。
可選地，所述標線片也可以包括具有用於多重圖案化所述積體電路晶粒的所述層的一第三佈局圖案之一第三部分。
可選地，所述標線片的所述第三部分可以對應於一第三積體電路晶粒。
可選地，所述第一佈局圖案和所述第二佈局圖案在所述標線片的相同部分上是可以為不可合併的。
可選地，所述標線片可以被配置成用於形成32奈米和更小的節點。
可選地，所述第一部分和所述第二部分可以具有不同的各自的開口數。
一種包括所述標線片以及被配置成偏移所述標線片半個標線片距離(a half reticle step)的一定位器的設備。
一種以一標線片用於執行一積體電路晶粒的一層的多重圖案化的方法，包括：使用所述標線片在所述積體電路晶粒的所述層上進行一第一微影製程；使用所述標線片在所述積體電路晶粒的所述層上進行一第二微影製程；以及蝕刻所述積體電路晶粒的所述層。所述標線片包括具有用於多重圖案化所述積體電路晶粒的所述層的一第一佈局圖案之一第一部分以及具有用於多重圖案化所述積體電路晶粒的所述層的一第二佈局圖案之一第二部分。具有所述第一佈局圖案的所述標線片的所述第一部分被用於執行所述第一微影製程，並且具有所述第二佈局圖案的所述標線片的所述第二部分被用於執行所述第二微影製程。
可選地，所述方法也可以包括在所述第一微影製程和所述第二微影製程之間執行一烘烤製程。
可選地，具有所述第二佈局圖案的所述標線片的所述第二部分被用於執行所述第一微影製程，以及具有所述第一佈局圖案的所述標線片的所述第一部分被用於執行所述第二微影製程。
可選地，在所述第一微影製程期間，所述標線片的所述第一部分可以對應於一第一半導體晶粒，並且所述標線片的所述第二部分可以對應於一第二半導體晶粒。在所述第二微影製程期間，所述標線片的所述第一部分可以對應於所述第二半導體晶粒，並且所述標線片的所述第二部分可以對應於所述第一半導體晶粒。
可選地，所述標線片可以在所述第一微影製程和所述第二微影製程之間被偏移半個標線片距離。
可選地，所述第一和第二微影製程可以為了32奈米和更小的 節點而執行。
可選地，所述方法也可以包括：在所述第一微影製程後和所述第二微影製程前，蝕刻所述積體電路晶粒的所述層。
可選地，蝕刻所述積體電路晶粒的所述層的行為可以使用一乾式蝕刻來執行。
可選地，蝕刻所述積體電路晶粒的所述層的行為可以使用一濕式蝕刻來執行。
可選地，所述第一佈局圖案和所述第二佈局圖案在所述標線片的相同部分上可以為不可組合的。
可選地，所述第一微影製程可以包括：使用所述標線片在所述積體電路晶粒的所述層上執行一光阻層的一第一曝光，以及顯影在所述積體電路晶粒的所述層上的所述光阻層。
可選地，所述第二微影製程可以包括：使用所述標線片在所述半導體晶圓的所述層上執行所述光阻層的一第二曝光，以及顯影在所述半導體晶圓的所述層上的所述光阻層。
從閱讀以下的詳細說明，其它和進一步的態樣和特徵將是顯而易見的。
101‧‧‧標線片
103‧‧‧標線片
201-207‧‧‧方法的步驟
301‧‧‧半導體晶圓
303‧‧‧積體電路的層
305‧‧‧第一光阻層/光阻
305'‧‧‧第二光阻層/光阻
501‧‧‧標線片
503‧‧‧第一部分
505‧‧‧第二部分
601-607‧‧‧方法的步驟
901-905‧‧‧方法的步驟
圖式顯示出一些特徵的設計和實用程序，其中相似的元件藉由共同的參考符號所表示。這些圖式不一定按比例繪製。為了更好地理解如何獲得上述所列和其他的優點和目的，更具體的描述將被渲染，其在所附圖式中說明。這些圖式並不被認為是限制申請專利範圍的範疇。
圖1說明用於使用雙重圖案化技術在積體電路晶粒上製造單一層之兩個標線片的頂視圖。
圖2是說明用於使用雙重圖案化技術在積體電路晶粒上製造單一層的方法的一流程圖。
圖3-1至3-7是說明用於使用圖1的標線片而在圖2的積體電路晶粒上製造單一層的雙重圖案化技術的側視示意圖。
圖4-1和4-2是圖3-1至3-7的積體電路晶粒的頂視示意圖。
圖5說明使用雙重圖案化技術來在積體電路晶粒上製造單一層之單一標線片501的頂視圖。
圖6是說明使用具有單一標線片的雙重圖案化技術而在積體電路晶粒上製造單一層的方法之流程圖。
圖7-1至7-10是說明使用圖5的單一標線片在圖6的積體電路上製造單一層的雙重圖案化技術的側視示意圖。
圖8-1、8-2和8-3是圖7-1至7-10的積體電路晶粒的頂視示意圖。
圖9是說明使用具有單一標線片的雙重圖案化技術在積體電路晶粒上製造單一層的方法之流程圖。
圖10-1至10-9是說明使用圖5的單一標線片在圖9的積體電路上製造單一層的雙重圖案化技術之側視示意圖。
圖11-1和11-2是圖10-1至10-9積體電路經粒的頂視示意圖。
參照附圖，各種特徵描述於下文。應當指出的圖式不是按比 例繪製的，並且整篇附圖中類似的結構或功能的元件是以類似的參考符號所表示。應當注意，這些附圖只是為了便於描述。他們沒有作為所要求保護的發明的詳盡描述或對所要求保護的發明的範圍的限制的意圖。此外，說明的項目不需要具有所顯示的所有態樣或優勢。結合一特定項目來一起描述的態樣或優點不必被限定成這樣的項目，並且可實行即使並非如此示出的任何其他項目。
圖1說明了用於使用雙重圖案化技術而在積體電路上製造單一層之兩個標線片(或遮罩)101、103的頂視圖。第一標線片101用於針對在積體電路上的所述層圖案化第一佈局圖案，並且第二標線片103用於在積體電路上圖案化第二佈局圖案。正如上文所述，由於減少特徵尺寸之間距離的鄰近，第一標線片101的佈局圖案和第二標線片103的佈局圖案在單一標線片上沒有結合成單一佈局圖案，因為這將由於在微影製程期間標線片的特徵是非常接近使用的光的波長而導致在被製造於積體電路上的所述層的最終圖案大大地不準確。
為了說明的目的，每個標線片101、103被用於針對兩個單獨但相同的半導體晶粒來圖案化一層。如圖1所示，每個標線片101、103的第一部分(例如，左分區)被用於針對第一半導體晶粒而圖案化一層，並且每個標線片101、103的第二部分(例如，右分區)被用於針對第二半導體晶粒而圖案化一層。每個標線片101、103的各部分的佈局圖案是相同的。
圖2是說明用於使用雙重圖案化技術在積體電路上製造單一層的方法的一流程圖。圖1的標線片101、103可以作為執行這樣的雙重圖案化技術的例子所使用。
積體電路晶粒的無圖案化層經歷雙重圖案化以形成經圖案化的層。第一微影製程使用201中所示的第一標線片而被執行在積體電路的所述層上。第一微影製程可能涉及在無圖案化層上形成光阻的第一層、使用第一標線片在第一光阻層上進行曝光製程以及顯影所述第一光阻層，使得所述第一光阻層對應於第一標線片的佈局圖案。重要的是要注意，任何微影製程可以使用第一標線片而被執行在積體電路的所述層上。例如，一正光阻微影製程或負光阻微影製程可以使用第一標線片而執行在積體電路的所述層上。
然後第一蝕刻製程可以在積體電路的所述層上執行，如203所示。使用經顯影的光阻來執行蝕刻導致具有對應於第一標線片的第一佈局圖案的圖案之積體電路的所述層。任何蝕刻製程也可被使用。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以進行在積體電路的所述層上。
在第一蝕刻製程之後，第一光阻層可被除去且第二微影製程然後使用如205所示的第二標線片而被執行在積體電路的所述層上。第二微影製程可能涉及在積體電路的所述層上形成光阻的第二層、使用第二標線片在第二光阻層上進行曝光製程以及顯影所述第二光阻層，使得所述第二光阻層對應於第二標線片的佈局圖案。重要的是要注意，任何微影製程也可以使用第一標線片而在積體電路的所述層上進行。
第二蝕刻製程然後可以在積體電路的所述層上執行，如207所示。使用經顯影的光阻執行第二蝕刻製程導致具有對應於第一標線片的第一佈局圖案和第二標線片的第二佈局圖案的組合的圖案之積體電路的所 述層。任何蝕刻製程也可使用。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以進行於積體電路的所述層上。在第二蝕刻製程之後，所述第一光阻層可以被去除。
圖3-1至3-7是說明用於使用圖1的標線片而在積體電路上製造單一層的圖2的雙重圖案化技術的側視示意圖。
圖3-1說明兩個積體電路晶粒，每個具有在半導體晶圓301的表面上的無圖案化層303。重要的是要注意，雖然下面的描述將參考圖案化位於半導體晶圓的表面上的單一層，積體電路晶粒的任何層可以使用相同的雙重圖案化技術來圖案化。隨著積體電路通常以分批製程而製造，兩個積體電路晶粒經歷相同的製造製程，此處單一半導體晶圓被用於形成多重積體電路晶粒。在貫穿半導體晶圓301和積體電路303的層之間的垂直線表示兩個積體電路晶粒之間的邊界。一個積體電路晶粒位於邊界線的左側，並且另一個積體電路晶粒位於邊界線的右側。
每個積體電路晶粒的層303經歷如圖3-2所示的第一微影製程。正如上面所提到的，第一光阻層305可以形成在無圖案化層303上，然後藉由使用第一標線片101在第一光阻層305上的曝光製程。第一光阻層然後可以被顯影，使得所述第一光阻層對應於第一標線片101的佈局圖案，如圖3-3所示。
然後第一蝕刻製程可以在積體電路晶粒的層303上使用經顯影的光阻305來進行。蝕刻後，第一光阻層305然後可以被除去。第一蝕刻製程導致具有對應於第一標線片101的第一佈局圖案的圖案的積體電路的層303，如圖3-4所示。在完成第一蝕刻製程後，積體電路晶粒的頂視圖示於圖 4-1。任何蝕刻製程也可以被使用。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)可以在積體電路的層上進行。
然後第二微影製程可以使用第二標線片在積體電路晶粒的層303上執行，如圖3-5所示。第二微影製程可以涉及在積體電路晶粒的層303上形成光阻305'的第二層，接著使用第二標線片103在第二光阻層305'上進行曝光製程。然後所述第二光阻層305'可以被顯影，使得所述第二光阻層305'對應於第二標線片103的佈局圖案，如圖3-6所示。
然後第二蝕刻製程可以在積體電路晶粒的層303上使用經顯影的光阻305'來執行。在蝕刻後，然後第二光阻層305'可被除去。第二蝕刻製程導致各自具有對應於第一標線片101的第一佈局圖案和第二標線片103的第二佈局圖案的組合的圖案的積體電路晶粒的層303，如圖3-7所示。在完成第二蝕刻製程後，積體電路晶粒的頂視圖示於圖4-2。
雖然圖2和圖3-1至3-7中示出的雙重圖案化技術允許積體電路的層以具有非常高的特徵密度而形成，但是該技術具有幾個缺點。當兩個獨特的標線片必須設計成圖案化積體電路的單一層，使用兩種不同的標線片進行雙重圖案化會增加設計成本。此外，雙重圖案化需要涉及使用第一標線片以在積體電路的層中形成第一佈局圖案、然後通過第一標線片的除去、第二標線片的對準之第一組製程行為，以及涉及使用第二標線片以在積體電路的層中形成第二佈局圖案之第二組製程行為。必須移除第一標線片和對準第二標線片增加週期時間和複雜性。此外，透過需要使用兩個不同且獨特的標線片，關鍵尺寸(CD)和重疊控制是複雜的。
利用單一標線片執行製造積體電路的層的雙重圖案化技術 降低了設計成本、週期時間和複雜性，同時也提供了改進的CD和重疊控制。
圖5說明使用雙重圖案化技術在積體電路晶粒上製造單一層之單一標線片(遮罩)501的頂視圖。標線片501包括具有第一佈局圖案的第一部分503和具有第二佈局圖案的第二部分505。當第一佈局圖案和第二佈局圖案對應到積體電路晶粒的不同部分(例如，第一佈局圖案對應於積體電路晶粒的左手部分並且第二佈局圖案對應於積體電路晶粒的右手部分)，第一佈局圖案不同於第二佈局圖案。標線片501的每個部分503、505可以對應於單獨的積體電路晶粒，或者可以對應於相同的積體電路晶粒的一單獨的區域。舉例來說，下面的討論將參照對應於一單獨的積體電路晶粒之單一標線片的每個部分。單一標線片501被用於圖案化積體電路晶粒的層，使得所述層具有對應於第一佈局圖案和第二佈局圖案的組合的圖案。
如圖所示，標線片501具有相對於第一部分503和第二部分505之間的中心線對稱的配置。或者，標線片501可具有非對稱的配置。如圖所示，第一佈局圖案可以不同於第二佈局圖案。或者，第一佈局圖案與第二佈局圖案可以是相同的。在所示的圖中，第一部分503和第二部分505具有相同數量的開口。可選地，第一部分503和第二部分505可以具有不同且各自的開口數量。第一部分503和第二部分505可以一起形成，以提供標線片501的統一配置。可選地，第一部分503和第二部分505可以在形成之後被機械地耦接在一起。
圖6是說明使用具有單一標線片的雙重圖案化技術而在積體電路晶粒上製造單一層的方法之流程圖。圖5的標線片501也可以作為執行這樣的雙重圖案化技術的例子來使用。
積體電路晶粒的無圖案化層經歷雙重圖案化以形成經圖案化的層。第一微影製程使用標線片的第一部分而在積體電路的層上進行，如601所示。第一微影製程可能涉及在無圖案化層上形成光阻的第一層，使用標線片的第一部分在第一光阻層上進行曝光製程以及顯影第一光阻層，使得第一光阻層對應於第一部分標線片的佈局圖案。重要的是要注意，任何微影製程可以使用標線片在積體電路的層上執行。
然後，第一蝕刻製程可以在積體電路的層上執行，如603所示。使用經顯影的光阻來執行蝕刻導致具有對應於標線片的第一部分的第一佈局圖案的圖案之積體電路的層。任何蝕刻製程也可使用。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以進行在積體電路的層上。
在第一蝕刻製程之後，第一光阻層可被除去且第二微影製程然後在積體電路的層上使用標線片的第二部分來執行，如605所示。標線片可以簡單地移動一半標線片的距離，以便使標線片的第二部分與積體電路的層對準，這將在下面更詳細地進行說明。第二微影製程可以涉及在積體電路的層上形成光阻的第二層、使用標線片的第二部分在所述第二光阻層上進行曝光製程以及顯影所述第二光阻層，使得所述第二光阻層對應於標線片的第二部分的佈局圖案。重要的是要注意，任何微影製程可以使用標線片在積體電路的層上執行。
第二蝕刻製程然後可以在積體電路的層上執行，如607所示。使用經顯影的光阻來執行第二蝕刻製程導致具有對應於標線片的第一部分的第一佈局圖案和標線片的第二部分的第二佈局圖案的組合的圖案之 積體電路的層。任何蝕刻製程也可使用。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以在積體電路的層上進行。在第二蝕刻製程之後，第二光阻層可以被去除。
描述於圖6的用於在積體電路晶粒上製造單一層的方法也可以稱為作為微影刻蝕微影蝕刻(litho-etch-litho-etch)製程。
圖7-1至7-10是說明用於使用圖5的單一標線片501而在積體電路上製造單一層的圖6的雙重圖案化技術的側視示意圖。
圖7-1說明兩個積體電路晶粒，每個具有在半導體晶圓301的表面上的一無圖案化層303。重要的是要注意，雖然下面的描述將參考圖案化位於半導體晶圓的表面上的單一層，但是積體電路的任何層可以使用相同的雙重圖案化技術來圖案化。在貫穿半導體晶圓301和積體電路303的層之間的垂直線表示兩個積體電路晶粒之間的邊界。一個積體電路晶粒位於邊界線的左側，並且另一個積體電路晶粒位於邊界線的右側。
每個積體電路晶粒的層303經歷如圖7-2所示的第一微影製程。第一光阻層305可以首先在無圖案化層303上形成。然後，可以使用標線片501在第一光阻層305上執行曝光製程。正如上面所提到的，標線片501包括具有第一佈局圖案的第一部分503和具有第二佈局圖案的第二部分505。因此，在第一微影製程期間，一個積體電路晶粒(例如，在左邊的積體電路晶粒)經歷使用標線片501的第一部分503的曝光製程，並且其他的積體電路晶粒(例如，在右邊的積體電路晶粒)經歷使用標線片501的第二部分505的曝光製程。然後可以顯影第一光阻層305。在經歷顯影之後，存在於經歷使用標線片501的第一部分503的曝光製程的積體電路晶粒上的第一光阻層 305的圖案(例如，在左邊的積體電路晶粒)對應於標線片501的第一部分503的第一佈局圖案，如圖7-3所示。同樣地，在經歷顯影之後，存在於經歷使用標線片501的第二部分505的曝光製程的積體電路晶粒上的第一光阻層的圖案(例如，在右邊的積體電路晶粒)對應於標線片501的第二部分505的第二佈局圖案，也如圖7-3所示。
第一蝕刻製程然後可以在積體電路晶粒的層303上使用經顯影的光阻305來進行。在蝕刻之後，第一光阻層303然後可以除去。第一蝕刻製程導致經過使用具有對應於標線片501的第一部分503的第一佈局圖案的圖案之標線片501的第一部分503進行微影製程之積體電路晶粒的層303(例如，在左邊的積體電路晶粒)，如圖7-4所示。同樣地，第一蝕刻製程導致使用具有對應於標線片501的第二部分505的第二佈局圖案的圖案之標線片501的第二部分505進行微影製程之積體電路晶粒中的層303(例如，在右邊的積體電路晶粒)，如圖7-4所示。在完成第一蝕刻製程之後，積體電路晶粒的頂視圖示於圖8-1中。也可以使用任何蝕刻製程。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以在積體電路層上進行。
在第一蝕刻製程之後，第二光阻層305'可以形成在積體電路晶粒的層303上，如圖7-5所示。
接著，標線片501可以被重新定位，使得已經歷使用標線片501的第二部分505的第一微影製程之積體電路晶粒現在經歷使用標線片501的第一部分503的第二微影製程，如圖7-5所示。另外，標線片501可以被重新定位，使得已經歷使用標線片501的第一部分503的第一微影製程之積體電路晶粒現在經歷使用標線片501的第二部分505的第二微影製程，如圖7-6所 示。在某些情況下，這可以透過移動標線片501一半標線片距離(例如，使用機械定位器)來完成，如圖7-5和圖7-6所示。透過移動標線片501一半標線片距離，曾與標線片501的第一部分503相關的積體電路晶粒現在與標線片501的第二部分505相關，或者反之亦然。
圖7-5說明標線片501往右邊偏移一半標線片，使得積體電路晶粒(例如，在右邊的積體電路晶粒)可以標線片501的不同的佈局圖案而額外地圖案化。雖然圖中未示出，可以提供額外的相同的標線片以圖案化一對積體電路晶粒，其相鄰於圖7-5所示的一對積體電路晶粒(的左邊)，並且可以向右偏移一半標線片，使得具有額外的標線片的第二佈局圖案的第二部分現在可以對應於積體電路晶粒(例如，圖7-5中左邊的積體電路晶粒)。以這種方式，兩個積體電路晶粒都可以經歷第二微影製程以同時形成其各自的佈局圖案。
同樣地，圖7-6說明標線片501向左偏移一半標線片距離，使得積體電路晶粒(例如，在左邊的積體電路晶粒)可以標線片501的不同的佈局圖案額外地圖案化。再者，雖然圖中未示出，可以提供額外的相同的標線片以圖案化一對積體電路晶粒，其相鄰於圖7-6所示的一對積體電路晶粒(的右邊)，並且可以向被左偏移一半標線片，使得具有額外的標線片的第一佈局圖案的第一部分現在可以對應於積體電路晶粒(例如，圖7-6中右邊的積體電路晶粒)。以這種方式，兩個積體電路晶粒都可以經歷第二微影製程以同時形成其各自的佈局圖案。
在標線片501已(向右或向左)偏移一半標線片距離之後，在第二光阻層305上使用標線片501的曝光製程然後可以執行。標線片501向 右偏移的情況下，如圖7-5所示，在第二微影製程期間，先前使用標線片501的第二部分505經歷第一微影製程的積體電路晶粒現在使用標線片501的第一部分503進行曝光製程。另外，如果標線片501向左偏移，如圖7-6所示，先前使用標線片501的第一部分503經歷第一微影製程的積體電路晶粒現在使用標線片501的第二部分505進行曝光製程。
圖7-7對應於標線片501已向右移動(如圖7-5所示)的情況。如圖7-7所示，在經歷顯影之後，存在於經歷使用標線片501的第一部分503曝光的積體電路晶粒(例如，在右邊的積體電路晶粒)上的第二光阻層305'的圖案對應於標線片501的第二部分503的第二佈局圖案。然後第二蝕刻製程可以使用光阻305'在積體電路晶粒(例如，在右邊的積體電路晶粒)的層303上執行。在蝕刻後，第二光阻層305'然後可以除去。第二蝕刻製程導致具有相對應於標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合的圖案之積體電路晶粒(例如，在右邊的積體電路晶粒)的層303，如圖7-9所示。在完成第二蝕刻製程之後，積體電路晶粒的頂視圖顯示於圖8-2。
如上所述，如果額外的標線片設在圖7-5中的標線片501的左邊，額外的標線片可以與標線片501一起向右側偏移。這樣的配置會導致圖案化圖7-7中的第二光阻層305'的左邊部分，使得第二光阻層305'的左邊部分看起來像是圖7-7所示的第二光阻層305'的右邊部分。在蝕刻後，層303的左邊部分(而不是示於圖7-9)會具有與圖7-9所示的層303的右邊部分相同的配置。
圖7-8對應於標線片501已向左偏移(如圖7-6所示)的情況。 如圖7-8所示，在經歷顯影之後，存在於經歷使用標線片501的第二部分505曝光製程的積體電路晶粒(例如，在左邊的積體電路晶粒)上的第二光阻層305'的圖案對應於標線片501的第二部分505的第二佈局圖案。然後第二蝕刻製程可以使用光阻305'在積體電路晶粒(例如，在左邊的積體電路晶粒)的層303上執行。在蝕刻後，第二光阻層305'然後可以除去。第二蝕刻製程導致具有相對應於標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合的圖案之積體電路晶粒(例如，在左邊的積體電路晶粒)的層303，如圖7-10所示。在完成第二蝕刻製程之後，積體電路晶粒的頂視圖顯示於圖8-3。
如上所述，如果額外的標線片設在圖7-6中的標線片501的右邊，額外的標線片可以與標線片501一起向左側偏移。這樣的配置會導致圖案化圖7-8中的第二光阻層305'的右邊部分，使得第二光阻層305'的右邊部分看起來像是圖7-8所示的第二光阻層305'的左邊部分。在蝕刻後，層303的右邊部分(而不是示於圖7-10)會具有與圖7-10所示的層303的左邊部分相同的配置。
透過利用單一標線片來製造在積體電路上的層，而不是兩個獨特的標線片，上述的幾個缺點可能會降低。對於一個，標線片的成本降低，相對於需要兩組獨特的標線片圖案的傳統方法，因為只需要單一標線片以便使用雙重圖案化技術圖案化一積體電路的單一層。此外，減少了週期時間和複雜性，因為去除第一標線片和對準第二標線片的步驟藉由單一標線片的簡單偏移或重新定位所替代。此外，CD和重疊控制得到改善，因為只需要單一標線片以進行雙重圖案化技術。
使用具有單一標線片的雙重圖案化技術來製造在積體電路晶粒上的單一層的方法可以透過使用具有兩個微影製程的單一蝕刻製程而進一步簡化。圖9是說明使用具有單一標線片的雙重圖案化技術在積體電路晶粒上製造單一層的方法之流程圖。圖9的方法採用具有兩個微影製程的單一蝕刻製程而不是圖6所述的微影蝕刻微影蝕刻(litho-etch-litho-etch)的方法。圖9所述的用於在積體電路晶粒上製造單一層的方法也被稱為微影微影蝕刻(litho-litho-etch)製程。
積體電路晶粒的無圖案化層經歷雙重圖案化以形成經圖案化的層。第一微影製程使用標線片的第一部分在積體電路的層上執行，如901所示。第一微影製程可以涉及在無圖案化層上形成光阻的第一層、使用第一標線片的第一部分在第一光阻層上進行曝光製程以及顯影第一光阻層，使得第一光阻層對應於標線片的第一部分的佈局圖案。重要的是要注意，任何微影製程可以使用標線片而在積體電路的層上執行。
然後第二微影製程可以使用標線片的第二部分而在積體電路的層上執行，如903中所示。標線片可以簡單地移動一半標線片距離，以便使標線片的第二部分和積體電路的層對準，這將在下面更詳細地進行說明。第二微影製程可以涉及使用標線片的第二部分而在第一光阻層上進行曝光製程，並且再次顯影第一光阻層，使得第一光阻層對應於標線片的第一部分的佈局圖案和標線片的第二部分的佈局圖案的組合。可選地，烘烤製程可以執行在第一微影製程和第二微影製程之間，以固定在第一微影製程之後的第一光阻層的圖案。例如，在抗無凝固(resist freezing-free)微影微影蝕刻(litho-litho-etch)製程(這可能涉及額外的化學品或額外的步驟以 防止在第二微影製程的第一光阻層中不必要的混合或再活化)中，烘烤行為可能被執行。可以在原地執行此烘烤行為，而不必從它的製程區移除積體電路。
然後蝕刻製程可以在積體電路的層上執行，如905所示。使用經顯影的光阻來執行蝕刻製程導致具有對應於標線片的第一部分的第一佈局圖案和標線片的第二部分的第二佈局圖案的組合的圖案之積體電路的層。也可使用任何蝕刻製程。例如，乾式蝕刻技術(例如等離子刻蝕)或濕式蝕刻技術(如化學蝕刻)也可以在積體電路的層上進行。在第二蝕刻製程之後，第二光阻層可以被去除。
圖10-1至10-9是說明使用圖5的單一標線片501在積體電路上製造單一層的圖9的雙重圖案化技術之側視示意圖。
圖10-1說明兩個積體電路晶粒，每個在半導體晶圓301的表面上具有無圖案化層303。重要的是要注意，雖然下面的描述將參考在半導體晶圓的表面上圖案化單一層，積體電路的任何層可以使用相同的雙重圖案化技術來圖案化。貫穿半導體晶圓301和積體電路303的層之間的垂直線表示兩個積體電路晶粒之間的邊界。一個積體電路晶粒位於邊界線的左邊，並且另一個積體電路晶粒位於邊界線的右邊。
每個積體電路晶粒的層303經歷如圖10-2所示的第一微影製程。第一光阻層305首先可以在無圖案化層303上形成。然後，可以使用標線片501在第一光阻層305上執行曝光製程。正如上面所提到的，標線片501包括具有第一佈局圖案的第一部分503和具有第二佈局圖案的第二部分505。因此，在第一微影製程期間，一個積體電路晶粒(例如，在左邊的積體電路 晶粒)經歷使用標線片501的第一部分503進行曝光製程，並且其他的積體電路晶粒(例如，在右邊的積體電路晶粒)經歷使用標線片501的第二部分505進行曝光製程。然後可以顯影第一光阻層。在經歷顯影之後，存在於經歷使用標線片505的第一部分503的曝光製程之積體電路晶粒(例如，在左邊的積體電路晶粒)上的第一光阻層的圖案對應於標線片505的第一部分503的第一佈局圖案，如圖10-3所示。同樣地，在經歷顯影之後，存在於經歷使用標線片501的第二部分505的曝光製程之積體電路晶粒(例如，在左邊的積體電路晶粒)上的第一光阻層的圖案對應於標線片501的第二部分505的第二佈局圖案，如圖10-3所示。
在第一微影製程之後，標線片501可以被重新定位，使得已經歷使用標線片501的第二部分505的第一顯影製程之積體電路晶粒(例如，在右邊的積體電路晶粒)現在經歷使用標線片501的第一部分503的第二微影製程，如圖10-4所示。
另外，在第一微影製程之後，標線片501可以被重新定位，使得已經歷使用標線片501的第一部分503的第一顯影製程之積體電路晶粒(例如，在左邊的積體電路晶粒)現在經歷使用標線片501的第二部分505的第二微影製程，如圖10-5所示。
在某些情況下，上述可以透過如圖10-4所示向右偏移標線片501一半標線片距離，或者如圖10-5所示向左偏移一半標線片距離。透過偏移標線片501一半標線片距離，先前與標線片501的第一部分503相關的積體電路晶粒現在與標線片501的第二部分505相關，或者反之亦然。
圖10-4說明標線片501被向右偏移一半標線片距離，使得積 體電路晶粒(例如，在右邊的積體電路晶粒)可以相同的標線片501的不同的佈局圖案來額外地圖案化。雖然圖中未示出，額外的相同的標線片(被用於圖案化相鄰於圖10-4所示的一對積體電路晶粒的一對積體電路晶粒)也可以被提供，並且可以與標線片501一起向右偏移一半標線片距離，使得具有額外的標線片的第二佈局圖案的第二部分現在可以對應於積體電路晶粒(例如，圖10-4中的左邊的積體電路)。以這種方式，圖10-4中的兩個積體電路晶粒可以經歷第二微影製程以同時形成其各自的佈局圖案。
同樣地，圖10-5說明標線片501向左偏移一半標線片，使得積體電路晶粒(例如，在左邊的積體電路晶粒)可以標線片501的不同的佈局圖案來額外地圖案化。此外，雖然圖中未示出，額外的相同的標線片(被用於圖案化相鄰於圖10-5所示的一對積體電路晶粒的一對積體電路晶粒)也可以被提供，並且可以與標線片501一起向左偏移一半標線片距離，使得具有額外的標線片的第一佈局圖案的第一部分現在可以對應於積體電路晶粒(例如，圖10-5中的右邊的積體電路)。以這種方式，圖10-5中的兩個積體電路晶粒可以經歷第二微影製程以同時形成其各自的佈局圖案。
可選地，烘烤製程可以執行在第一微影製程和第二微影製程之間，以固定在第一微影製程之後的第一光阻層的圖案。例如，在抗無凝固(resist freezing-free)微影微影蝕刻(litho-litho-etch)製程(這可能涉及額外的化學品或額外的步驟以防止在第二微影製程的第一光阻層中不必要的混合或再活化)中，烘烤行為可能被執行。可以在原地執行此烘烤行為，而不必從它的製程區移除積體電路。
在標線片501已(向右或向左)定位後，然後可以使用標線 片501在第一光阻層305執行曝光製程。在圖10-4中，在第二微影製程期間，之前已經歷使用標線片501的第二部分505的第一微影製程的積體電路晶粒現在經歷使用標線片501的第一部分503的曝光製程。同樣地，在圖10-5中，之前已經歷使用標線片501的第一部分503的第一微影製程的積體電路晶粒現在經歷使用標線片501的第二部分505的曝光製程。然後可以顯影光阻層305。
在曝光製程之後，然後顯影光阻層305。圖10-6對應於標線片501向右偏移(如圖10-4所示的那樣)的狀態。如圖10-6所示，在經歷顯影之後，存在於經過使用標線片501的第一部分503曝光的積體電路晶粒(例如，在右邊的積體電路晶粒)上的光阻層305的圖案對應於標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合。然後蝕刻製程可以在積體電路晶粒的層303上使用經顯影的光阻305來執行。在蝕刻後，光阻層305然後可以被除去。蝕刻製程導致具有對應於圖10-8所示的標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合的圖案之積體電路晶粒(例如，在右邊的積體電路晶粒)的層303。在完成蝕刻製程後，積體電路晶粒的頂視圖示於圖11-1。
類似的討論，如果額外的標線片設在圖10-4中的標線片501的左邊。額外的標線片可以與標線片501一起向右側偏移。這樣的配置會導致圖案化在圖10-6中的光阻層305的左邊部分，從而使光阻層305的左邊部分看起來像是示於圖10-6的光阻層305的右邊部分。在蝕刻後，層303的左邊部分(而不是示於圖10-8)會具有如圖10-8所示的層303的右邊部分的相同的配置。
圖10-7對應於標線片501向左偏移(如圖10-5所示的那樣)的狀態。如圖10-7所示，在經歷顯影之後，存在於經過使用標線片501的第二部分505曝光的積體電路晶粒(例如，在左邊的積體電路晶粒)上的光阻層305的圖案對應於標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合。然後蝕刻製程可以在積體電路晶粒的層303上使用經顯影的光阻305來執行。在蝕刻後，光阻層305然後可以被除去。蝕刻製程導致具有對應於圖10-9所示的標線片501的第一部分503的第一佈局圖案和標線片501的第二部分505的第二佈局圖案的組合的圖案之積體電路晶粒(例如，在左邊的積體電路晶粒)的層303。在完成蝕刻製程後，積體電路晶粒的頂視圖示於圖11-2。
類似的討論，如果額外的標線片設在圖10-5中的標線片501的右邊。額外的標線片可以與標線片501一起向左側偏移。這樣的配置會導致圖案化在圖10-7中的光阻層305的右邊部分，從而使光阻層305的右邊部分看起來像是示於圖10-7的光阻層305的左邊部分。在蝕刻後，層303的右邊部分(而不是示於圖10-9)會具有如圖10-9所示的層303的左邊部分的相同的配置。
透過只有利用單一蝕刻，與製造製程相關的週期時間和複雜性可進一步簡化。
雖然上面的描述已經參照使用單一標線片、雙重圖案化技術來製造在積體電路上的單一層而描述，熟知此技藝的技術人士將體認到單一標線片可以延長用於與各種多重圖案化技術來使用。例如，三重圖案化技術也可以使用單一標線片，其包括具有第一佈局圖案的第一部分、具有 第二佈局圖案的第二部分和具有第三佈局圖案的第三部分。第一、第二和第三佈局圖案可以是相同的，或者可以是彼此不同的。三個半導體晶粒可以使用單一標線片和使用類似於上述圖6和圖7-1到7-10的微影刻蝕微影蝕刻(litho-etch-litho-etch)方法的微影刻蝕微影蝕刻微影蝕刻(litho-etch-litho-etch-litho-etch)方法或者使用類似於上述圖9和圖10-1至10-9的微影微影蝕刻(litho-litho-etch)方法的微影微影微影蝕刻(litho-litho-litho-etch)方法來圖案化。類似上述圖6和圖9的方式，每個半導體晶粒可以使用標線片的不同的佈局圖案來經歷連續的微影製程。
雖然特定的特徵已經說明和描述，但是將被理解為這並非旨在限制所要求保護的本發明，並且本技術領域的技術人士將會明白可以執行在不脫離所要求保護的本發明的精神和範疇下的各種變化和修改。因此，說明書和附圖應被視為說明性而非限制性的意義。所要求保護的本發明意圖覆蓋替換物、修改物和等同物。
501‧‧‧標線片
503‧‧‧第一部分
505‧‧‧第二部分

Claims (19)

  1. 一種用於多重圖案化一積體電路晶粒的一層的標線片，包括：具有用於多重圖案化所述積體電路晶粒的所述層的一第一佈局圖案之一第一部分；以及具有用於多重圖案化所述積體電路晶粒的所述層的一第二佈局圖案之一第二部分，其中所述第一佈局圖案與所述第二佈局圖案不同，且其中所述第一佈局圖案和所述第二佈局圖案形成相對於所述標線片的所述第一部分和所述第二部分之間的中心線之對稱的配置。
  2. 根據申請專利範圍第1項的標線片，其中，所述標線片的所述第一部分對應於一第一積體電路晶粒並且所述標線片的所述第二部分對應於一第二積體電路晶粒，所述第一積體電路晶粒和所述第二積體電路晶粒為所述積體電路晶粒的部分。
  3. 根據申請專利範圍第2項的標線片，進一步包括具有用於多重圖案化所述積體電路晶粒的所述層的一第三佈局圖案之一第三部分。
  4. 根據申請專利範圍第3項的標線片，其中，所述標線片的所述第三部分對應於一第三積體電路晶粒。
  5. 根據申請專利範圍第1項的標線片，其中，所述第一佈局圖案和所述第二佈局圖案不會在所述標線片的相同部分上結合。
  6. 根據申請專利範圍第1項的標線片，其中，所述第一部分和所述第二部分具有不同的各自的開口數。
  7. 根據申請專利範圍第1項的標線片，其中，所述第一佈局圖案和所述第二佈局圖案具有相同的長度。
  8. 一種用於製造積體電路晶粒的設備，包括：根據申請專利範圍第1項所述的標線片；以及一定位器，其被配置成偏移所述標線片半個標線片距離。
  9. 一種以一標線片用於執行一積體電路晶粒的一層的多重圖案化的方法，包括：使用所述標線片在所述積體電路晶粒的所述層上進行一第一微影製程；使用所述標線片在所述積體電路晶粒的所述層上進行一第二微影製程；以及蝕刻所述積體電路晶粒的所述層；其中所述標線片包括具有用於多重圖案化所述積體電路晶粒的所述層的一第一佈局圖案之一第一部分，以及具有用於多重圖案化所述積體電路晶粒的所述層的一第二佈局圖案之一第二部分，且其中所述第一佈局圖案和所述第二佈局圖案形成相對於所述標線片的所述第一部分和所述第二部分之間的中心線之對稱的配置；其中具有所述第一佈局圖案的所述標線片的所述第一部分被用於執行所述第一微影製程，並且具有所述第二佈局圖案的所述標線片的所述第二部分被用於執行所述第二微影製程；以及其中進行所述第一微影製程和所述第二微影製程的行為以及蝕刻的行為係部分的微影微影蝕刻(litho-litho-etch)製程。
  10. 根據申請專利範圍第9項的方法，其進一步包括在所述第一微影製程和所述第二微影製程之間執行一烘烤製程。
  11. 根據申請專利範圍第9項的方法，其中：具有所述第二佈局圖案的所述標線片的所述第二部分被用於執行所述第一微影製程；以及具有所述第一佈局圖案的所述標線片的所述第一部分被用於執行所述第二微影製程。
  12. 根據申請專利範圍第9項的方法，其中：在所述第一微影製程期間，所述標線片的所述第一部分對應於一第一積體電路晶粒，並且所述標線片的所述第二部分對應於一第二積體電路晶粒；以及在所述第二微影製程期間，所述標線片的所述第一部分對應於所述第二積體電路晶粒，並且所述標線片的所述第二部分對應於所述第一積體電路晶粒。
  13. 根據申請專利範圍第9項的方法，其中，所述標線片在所述第一微影製程和所述第二微影製程之間被偏移半個標線片距離。
  14. 根據申請專利範圍第9項的方法，其進一步包括：在所述第一微影製程後和所述第二微影製程前，蝕刻所述積體電路晶粒的所述層。
  15. 根據申請專利範圍第9項的方法，其中，蝕刻所述積體電路晶粒的所述層的行為是使用一乾式蝕刻來執行。
  16. 根據申請專利範圍第9項的方法，其中，蝕刻所述積體電路晶粒的所述層的行為是使用一濕式蝕刻來執行。
  17. 根據申請專利範圍第9項的方法，其中，所述第一佈局圖案和所述第二佈局圖案不會在所述標線片的相同部分上結合。
  18. 根據申請專利範圍第9項的方法，其中，所述第一微影製程包括：使用所述標線片在所述積體電路晶粒的所述層上執行一光阻層的一第一曝光；以及顯影在所述積體電路晶粒的所述層上的所述光阻層。
  19. 根據申請專利範圍第18項的方法，其中，所述第二微影製程包括：使用所述標線片在所述積體電路晶粒的所述層上執行所述光阻層的一第二曝光；以及顯影在所述積體電路晶粒的所述層上的所述光阻層。
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