TWI605456B - 記憶體裝置及用於降低記憶體裝置中之編程干擾之方法 - Google Patents

Description

記憶體裝置及用於降低記憶體裝置中之編程干擾之方法

記憶體應用程式通常併入高密度非揮發性記憶體裝置，當沒有電力供應至該記憶體裝置時，其如所期望般保留記憶體內容。例如，反及(NAND)記憶體(諸如3D快閃反及記憶體)以緊湊、高密度組態之形式提供儲存。3D快閃反及結構之緊湊本質意味著字線為在一塊記憶體內之許多記憶體胞共用。

在一編程操作期間，可使用一編程電壓之應用程式編程一選定記憶體胞至一選定字線。歸因於該字線為多個記憶體胞共用，未選定記憶體胞可經受與該(等)選定記憶體胞相同之編程電壓。若未經預調節，未選定記憶體胞可經歷來自共同字線上之編程電壓之效應。此等編程效應折衷儲存於期望保持儲存資料之未選定記憶體胞中之電荷之狀況。一般技術者稱此編程電壓效應為一「編程擾動(programming disturbance)」或「編程干擾(programming disturb)」效應。

100‧‧‧一串記憶體胞

112‧‧‧記憶體胞

120‧‧‧源極選擇閘極

126‧‧‧共同源極

130‧‧‧汲極選擇閘極

134‧‧‧資料線

135‧‧‧電荷儲存結構

150‧‧‧控制閘極

200‧‧‧半導體構造

210‧‧‧支柱

255‧‧‧通道材料

220‧‧‧源極帽

230‧‧‧汲極帽

240‧‧‧第一供應器

250‧‧‧第二供應器

300‧‧‧一塊記憶體胞

305‧‧‧記憶體胞子塊

310‧‧‧記憶體胞子塊/第二記憶體胞子塊

334a‧‧‧資料線

334b‧‧‧資料線

334c‧‧‧資料線

335‧‧‧第一選擇線

340‧‧‧第二選擇線

355‧‧‧存取線/第二存取線

360‧‧‧記憶體胞

365‧‧‧記憶體胞

370‧‧‧記憶體胞

375‧‧‧第一存取線

400‧‧‧時序圖

425a‧‧‧穿隧氧化物電壓

425b‧‧‧穿隧氧化物電壓

430‧‧‧電壓

434a‧‧‧資料線電壓

434b‧‧‧資料線電壓

434c‧‧‧資料線電壓

435‧‧‧第一汲極選擇閘極(SGD)電壓

440‧‧‧第二汲極選擇閘極(SGD)電壓

444a‧‧‧編程操作

444b‧‧‧編程操作

455‧‧‧電壓

460‧‧‧電壓

465‧‧‧通道材料電壓

475‧‧‧電壓

500‧‧‧編程干擾效應

510‧‧‧施加一預充電電壓至資料線334a、334b、334c

520‧‧‧將資料線334a、334b、334c耦合至相關聯之通道材料255

530‧‧‧施加通過電壓至存取線

550‧‧‧解耦合未選定記憶體胞子塊

560‧‧‧施加一編程電壓至一選定資料線334b

570‧‧‧施加一電壓以將選定資料線耦合至選定串之通道材料

590‧‧‧施加編程電壓至耦合至選定記憶體胞360之存取線

600‧‧‧記憶體裝置

605‧‧‧控制匯流排

610‧‧‧控制信號線

615‧‧‧位址匯流排

620‧‧‧位址信號線

625‧‧‧資料匯流排

630‧‧‧記憶體胞陣列

635‧‧‧位址電路

640‧‧‧列解碼器

645‧‧‧行解碼器

646‧‧‧資料線

650‧‧‧感測/快取電路

655‧‧‧資料輸入及輸出(I/O)電路/I/O電路

660‧‧‧節點

665‧‧‧驅動器及接收器電路

670‧‧‧控制電路

675‧‧‧驅動器電路

680‧‧‧控制邏輯

685‧‧‧線

690‧‧‧線

藉由實例繪示一些實施例且不受限於附圖之圖示，其中：圖1係根據一例示性實施例呈一串記憶體胞形式之一裝置之一電路簡圖；圖2係根據一例示性實施例之圖1中所展示之該串之一半導體構造之一橫截面圖；圖3係根據一例示性實施例呈一塊記憶體胞形式之一裝置之一電 路簡圖；圖4係根據一例示性實施例，在一編程操作期間圖3之該塊之一時序圖；圖5係根據一例示性實施例減少在一記憶體中之編程干擾效應之一方法之流程圖；及圖6係根據一例示性實施例之呈一記憶體裝置600之形式之一裝置之一方塊圖。

在以下描述中，為解釋之目的，描述數種具體細節以提供對一些例示性實施例之全面理解。然而，一般技術者應明白可在沒有此等具體細節下實踐本發明之各種實施例。

反及記憶體(諸如3D快閃反及)提供處於緊湊高密度組態之非揮發性電子編程記憶體。此等非揮發性記憶體可被再編程、讀取及擦除。為了達成高密度，在一3D反及裝置中之一串記憶體胞可經建構以包含32個或32個以上記憶體胞以至少部分地圍繞通道材料之一支柱。該等記憶體胞可耦合至存取線(在此項技術及本申請案中通常稱為「字線」)，根據一些實施例，該等存取線通常與該等記憶體胞共同製造以在一塊記憶體中形成一陣列串。

在此類型之3D反及結構中，在意欲在一選定記憶體胞上執行之一編程操作期間，許多記憶體胞同時共用字線。耦合至與該(等)選定記憶體胞相同字線之未選定記憶體胞經歷與該(等)選定記憶體胞相同之編程電壓。在共同字線上之編程電壓可在未選定記憶體胞中產生編程干擾效應，其呈現儲存於該等未選定記憶體胞中之電荷不可一起讀取或儘管仍顯然可讀取的，但記憶體胞之內容可經讀取為與施加編程電壓之前儲存之所要資料值不同之一資料值。

當未選定記憶體胞之通道材料在一充分不同於編程電壓之電壓 下時，通常會經歷編程干擾效應。此電壓差可起始足夠大小之一靜電場以充電在一對應電荷儲存結構上之電荷且引起記憶體胞之內容被不正確地讀取。當未選定記憶體胞之通道材料保持在一任意或一初始狀態中且未經預調節以抵抗編程電壓時，該編程干擾效應可甚至更明顯。

歸因於跨一記憶體裝置之範圍之製造變動，某些記憶體胞可能需要高於裝置標稱量值之一編程電壓。在一些情況下，所需編程電壓之此增加可為大於標稱編程電壓約2至3伏特(V)。儘管需要電壓之此額外量值用於編程特定記憶體胞，其亦可足以觸發未選定記憶體胞中之非所期編程(編程干擾)。

根據本文中所描述之一些實施例，在一編程操作之一預充電期間可施加一額外電壓至一塊記憶體中之多串記憶體胞之通道材料。根據某些例示性實施例，該額外預充電電壓可約為2至3V。該預充電電壓可足以允許需要克服困難以編程記憶體胞之一較高編程電壓之一般使用。當此等增加之編程電壓搭配所包含之方法使用時可用以編程頑固的記憶體胞，同時顯著減少提高之編程電壓可能以其他方式帶來之編程干擾效應之發生率。

圖1係根據一例示性實施例呈一串記憶體胞100形式之一裝置之一電路簡圖。該串100包含記憶體胞112(即，充電儲存裝置)，在一些實施例中達到32個記憶體胞112(或更多)。該串100包含耦合於在串100之一端處之一記憶體胞112與一共同源極126之間稱為一源極選擇閘極120(SGS)之一源極側選擇電晶體(通常為一n通道電晶體)。

共同源極126可包括(例如)一通常摻雜之半導體材料及/或其他導電材料。在串100之另一端，一汲極側選擇電晶體(稱為一汲極選擇閘極130(SGD)，通常為一n通道電晶體)耦台於記憶體胞112之一者與一資料線134(此項技術中其通常稱作一「位元線」)之間。共同源極126 可耦合至一參考電壓(例如，接地電壓或簡單的「接地」[Gnd])或一電壓源(例如，一電荷泵電路或可選擇地經組態至(例如)適用於最佳化一編程操作之一特定電壓)。

各記憶體胞112可包含(例如)一浮閘極電晶體或一電荷收集電晶體且可包括一單位準記憶體胞或一多位準記憶體胞。浮閘極可稱為一電荷儲存結構135。記憶體胞112、源極選擇閘極120及汲極選擇閘極130可由其等各自控制閘極150上之信號控制。

例如，控制信號可施加至選擇線(圖中未展示)以選擇串或施加至存取線(圖中未展示)以選擇記憶體胞112。在一些情況中，控制閘極可形成選擇線(用於選擇裝置)或存取線(用於胞)之一部分。汲極選擇閘極130接收可引起汲極選擇閘極130選擇或取消選擇串100之一電壓。串100可為在一反及記憶體裝置中之一塊記憶體胞中之多串記憶體胞之一者。

圖2係根據一例示性實施例之串100(圖1)之一半導體構造200之一截面圖。記憶體胞112、源極選擇閘極120及汲極選擇閘極130至少部分地圍繞(例如，圍繞或部分地圍繞)半導體材料之一支柱210。支柱210可包括p型多晶矽且係用於記憶體胞112、源極選擇閘極120及汲極選擇閘極之一通道材料255。記憶體胞112、源極選擇閘極120及汲極選擇閘極130與通道材料255相關聯。通道材料255可在包括n+型多晶矽之一源極帽220與包括n+型多晶矽之一汲極帽230之間延伸。

源極帽220與通道材料255電接觸且與通道材料255形成一p-n接面。汲極帽230與通道材料255電接觸且與通道材料255形成一p-n接面。源極帽220係通道材料255之一源極且汲極帽230係通道材料255之一汲極。源極帽220耦合至共同源極126且可耦合至一第一供應器240。汲極帽230耦合至資料線134且可耦合至一第二供應器250。一供應器，諸如第一供應器240或第二供應器250可實施為一電荷泵電路、 一電源供應器或一電壓源。

圖3係根據一例示性實施例之呈一塊300記憶體胞形式之一裝置之一電路簡圖。該塊300可包含記憶體胞之一第一子塊305及一第二子塊310。根據一些例示性實施例中之記憶體組織，子塊305、310之各者可包含若干(例如數十或數百或更多)擴展之記憶體胞之串100。串100之包含源極選擇閘極120之端部耦合至共同源極126。串100之包含汲極選擇閘極130之端部分別耦合至資料線334a、334b、334c。在一例示性實施例中之資料線之數目可擴展以耦合至包含於相關聯之記憶體之組織之串100之各列。資料線334a、334b、334c及可包含於一特定例示性實施例之額外資料線可延伸至記憶體胞之其他塊且以與塊300中所展示之類似之一方式耦合至進一步串。第一子塊305之串100之汲極選擇閘極130共同耦合至一第一選擇線335。第二子塊310之串100之汲極選擇閘極130以一類似之方式共同耦合至一第二選擇線340。

在塊300中，在該塊之一特定位準中之記憶體胞共同耦合至一各自存取線，無論其等處於哪一子塊中。例如，在塊300之一第一位準中之記憶體胞370共同耦合至一第一存取線375。同樣地，在塊300之一第二位準中之記憶體胞360、365共同耦合至一第二存取線355。在其中更多的子塊可包含於塊300之例示性實施例中，在額外子塊中之第二位準記憶體胞365亦將共同耦合至存取線355。為清晰起見，未展示塊300中之所有存取線。

在一選定子塊(例如，第二子塊310)中之一選定記憶體胞360上之一編程操作期間，各自串100內與選定記憶體胞360在相同位準之所有記憶體胞365耦合至相同的各自存取線355且在各自共同存取線355上接收相同的編程電壓。類似地，對於不包含選定用於編程之一記憶體胞360之位準，其等各自串內處於相同位準之所有記憶體胞370將在其 等各自共同存取線375上接收相同的電壓(例如，一編程通過電壓)。

在選定存取線355上之編程電壓之存在可引起一控制閘極150與未選定子塊(例如，第一子塊305)中之未選定記憶體胞365之通道材料255之間之一電壓差，該電壓差與選定存取線355與通道材料之間之電容耦合的量成比例。歸因於此電壓差之一編程干擾效應之電位可藉由在施加編程電壓之前預充電未選定子塊(例如，第一子塊305)之記憶體胞365之通道材料255而減少。

圖4係根據一例示性實施例，在一編程操作期間圖3之塊之一時序圖400。在編程操作444a之一初始(例如，預充電)部分期間，記憶體胞之一選定塊之所有串之通道材料255經預充電至大約為記憶體裝置之一供應電壓(VCC)。藉由預充電選定塊中所有串之通道材料255，對於該塊之所有未選定串可完成對編程干擾之抗阻之一實質地均勻增強。

在編程操作444b之一隨後部分，一選定串(例如，包含選定記憶體360之串)之通道材料255耦合至經組態以允許該串之一選定記憶體胞360之編程之一電壓。又在編程操作444b之此隨後部分期間，允許該塊之未選定子塊之串之通道材料255浮動(例如，藉由將耦合至其等汲極選擇閘極(SGD)之選擇線接地)。

當允許記憶體胞之未選定子塊之串之通道材料255浮動(即，在預充電之後)時，施加一編程電壓至選定存取線355。由於選定串之通道材料255處於經組態以允許編程之電壓下，施加編程電壓至選定記憶體胞360在選定記憶體胞360之控制閘極與其通道材料255之間產生足以編程選定記憶體胞360之一電壓差。然而，由於記憶體胞之未選定子塊之串之通道材料255在大約VCC處浮動，應減少未選定記憶體胞365與其等通道材料之間之一電壓差足夠高以引起編程干擾之可能性。

現參考圖3及圖4，可以看出在時序圖400之上面部分中展示對應於資料線334a上之電壓之資料線電壓434a至434c。在編程操作444a之一初始部分中，資料線電壓434a至434c可被驅動至大約等於供應電壓VCC之一電壓，根據特定例示性實施例，VCC可等於大約2V至3.3V。根據一進一步例示性實施例，資料線電壓434a至434c亦可驅動至由一電源供應器或一些其他源提供之一進一步預充電電壓，諸如可由第一供應器240或第二供應器250產生之一電壓。該進一步預充電電壓可經組態以在通道材料255上提供不同於容易獲取之供應電壓VCC之一最佳預充電電壓條件。該進一步預充電電壓可大於大約3.3V但不應超過可能損壞相關聯裝置之一電壓(例如，一閘極氧化物崩潰電壓)。

時序圖400中在資料線電壓434a至434c下方展示在一未選定子塊305之選定線335上之一第一汲極選擇閘極(SGD)電壓435及一選定子塊310之選定線340上之一第二汲極選擇閘極(SGD)電壓440。根據一例示性實施例，在編程操作444a之初始部分中，第一汲極選擇閘極(SGD)電壓435及第二汲極選擇閘極(SGD)電壓440高至大約4V以使第一子塊305之汲極選擇閘極130及第二子塊310將資料線電壓434a至434c耦合至塊300中所有串100之通道材料255。以此方式，一預充電電壓(例如，大約VCC)施加至選定記憶體胞360與未選定記憶體胞365兩者之通道材料255。在選定記憶體胞360及未選定記憶體胞365之通道材料255上之電壓460、465分別展示於汲極選擇閘極(SGD)電壓下方。在編程操作444a之初始部分中，電壓460、465可為大約2V至3.3V(大約等於VCC)。

在電壓460、465下方分別展示為在一選定存取線355及一未選定存取線375上之電壓455、475。在編程操作444a之初始部分期間，選定存取線電壓455與未選定存取線電壓475兩者被驅動至一通過電壓 (例如，根據一例示性實施例大約為10V)以在記憶體胞之裝置通道中(圖中未展示)提供導電條件。該導電條件幫助確保沒有通道材料255之部分與在編程操作444a之初始部分中施加至通道材料255之一預充電電壓隔離，否則其將降級一預充電電壓且因此減少在相關聯通道材料255上對編程干擾效應之抗阻。

在時序圖400上之存取線電壓下方展示分別對應於跨在選定記憶體胞360及未選定記憶體胞365中之穿隧氧化物之一電壓之穿隧氧化物電壓425a、425b。根據一例示性實施例，在一編程操作之一初始部分期間穿隧氧化物電壓425a、425b可大約為6.5至8V。在編程操作之此部分期間，穿隨氧化物電壓兩者可大約等於各自存取線電壓與通道材料預充電電壓之間之電壓差。

在編程操作444a之初始部分期間，耦合至源極選擇閘極120之選定線上之一電壓430保持在大約0V以幫助保持記憶體胞之通道材料255與共同源極126隔離。

轉向編程操作444b之隨後部分，在耦合至不包含選定用於編程之一記憶體胞360之串之資料線334a、334c上之電壓434a、434c處於一編程抑制位準。例如，在其中一預充電電壓位準相等於一編程抑制電壓位準之實施例中，電壓434a及434c可保持在與編程操作444a之初始部分中相同之電壓位準(例如，大約等於一供應電壓VCC)。相反地，在耦台至包含選定用於編程之一記憶體胞360之串之資料線334b上之電壓434b可降低至編程致能電壓位準。例如，資料線電壓434b可藉由(例如)將資料線334b耦合至記憶體裝置之GND而減少至大約GND(例如，0V)。

在編程操作444b之隨後部分期間，一未選定子塊305之一選擇線335上之電壓435被驅動至大約0V以確保未選定子塊305之汲極選擇閘極130不傳導。因此，當保持施加於編程操作444a之初始部分之預充 電電壓(例如，大約等於VCC)時，未選定子塊305之串之通道材料255允許浮動。

隨後，回應於在一選定存取線365上施加一編程電壓，未選定子塊之串之通道材料電壓465經展示以根據由選定存取線355上之編程電壓在相關聯通道材料255上引起之一耦合電壓自預充電電壓(大約VCC)上升。對未經編程之通道材料255上之預充電電壓添加所引起之耦合電壓係由於在編程操作之此部分期間，選定存取線電壓455上升至大約20V。

在編程操作444b之隨後部分期間，將一選定子塊310之一選擇線340上之電壓440驅動至大約1V使得選定子塊310之汲極選擇閘極130以一足夠低之開啟通道電阻進行傳導以允許在與選定記憶體胞360相關聯之對應通道材料255上提供編程致能資料線電壓434b(例如，0V)。相應地，根據以上所描述之例示性實施例，在編程操作之此部分期間，選定記憶體胞之通道材料上之電壓460經展示以獲取由資料線電壓434b提供之大約0V位準。

在編程操作444b之隨後部分期間，選定存取線355提供大約20V之編程電壓至選定記憶體胞360。因此，在編程操作之隨後部分期間，選定存取線電壓455經展示以上升至編程電壓之20V位準。施加至選定記憶體胞360之控制閘極之編程電壓(即，選定存取線電壓455)足以產生與施加至存取線之編程電壓與編程致能通道材料電壓460之間之一電壓差大約成比例之一編程靜電位。因此，選定記憶體胞360之穿隧氧化物電壓425a將獲得接近20V編程電壓之一電壓但實際上可由對應電荷儲存結構135上所感應之電荷及所儲存之資料值判定(即，一「1」或一「0」)。

在編程操作444b之隨後部分期間，未選定記憶體胞365之穿隧氧化物電壓425b可小於大約1V至2V，其取決於耦合電壓之量值、洩漏 電流及涉及將預充電電壓耦合至通道材料255之汲極選擇閘極130之裝置臨限值。施加至未選定存取線375之電壓475可保持在編程操作444a之初始部分中提供之10V位準處。以此方式，在編程操作之隨後部分期間，記憶體胞112之裝置通道(圖中未展示)中之傳導條件延續。

在編程操作444b之隨後部分期間，選擇線上耦合至源極選擇閘極之電壓430保持在大約0V之一值以使記憶體胞之通道材料255持續與共同源極126絕緣。

圖5係根據一例示性實施例，繪示減少編程干擾效應之一種方法。現參考圖1至圖5，可以看出該方法以施加510一預充電電壓至一塊記憶體胞之資料線334a、334b、334c開始。該方法繼續施加520電壓至該塊記憶體胞之選擇裝置130以將資料線334a、334b、334c耦合至該等資料線之串之相關聯通道材料255。例如，如圖4中所展示，在編程操作444a之初始部分中，該塊之汲極選擇閘極可耦合至汲極選擇閘極(SGD)電壓435、440之一者中。該方法繼續施加530通過電壓至該塊之存取線。例如，在編程操作444a之初始部分期間，存取線可耦合至存取線電壓455、475之一者。因此，該塊之串之通道材料被預充電至施加於資料線之預充電電壓。

該方法繼續去耦合550未選定子塊之記憶體胞。例如，可將施加至未選定子塊之選擇線之一汲極選擇閘極(SGD)電壓435驅動至大約0V。在此情況下，未選定子塊305之汲極選擇閘極130不傳導且因此允許未選定子塊之相關聯通道材料255浮動，同時保持在編程操作444a之初始部分中提供之預充電電壓(大約等於VCC)。該方法繼續施加560一編程致能電壓(例如，0V)至耦合至一選定串記憶體胞(例如，包含選定記憶體胞360之一串)之一選定資料線334b。

該方法繼續施加570一電壓至一選擇裝置之動作以將選定資料線耦合至選定串之通道材料。例如，可將施加至該選定子塊之一選擇線 340之一汲極選擇閘極(SGD)電壓440驅動至大約1V。因此，選定串(且因此選定記憶體胞)之通道材料處於施加至選定資料線之編程致能電壓下。

該方法以施加590編程電壓至耦合至選定記憶體胞360之存取線結束。例如，可將施加至選定記憶體胞360之存取線電壓455驅動至大約20V之一電壓。

圖6係根據本發明之各種實施例呈一記憶體裝置600形式之一裝置之一方塊圖。記憶體裝置600耦合至一控制匯流排605以通過控制信號線610接收多個控制信號。記憶體裝置600亦耦合至一位址匯流排615以接收位址信號線620上之位址信號且進一步耦合至一資料匯流排625以發送及接收資料信號。儘管描繪為接收於個別實體匯流排上，資料信號亦可經多工且接收於相同的實體匯流排。

記憶體裝置600包含一或多個陣列630之記憶體胞。根據本發明之各種實施例，陣列630之記憶體胞可包括非揮發性記憶體胞(例如，具有浮動閘極電晶體或電荷收集電晶體)。記憶體裝置600可為一反及記憶體裝置。陣列630可包含駐留於一單一晶粒或多個晶塊上作為記憶體裝置600之部件之多個庫及塊之記憶體胞。在陣列630中之記憶體胞可為單位準(SLC)或多位準(MLC)記憶體胞或其等之組合。陣列630可包含圖3中所展示之記憶體胞112之串100之塊300之一或多個。第一供應器240及第二供應器250可耦合至陣列630。

一位址電路635可鎖存在位址信號線620上接收之位址信號。該等位址信號可藉由一列解碼器640及一行解碼器645解碼以存取儲存於陣列630中之資料。記憶體裝置600可藉由使用一感測/快取電路650中之感測裝置感測陣列630中之記憶體胞中之電壓或電流改變而讀取陣列630中之資料。

一資料輸入及輸出(I/O)電路655通過耦合至資料匯流排625之外 部(例如，資料I/O)節點660實施雙向資料通信。I/O電路655可包含驅動器及接收器電路665。記憶體裝置600包含經組態以支持記憶體裝置600之操作之一控制器，諸如將資料寫入至陣列630及/或自陣列630擦除資料。該控制器可包括(例如)在一相同或不同於包含陣列630及/或記憶體裝置600之任何或所有其他組件之一晶粒上之控制電路670(例如，經組態以實施一狀態機)。該控制器可包括控制電路670、韌體、軟體或前述之任意或所有之組合。資料可通過信號線646在感測/快取電路650及I/O電路655之間傳送。第一供應器240及第二供應器250可由該控制器控制。圖1至圖5中所展示之本發明之實施例可使用該控制器實施，諸如其中該控制器經組態以引起待執行之所揭示方法之動作之一或多個。

各驅動器及接收器電路665包含一驅動器電路675。可提供控制信號至驅動器電路675(例如，通過耦合至控制電路670之控制邏輯680)。控制邏輯680可通過線685及690提供控制信號給驅動器電路675。

儘管已參考特定例示性實施例描述本發明，應明白可在不背離本發明之較廣泛範疇之情況下對此等實施例作出各種修改及改變。因此，該說明書及該等圖示被視為闡釋性而非限制性意義。形成其中之一部分之附圖以說明(而非限制)方式展示其中可實行標的之特定實施例。所繪示之實施例經足夠詳細地描述以使熟習此項技術者實行本文中所揭示之教示。可使用其他實施例且可自其衍生出其他實施例，使得在不背離本發明之範疇之情況下作出結構及邏輯替代及改變。因此，此【實施方式】不應以限制性意義視之，且各種實施例之範疇連同此等申請專利範圍有權擁有之等效物之完整範圍僅藉由隨附申請專利範圍定義。

若實際上揭示一個以上實施例，本文中發明標的之此等實施例 可分別及/或統稱為術語「發明」，此僅為方便起見而非意欲將此申請案之範疇自動限制於任何單一發明概念。因此，儘管本文中已繪示及描述特定實施例，應瞭解計劃達成相同目的之任何配置可替代所展示之特定實施例。本發明意欲涵蓋各種實施例之任何及所有調適或變動。熟習此項技術者在檢視上述描述後應瞭解上述實施例之組合及本文未明確描述之其他實施例。

可提供本文中所描述之組件、操作或結構之複數個例項作為一單一例項。最後，各種組件、操作及資料儲存之間之邊界可略微任意且特定操作可依特定闡釋性組態為背景而繪示。可設想功能性之其他分配且可落入本發明之範疇中。一般而言，例示性組態中呈現為單獨組件之結構及功能可實施為一組合結構或組件。類似地，呈現為一單一組件之結構及功能性可實施為單獨組件。此等及其他變動、修改、添加及改良均在本發明之範疇中。在不背離本發明之範疇之情況下，來自任何實施例之一或多個特徵可與任何其他實施例之一或多個特徵組合。

在本文獻中，術語「一」如專利文獻中常用般用以包含一或一個以上。在本文獻中，除非另有說明，術語「或」指代一非排他性或，例如「A或B」包含「A但非B」、「B但非A」及「A及B」。此外，本文獻中所指代之所有公開案、專利及專利文獻之全文以引用的方式併入，儘管以引用的方式個別併入。在本文獻與以引用的方式併入之該等文獻之間有不一致的使用發生的情況下，以引用方式併入之使用應被視為對本文獻之補充；對於不能協調之不一致，按本文獻中之使用控制。

提供【摘要】及【發明內容】以遵循規定，該規定需要摘要將容許讀者快速地確認本技術揭示之本質。據認為其並非用以解釋或限制申請專利範圍之範疇或意義。此外，在前述【實施方式】中，可以 看出為簡化本發明之目的使各種特徵一起分組在一單一實施例中。此發明方法不應被解釋為反映本發明之所揭示之實施例必須使用比每一請求項中明確引用之特徵更多的特徵之一意圖。相反地，由於下列請求項反映，發明標的在於特徵少於一單一揭示之實施例之全部特徵。因此特此將下列請求項併入「實施方式」中，就此點而論，每一請求項均可作為本發明之一個別實施例。

100‧‧‧一串記憶體胞

112‧‧‧記憶體胞

120‧‧‧源極選擇閘極

126‧‧‧共同源極

130‧‧‧汲極選擇閘極

150‧‧‧控制閘極

305‧‧‧記憶體胞子塊

310‧‧‧記憶體胞子塊/第二記憶體胞子塊

334a‧‧‧資料線

334b‧‧‧資料線

334c‧‧‧資料線

335‧‧‧第一選擇線

355‧‧‧存取線/第二存取線

360‧‧‧記憶體胞

365‧‧‧記憶體胞

370‧‧‧記憶體胞

375‧‧‧第一存取線

Claims (24)

1. 一種用於降低編程干擾之方法，其包括：在一編程操作之一第一部分期間，預充電一塊記憶體胞(a block of memory cells)之一未選定子塊及一選定子塊兩者中之若干串記憶體胞之通道材料至一預充電電壓；在預充電該未選定子塊及該選定子塊中之該等串記憶體胞之通道材料之後，在該編程操作之一第二部分期間，施加一編程電壓至該塊記憶體胞之該選定子塊中之一選定記憶體胞，其中該選定記憶體胞耦合至與該未選定子塊中之一未選定記憶體胞相同之一存取線；在該編程操作之該第二部分期間，容許該未選定子塊中之該等串記憶體胞之通道材料浮動，其中該預充電包括在施加該編程電壓至該選定子塊中之該選定記憶體胞之前，預充電該塊記憶體胞之該未選定子塊及該選定子塊中之該等串記憶體胞之通道材料至該預充電電壓。
2. 如請求項1之方法，其中預充電包括：致能該未選定子塊中之該串記憶體胞之選擇閘極以將該預充電電壓耦合至該未選定子塊中之該串記憶體胞之該通道材料。
3. 如請求項1之方法，其中預充電包括預充電該通道材料至包含該塊記憶體胞之一記憶體裝置之大約一供應電壓。
4. 如請求項1之方法，其中預充電包括預充電該通道材料至大於包含該塊記憶體胞之該記憶體裝置之一供應電壓之一電壓。
5. 如請求項1之方法，其中預充電包括預充電該未選定子塊中之所有該串記憶體胞之通道材料至該預充電電壓。
6. 如請求項1之方法，其進一步包括：在該編程操作之該第二部分 期間，施加經組態以容許該選定記憶體胞之編程之一電壓。
7. 如請求項1之方法，其進一步包括：在該編程操作之該第二部分期間，容許該未選定子塊中之該串記憶體胞之該通道材料浮動。
8. 如請求項1之方法，其中預充電進一步包括：在該編程操作之該第一部分期間，施加一通過電壓至耦合至該未選定子塊中之該串記憶體胞之存取線。
9. 如請求項1之方法，其進一步包括：在該編程操作之該第二部分期間，施加一編程致能電壓至一資料線，其中該資料線耦合至該未選定子塊中之該串記憶體胞且耦合至包含該選定記憶體胞之該選定子塊中之一串記憶體胞。
10. 如請求項9之方法，其中施加一編程致能電壓至該資料線包括將該資料線耦合至包含該塊記憶體胞之一記憶體裝置之一接地。
11. 如請求項10之方法，其進一步包括：在該編程操作之該第二部分期間，致能一串記憶體胞中之一選擇閘極將該編程致能電壓耦合至該選定記憶體胞之通道材料。
12. 如請求項8之方法，其中該等存取線包括未選定存取線及一選定存取線，且其中該等選定存取線包括耦合至該選定記憶體胞之該存取線，該方法進一步包括：在該編程操作之該第二部分期間，施加該通過電壓至該等未選定存取線。
13. 一種記憶體裝置，其包括：一塊記憶體胞之一第一子塊中之一第一串記憶體胞，該第一子塊包括一未選定子塊，其中該第一串記憶體胞包含一第一選擇閘極且其中該第一串記憶體胞耦合至存取線；該塊記憶體胞之一第二子塊中之一第二串記憶體胞，該第二子塊包括一選定子塊，其中該第二串記憶體胞包含一第二選擇 閘極且其中該第二串記憶體胞耦合至耦合至該第一串記憶體胞之該等存取線；一資料線，其耦合至該第一串及該第二串；及一控制器，其經組態以引起：在施加一編程電壓在該第二串記憶體胞之一選定記憶體胞上之前且在一編程操作之一第一部分期間，該第一串及該第二串記憶體胞之通道材料預充電至一預充電電壓；在該選定記憶體胞上之該編程操作之一第二部分期間，施加該編程電壓至該第二串之該選定記憶體胞；及容許該未選定子塊中之該串記憶體胞之通道材料浮動係藉由接地耦合至該第一串記憶體胞之一選擇閘極之一選擇線。
14. 如請求項13之裝置，其中經組態以引起該第一串記憶體胞之該通道材料預充電至該預充電電壓之該控制器包括該控制器經組態以引起：施加該預充電電壓至該資料線；及致能該第一選擇閘極將該預充電電壓耦合至該第一串記憶體胞之該通道材料。
15. 如請求項14之裝置，其中經組態以引起該第一串記憶體胞之該通道材料預充電至該預充電電壓之該控制器進一步包括經組態以引起致能該第二選擇閘極將該預充電電壓耦合至該第二串記憶體胞之通道材料之控制器。
16. 如請求項14之裝置，其中經組態以引起該第一串記憶體胞之該通道材料預充電至該預充電電壓之該控制器進一步包括經組態以引起在該編程操作之該第一部分期間施加一通過電壓至該等存取線之控制器。
17. 如請求項13之裝置，其中該控制器進一步經組態以引起：在該 等選定記憶體胞上之該編程操作之該第二部分期間，該第一串之該通道材料浮動。
18. 如請求項13之裝置，其中該控制器進一步經組態以引起：在該編程操作之該第二部分期間，施加一編程致能電壓至該資料線。
19. 如請求項18之裝置，其中該控制器進一步經組態以引起：在該編程操作之該第二部分期間，使該第二選擇閘極將該編程致能電壓耦合至該選定記憶體胞之通道材料。
20. 如請求項19之裝置，其中在該編程操作期間，該選定記憶體胞耦合至該等存取線之一選定存取線及該等存取線之其他存取線包括未選定存取線，且其中該控制器進一步經組態以引起：在該編程操作之該第二部分期間，施加一通過電壓至該等未選定存取線。
21. 如請求項13之裝置，其中該第一串記憶體胞包括：第一複數個記憶體胞，其等至少部分地圍繞一第一圓柱體之半導體材料且其中該第二串記憶體胞包括第二複數個記憶體胞，其等至少部分地圍繞一第二圓柱體之半導體材料。
22. 如請求項21之裝置，其中該第一子塊包括：具有耦合至一第一選擇線之汲極選擇閘極之該塊記憶體胞之多串記憶體胞，該第二子塊包括具有耦合至一第二選擇線之汲極選擇閘極之該塊記憶體胞之多串記憶體胞，該第一子塊之該等串記憶體胞包含該第一串，該第一選擇閘極包括耦合至該第一選擇線之該等汲極選擇閘極之一各自者，該第二子塊之該等串記憶體胞包含該第二串，及該第二選擇閘極包括耦合至該第二選擇線之該等汲極選擇閘極之一各自者。
23. 如請求項22之裝置，其中該第一子塊之該等串記憶體胞及該第 二子塊之該等串記憶體胞耦合至一共同源極。
24. 如請求項23之裝置，其中該第一子塊及該第二子塊之該等串記憶體胞包含耦合至一相同選擇線之源極選擇閘極。