TWI597715B - 抗干擾積體電路 - Google Patents

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駱亭融
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Description

抗干擾積體電路
本發明是有關於一種抗干擾積體電路。
以現有技術而言，降壓式積體電路(Buck Integrated Circuit)經由回授電阻設定輸出電壓，當回授電壓小於參考電壓，恆定時間控制電路將會輸出閘極脈波(Gate Pulse)，即可達到輸出電壓的設定。回授電壓拉回積體電路內部的比較器，並與積體電路內部的參考電壓做比較。當回授電壓低於參考電壓時，閘極脈波就會產生一組信號提供給功率級作電壓提升，以達到電壓平衡的效果。這樣的電壓回授控制方式，最大的優點在於當輸出電流在快速輕重載切換的時候，將會改變積體電路的開關切換頻率，以達到低漣波(Ripple)的效果。然而，當兩個恆定時間降壓型積體電路(Constant-on-Time Bulk Integrated Circuit，COT Bulk IC)佈局走線過近時，其中一個恆定時間降壓型積體電路的回授電壓，會因另一個恆定時間降壓型積體電路在閘極脈波輸出時受到干擾，導致回授電壓低於參考電壓而發生誤動作，以致輸出電壓漣波變大。
本發明提供一種抗干擾積體電路，避免相鄰的恆定時間降壓型積體電路所造成之相互干擾，導致頻率脈波的誤動作。本發明所提供的抗干擾積體電路，增加一腳位用以偵測當另一恆定時間降壓型積體電路的閘極脈波是否為高電位(High)的狀態。當該另一恆定時間降壓型積體電路的閘極脈波為高電位，抗干擾積體電路的內部會開啟金氧半場效電晶體，拉高功率級的回授電壓，使該功率級的回授電壓不低於參考電壓，避免錯誤的脈波輸出。
本發明之一實施方式提供一種抗干擾積體電路，適用於避免一鄰近積體電路所帶來的干擾作用，所導致一頻率脈波的誤動作，其中，該抗干擾積體電路輸出一第一時間訊號，該鄰近積體電路輸出一第二時間訊號，該抗干擾積體電路包括：一邏輯電路、一加法器及一比較器。邏輯電路接收該第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波。加法器連接至該邏輯電路，疊加一第一訊號及該閘極脈波。比較器連接至該加法器，根據該加法器的訊號疊加結果，該比較器輸出該頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。
於部分實施方式中，其中該第一訊號即為該第一時間訊號，該加法器疊加該第一時間訊號及該閘極脈波，以輸出一疊加訊號，該比較器比較一參考訊號與該疊加訊號，當該參考訊號的電壓值大於或等於該疊加訊號，該比較器即輸出該頻率脈波。
於部分實施方式中，該抗干擾積體電路更包括一恆定時間控制電路，該恆定時間控制電路根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為該抗干擾積體電路尚未受到該鄰近積體電路所帶來的干擾時，所原始產生的時間訊號。
於部分實施方式中，該抗干擾積體電路更包括：一功率級電路及一第一電阻及一第二電阻。功率級電路連接至該恆定時間控制電路，接收該第一原始時間訊號。第一電阻連接至該功率級電路，第二電阻連接至該第一電阻，該第一原始時間訊號透過該功率級電路及該第一電阻及該第二電阻的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為三角波訊號。
於部分實施方式中，該抗干擾積體電路更包括：一參考電壓產生器。該參考電壓產生器連接至該比較器，產生該參考訊號，該參考電壓產生器可以是一電源供應器。
於部分實施方式中，其中該第一訊號為一參考訊號，該加法器疊加該參考訊號及該閘極脈波，以輸出該疊加訊號，該比較器比較該第一時間訊號與該疊加訊號，當該疊加訊號的電壓值大於或等於該第一時間訊號的電壓值，該比較器即輸出該頻率脈波。
於部分實施方式中，該抗干擾積體電路中的該參考電壓產生器透過該加法器連接至該比較器，該參考電壓產生器產生該參考訊號，該參考電壓產生器可以是一電源供 應器。
本發明之一實施方式提供一種抗干擾積體電路，適用於避免一鄰近積體電路所帶來的干擾作用，所導致一頻率脈波的誤動作，其中，該抗干擾積體電路輸出一第一時間訊號，該鄰近積體電路輸出一第二時間訊號，該抗干擾積體電路包括：一邏輯電路、一比較器及一邏輯控制器。該邏輯電路接收該第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波。比較器用以比較一參考訊號與該第一時間訊號，當該參考訊號的電壓值大於或等於該第一時間訊號的電壓值，輸出一特定頻率脈波。邏輯控制器接收該閘極脈波及該特定頻率脈波，並將該閘極脈波及該特定頻率脈波兩者進行互斥或(Exclusive OR)運算，運算結果即為該頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。
於部分實施方式中，上述的抗干擾積體電路更包括一恆定時間控制電路。該恆定時間控制電路根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為該抗干擾積體電路尚未受到該鄰近積體電路所帶來的干擾時，所原始產生的時間訊號。
於部分實施方式中，上述的抗干擾積體電路更包括一功率級電路及一第一電阻及一第二電阻。功率級電路連接至該恆定時間控制電路，接收該第一原始時間訊號。第一電阻，連接至該功率級電路，第二電阻連接至該第一電阻，該第一原始時間訊號透過該功率級電路及該第一電阻及 該第二電阻的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為三角波訊號。
於部分實施方式中，上述的抗干擾積體電路更包括一參考電壓產生器，該參考電壓產生器連接至該比較器，產生該參考訊號，該參考電壓產生器可以是一電源供應器。
100‧‧‧抗干擾積體電路
105‧‧‧鄰近積體電路
110‧‧‧邏輯電路
115‧‧‧加法器
120‧‧‧比較器
125‧‧‧恆定時間控制電路
130‧‧‧功率級電路
135‧‧‧電壓源
140‧‧‧參考電壓產生器
145‧‧‧加法器
150‧‧‧反相器
155‧‧‧邏輯控制器
200‧‧‧抗干擾積體電路
300‧‧‧抗干擾積體電路
R1‧‧‧第一電阻
R2‧‧‧第二電阻
C1‧‧‧電容
第1A圖繪示本發明第一實施方式之抗干擾積體電路的功能方塊圖。
第1B圖繪示本發明第一實施方式之抗干擾積體電路的訊號波型示意圖。
第2A圖繪示本發明第二實施方式之抗干擾積體電路的功能方塊圖。
第2B圖繪示本發明第二實施方式之抗干擾積體電路的訊號波型示意圖。
第3A圖繪示本發明第三實施方式之抗干擾積體電路的功能方塊圖。
第3B圖繪示本發明第三實施方式之抗干擾積體電路的訊號波型示意圖。
以下將以圖式揭露本發明之複數個實施方式，為 明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
關於本文中所使用之『及/或』，係包括所述事物的任一或全部組合。
關於本文中所使用之用詞，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
第1A圖繪示本發明第一實施方式之抗干擾積體電路的功能方塊圖，第1B圖繪示本發明第一實施方式之抗干擾積體電路的訊號波型示意圖。本發明第一實施例提出一種抗干擾積體電路100，適用於避免鄰近積體電路105所帶來的干擾作用，所導致頻率脈波的誤動作，其中，抗干擾積體電路100輸出一第一時間訊號，鄰近積體電路105輸出一第二時間訊號。抗干擾積體電路100包括：邏輯電路110、加法器115、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、第一電阻R1、第二電阻R2、電容 C1。
在本發明第一實施方式中，邏輯電路110接收相關於鄰近積體電路105的第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波。參考電壓產生器140產生參考訊號，參考電壓產生器可以是一電源供應器，在本發明中連接至比較器120。恆定時間控制電路125，根據頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為抗干擾積體電路100尚未受到鄰近積體電路105所帶來的干擾時，所原始產生的時間訊號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間訊號。第一電阻R1連接至功率級電路130，第二電阻R2連接至第一電阻R1，該第一原始時間訊號透過功率級電路130及第一電阻R1及第二電阻R2的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為三角波訊號。
加法器115連接至邏輯電路110，加法器115接收該閘極脈波，並疊加第一訊號及閘極脈波，以輸出一疊加訊號。比較器120連接至加法器115，根據加法器115的訊號疊加結果，比較器120輸出頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。在本發明第一實施方式中，該第一訊號即為第一時間訊號。加法器115疊加第一時間訊號及閘極脈波，以輸出一疊加訊號，比較器120比較一參考訊號與該疊加訊號，當該參考訊號的電壓值大於或等於該疊加訊號，比較器120即輸出該頻率脈波，如第1B圖所示。
由於鄰近積體電路105將會對抗干擾積體電路 100本體產生干擾，據此，本發明提出的抗干擾實施方式，將鄰近積體電路105所產生的第二時間訊號，透過邏輯電路110產生閘極脈波，透過此閘極派波，了解鄰近積體電路105的時序訊號的高低電位變化。在第二時間訊號為高電位時，相對於抗干擾積體電路100而言，容易產生雜訊以干擾第一時間訊號。據此，邏輯電路110將第二時間訊號轉換成的閘極脈波，再利用加法器115疊加第一時間訊號與閘極脈波。透過加法器115的疊加作用所產生的疊加訊號，利用閘極脈波在部分時序的高電位，提高了於第一時間訊號在部分時序的電位，此部分時序即是可能被第二時間訊號干擾的部分。
換言之，在被干擾之前，先提高這些容易受干擾時序上的電位。將第一時間訊號疊加閘極脈波，而成疊加訊號，使得疊加訊號在這些易受干擾的時序上，其電位仍高於參考訊號。這是因為在本發明的電路設計下，當參考訊號的電壓值大於或等於該疊加訊號時，抗干擾積體電路100即正常輸出頻率脈波。上述的疊加機制，即是避免第一時間訊號的電位在固有時序(正常輸出頻率脈波的時序)之外，因為雜訊干擾而低於參考訊號，進而在非固有時序下，異常輸出頻率脈波。
第2A圖繪示本發明第二實施方式之抗干擾積體電路的功能方塊圖，第2B圖繪示本發明第二實施方式之抗干擾積體電路的訊號波型示意圖，其與本發明第一實施方式有不同的電路構件組合方式。在本發明第二實施例中，提出另一種抗干擾積體電路200，避免鄰近積體電路105所帶來的干擾作 用，所導致頻率脈波的誤動作，其中，抗干擾積體電路200輸出第一時間訊號，鄰近積體電路105輸出第二時間訊號。抗干擾積體電路200包括：邏輯電路110、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、加法器145、反相器150、第一電阻R1、第二電阻R2、電容C1。
在本發明第二實施方式中，邏輯電路110接收相關於鄰近積體電路105的第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波。在第二實施方式中，參考電壓產生器140透過加法器145連接至比較器120，參考電壓產生器140產生參考訊號，其可以是一電源供應器。恆定時間控制電路125根據頻率脈波的週期，輸出第一原始時間訊號，該第一原始時間訊號為一數位訊號，其為抗干擾積體電路200尚未受到鄰近積體電路105所帶來的干擾時，所原始產生的時間訊號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間訊號。第一電阻R1連接至功率級電路130，第二電阻R2連接至第一電阻R1，該第一原始時間訊號透過功率級電路130及第一電阻R1及第二電阻R2的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為三角波訊號。
加法器145連接至邏輯電路110，加法器145接收已透過反相器150進行反相位的該閘級脈波，加法器145並疊加第一訊號及反相後的閘極脈波，以輸出一疊加訊號。比較器120連接至加法器145，根據加法器145的訊號疊加 結果，比較器120輸出頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。在本發明第二實施方式中，該第一訊號為參考訊號，加法器145疊加參考訊號及反相後的閘極脈波，以輸出疊加訊號，比較器120比較第一時間訊號與疊加訊號，當該疊加訊號的電壓值大於或等於該第一時間訊號的電壓值，比較器145即輸出該頻率脈波，如第2B圖所示。
由於鄰近積體電路105將會對抗干擾積體電路200本體產生干擾，據此，本發明提出的抗干擾第二實施方式，將鄰近積體電路105所產生的第二時間訊號，透過邏輯電路110產生閘極脈波，透過此閘極派波，了解鄰近積體電路105的時序訊號的高低電位變化。在第二時間訊號為高電位時，相對於抗干擾積體電路200而言，容易產生雜訊以干擾第一時間訊號。據此，在第二實施方式中，邏輯電路110將第二時間訊號轉換成的閘極脈波，利用加法器145並疊加參考訊號及反相後的閘極脈波，輸出疊加訊號。透過加法器145的疊加作用所產生的疊加訊號，利用閘極脈波在部分時序的高電位反相，拉低參考訊號在部分時序的電位，此部分時序即是可能被第二時間訊號干擾的部分。
換言之，在被干擾之前，先降低這些容易受干擾時序上的參考訊號電位。將參考訊號疊加反相後的閘極脈波，而成疊加訊號，使得疊加訊號在這些易受干擾的時序上，其電位能低於第一時間訊號。這是因為在本發明第二實施方式的電路設計下，當該疊加訊號的電壓值大於或等於第一時間訊號時，抗干擾積體電路200即正常輸出頻率脈波。 上述的疊加機制，即是避免第一時間訊號的電位在固有時序(正常輸出頻率脈波的時序)之外，因為雜訊干擾而低於參考訊號，進而在非固有時序下，異常輸出頻率脈波。
第3A圖繪示本發明第三實施方式之抗干擾積體電路的功能方塊圖，第3B圖繪示本發明第三實施方式之抗干擾積體電路的訊號波型示意圖，其與本發明第一及第二實施方式有不同的電路構件組合方式。在本發明第三實施例中，提出另一種抗干擾積體電路300，避免鄰近積體電路105所帶來的干擾作用，所導致頻率脈波的誤動作，其中，抗干擾積體電路300輸出第一時間訊號，鄰近積體電路105輸出第二時間訊號。抗干擾積體電路300包括：邏輯電路110、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、邏輯控制器155、第一電阻R1、第二電阻R2、電容C1。
在本發明第三實施方式中，邏輯電路110接收相關於鄰近積體電路105的第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波。在第三實施方式中，參考電壓產生器140連接至比較器120，參考電壓產生器140產生參考訊號，其可以是一電源供應器。恆定時間控制電路125根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為抗干擾積體電路300尚未受到鄰近積體電路105所帶來的干擾時，所原始產生的時間訊號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間訊號。第一電阻R1連接至功率級電路 130，第二電阻R2連接至第一電阻R1，該第一原始時間訊號透過功率級電路130及第一電阻R1及第二電阻R2的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為三角波訊號。
在第三實施方式中，邏輯電路110接收該第二時間訊號，根據該第二時間訊號的時序，輸出閘極脈波。比較器120比較該參考訊號與該第一時間訊號，當該參考訊號的電壓值大於或等於該第一時間訊號的電壓值，輸出一特定頻率脈波。邏輯控制器155接收該閘極脈波及該特定頻率脈波，並將該閘極脈波及該特定頻率脈波兩者進行互斥或(Exclusive OR)運算，運算結果即為該頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期，如第3B圖所示。
由於鄰近積體電路105將會對抗干擾積體電路300本體產生干擾，據此，本發明提出的抗干擾第二實施方式，將鄰近積體電路105所產生的第二時間訊號，透過邏輯電路110產生閘極脈波，透過此閘極派波，了解鄰近積體電路105的時序訊號的高低電位變化。在第二時間訊號為高電位時，相對於抗干擾積體電路300而言，容易產生雜訊以干擾第一時間訊號。如第3B圖所示，因受雜訊干擾，當參考訊號大於或等於第一時間訊號時，將會輸出一特定頻率脈波，此特定頻率脈波有部分是異常的輸出(如虛線處)，此異常的情況即是來自於第二時間訊號所產生的干擾。據此，本發明利用邏輯控制器155該閘極脈波及該特定頻率脈波兩 者進行Exclusive OR運算，當該閘極脈波及該特定頻率脈波兩者都是高電位之時，則忽略此脈波，因其可能是干擾所致。在進行此Exclusive OR運算之後，所輸出的即為正常運作下的頻率脈波輸出，其週期同於該第一時間訊號的週期。
本發明提供一種抗干擾積體電路，避免相鄰的恆定時間降壓型積體電路所造成之相互干擾，導致頻率脈波的誤動作。本發明所提供的抗干擾積體電路，增加一腳位用以偵測當另一恆定時間降壓型積體電路的閘極脈波是否為高電位(High)的狀態。當該另一恆定時間降壓型積體電路的閘極脈波為高電位，抗干擾積體電路的內部會開啟金氧半場效電晶體，拉高功率級的回授電壓，使該功率級的回授電壓不低於參考電壓，避免錯誤的脈波輸出。
雖然本發明已以多種實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧抗干擾積體電路
105‧‧‧鄰近積體電路
110‧‧‧邏輯電路
115‧‧‧加法器
120‧‧‧比較器
125‧‧‧恆定時間控制電路
130‧‧‧功率級電路
135‧‧‧電壓源
140‧‧‧參考電壓產生器
R1‧‧‧第一電阻
R2‧‧‧第二電阻
C1‧‧‧電容

Claims (13)

  1. 一種抗干擾積體電路，適用於避免一鄰近積體電路所帶來的干擾作用，所導致一頻率脈波的誤動作，其中，該抗干擾積體電路輸出一第一時間訊號，該鄰近積體電路輸出一第二時間訊號，該抗干擾積體電路包括：一邏輯電路，接收該第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波；一加法器，連接至該邏輯電路，疊加一第一訊號及該閘極脈波；以及一比較器，連接至該加法器，根據該加法器的訊號疊加結果，該比較器輸出該頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。
  2. 如申請專利範圍第1項的抗干擾積體電路，其中該第一訊號即為該第一時間訊號，該加法器疊加該第一時間訊號及該閘極脈波，以輸出一疊加訊號，該比較器比較一參考訊號與該疊加訊號，當該參考訊號的電壓值大於或等於該疊加訊號，該比較器即輸出該頻率脈波。
  3. 如申請專利範圍第2項的抗干擾積體電路，更包括：一恆定時間控制電路，根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為該抗干擾積體電路尚未受到該鄰近積體電路所帶來的干擾時，所原始產生的時間訊號。
  4. 如申請專利範圍第3項的抗干擾積體電路，更包括：一功率級電路，連接至該恆定時間控制電路，接收該第一原始時間訊號；一第一電阻，連接至該功率級電路；以及一第二電阻，連接至該第一電阻，該第一原始時間訊號透過該功率級電路及該第一電阻及該第二電阻的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為一三角波訊號。
  5. 如申請專利範圍第2項的抗干擾積體電路，更包括：一參考電壓產生器，連接至該比較器，產生該參考訊號，該參考電壓產生器是一電源供應器。
  6. 如申請專利範圍第1項的抗干擾積體電路，其中該第一訊號為一參考訊號，該加法器疊加該參考訊號及該閘極脈波，以輸出該疊加訊號，該比較器比較該第一時間訊號與該疊加訊號，當該疊加訊號的電壓值大於或等於該第一時間訊號的電壓值，該比較器即輸出該頻率脈波。
  7. 如申請專利範圍第6項的抗干擾積體電路，更包括： 一恆定時間控制電路，根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為該抗干擾積體電路尚未受到該鄰近積體電路所帶來的干擾時，所原始產生的時間訊號。
  8. 如申請專利範圍第7項的抗干擾積體電路，更包括：一功率級電路，連接至該恆定時間控制電路，接收該第一原始時間訊號；一第一電阻，連接至該功率級電路；以及一第二電阻，連接至該第一電阻，該第一原始時間訊號透過該功率級電路及該第一電阻及該第二電阻的波型轉換，輸出該第一時間訊號，其中該第一時間訊號為一三角波訊號。
  9. 如申請專利範圍第6項的抗干擾積體電路，更包括：一參考電壓產生器，透過該加法器連接至該比較器，產生該參考訊號，該參考電壓產生器是一電源供應器。
  10. 一種抗干擾積體電路，適用於避免一鄰近積體電路所帶來的干擾作用，所導致一頻率脈波的誤動作，其中，該抗干擾積體電路輸出一第一時間訊號，該鄰近積體電路輸出一第二時間訊號，該抗干擾積體電路包括： 一邏輯電路，接收該第二時間訊號，根據該第二時間訊號的時序，輸出一閘極脈波；一比較器，比較一參考訊號與該第一時間訊號，當該參考訊號的電壓值大於或等於該第一時間訊號的電壓值，輸出一特定頻率脈波；以及一邏輯控制器，接收該閘極脈波及該特定頻率脈波，並將該閘極脈波及該特定頻率脈波兩者進行互斥或(Exclusive OR)運算，運算結果即為該頻率脈波，其中該頻率脈波的週期同於該第一時間訊號的週期。
  11. 如申請專利範圍第10項的抗干擾積體電路，更包括：一恆定時間控制電路，根據該頻率脈波的週期，輸出一第一原始時間訊號，其中該第一原始時間訊號為一數位訊號，其為該抗干擾積體電路尚未受到該鄰近積體電路所帶來的干擾時，所原始產生的時間訊號。
  12. 如申請專利範圍第11項的抗干擾積體電路，更包括：一功率級電路，連接至該恆定時間控制電路，接收該第一原始時間訊號；以及一第一電阻，連接至該功率級電路；以及一第二電阻，連接至該第一電阻，該第一原始時間訊號透過該功率級電路及該第一電阻及該第二電阻的波型轉 換，輸出該第一時間訊號，其中該第一時間訊號為一三角波訊號。
  13. 如申請專利範圍第10項的抗干擾積體電路，更包括：一參考電壓產生器，連接至該比較器，產生該參考訊號，該參考電壓產生器是一電源供應器。
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