TWI588873B - 基於電極之裝置的原子層沉積製程的光罩方法 - Google Patents

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Description

基於電極之裝置的原子層沉積製程的光罩方法
本發明係關於原子層沉積(atomic layer deposition, ALD),特別是關於用於形成基於電極之裝置的原子層沉積製程的光罩方法。
於此所提及之任何公開文獻或專利文獻所揭露之整體可結合參照,包含:美國專利號 4,814,289、5,696,394、6,717,193、7,939,932、8,445,937,以及核准前美國專利文獻公開號US 2010/0164083、US 2012/0098146、US 2013/0009264、與US 2013/0177760。
ALD是一種沉積方法,其中非常薄(原子級的)的材料層可以沉積在一表面上。ALD係非選擇性的,也就是說薄膜係一致地沉積在所有暴露的表面上。
ALD可以使用在電子裝置製造的封裝階段中,藉以在電子裝置上形成一鍍層,其中該鍍層作為氣體、濕氣或水的阻障層。舉例來說,此類鍍層可以用在有機發光二極體(organic light-emitting devices , OLEDs)、數位反射裝置(digital mirror devices, DMDs)、微機電裝置(micro-electrical-mechanical devices, MEMS)、太陽能電池、感測器、電容以及積體電路(IC)上,其可受益於完全地被密封而與環境隔絕。典型可藉由ALD來沉積作為阻障層的鍍層包含介電層,例如Al 2O 3以及TiO 2;金屬導電層,例如TiN、Pt、Ru;以及透明導電層,例如氧化銦錫(indium tin oxide)以及摻鋁氧化鋅(aluminum doped zinc oxide)。
許多電子裝置包含至少一區域需要被維持沒有覆蓋的狀態,如此方可以被使用。此種區域的一個例子就是接觸墊(contact pads)或者接觸針(contact pins),其用來在電子裝置與外部電源之間建立電性連接。接觸墊或接觸針需要裸露,如此一來電接觸才能夠被建立。這意謂著阻障層或者其他諸如金屬層與電容的介電層不能夠覆蓋接觸墊或接觸針。
選擇性地移除一部份的阻障層典型地已經可以透過機械加工或者藉由使用切割膠帶來光罩接觸墊或接觸針的方式來實現。這些處理方式具有顯著的缺點,包含損害接觸墊或接觸針、接觸品質下降、以及限制了ALD層的沉積溫度。
本發明係有關基於電極之電子裝置的ALD製程的光罩方法,其中銲料係用作為光罩材料。所述方法包含使具有一主動裝置區以及一阻障層之一電子裝置的電接觸元件裸露,其中阻障層係由原子層沉積方式所形成。本方法包含沉積銲料單元於電接觸元件上,然後以原子層沉積方式形成阻障層。阻障層會覆蓋主動裝置區以及覆蓋個別地覆於電接觸元件上之銲料單元。之後銲料單元會被熔融,因而移除覆蓋於銲料單元上之阻障層的局部部分。類似的方法可施用在形成層狀電容時,用來裸露電接觸,其中至少一部分被覆蓋的金屬層必須被裸露以形成一電接觸。
本發明之其中一概念係一種裸露出電子裝置之電接觸元件的方法,該電子裝置具有一主動裝置區以及透過ALD製程所形成的阻障層。本方法包含:沉積複數銲料單元於該些電接觸元件上;使用原子層沉積形成該阻障層,其中該阻障層覆蓋該主動裝置區以及覆蓋個別覆於該些電接觸元件上之該些銲料單元;以及熔融該些銲料單元,以移除覆蓋於該些銲料單元上之該阻障層的個別部分。
本發明之另一概念係如前述之方法,其中該阻障層包含Al 2O 3, SiO 2, TiO 2and ZrO 2的至少其中一者。
本發明之另一概念係如前述之方法,其中該些銲料單元係使用銲料凸塊製程技術所形成。
本發明之另一概念係如前述之方法,其中該電接觸元件係位在該主動裝置區之一周緣的至少一部份。
本發明之另一概念係如前述之方法,其中熔融該銲料之步驟包含透著該阻障層對該些銲料單元施加熱。
本發明之另一概念係如前述之方法,其中該熱係由一雷射來提供。
本發明之另一概念係如前述之方法,更包含自該些電接觸元件移除該些銲料單元以裸露該些電接觸元件。
本發明之另一概念係如前述之方法,其中每一該銲料單元的至少一部分留在各該電接觸元件上。
本發明之另一概念係如前述之方法,其中該主動裝置區包含發光器、光感測器、微機電裝置、電解電容以及數位反射裝置之至少其中一者。
本發明之另一概念係如前述之方法,更包含以一或多個該電接觸元件建立電接觸。
本發明之另一概念係如前述之方法,其中該電接觸元件包含電接觸墊或電接觸針。
本發明之另一概念係提供至少一電接觸給一基於電極之電子裝置的方法,該方法包含:a)使用原子層沉積製程沉積一第一金屬層於一支撐基板上,其中該第一金屬層定義一第一電極;b)沉積至少一第一銲料單元於該第一金屬層上;c)形成一絕緣層於該第一金屬層與該至少一第一銲料單元上;d)熔融該第一銲料單元以移除該絕緣層之一對應部分,進而形成該第一金屬層之至少一裸露部分;e)沉積至少一第二銲料單元於該第一金屬層之該至少一裸露部分;f)增設一第二金屬層於該絕緣層與該第二銲料單元上,以定義一第二電極;以及g)熔融該至少一第二銲料單元以裸露該第一金屬層之該至少一裸露部分,以定義該第一電極之至少一電接觸。
本發明之另一概念係如前述之方法,其中該基於電極之電子裝置係為電容。
本發明之另一概念係如前述之方法,其中形成該絕緣層之步驟包含使用原子層沉積製程沉積一絕緣材料。
本發明之另一概念係如前述之方法,其中該絕緣材料係為Al 2O 3
本發明之另一概念係如前述之方法,中該支撐基板包含由一絕緣材料所製成之一微毛細板。
本發明之另一概念係如前述之方法,其中該第一金屬層與該第二金屬層的其中一者係由白金所製成。
本發明之另一概念係如前述之方法,其中該支撐基板包含具有高深寬比之複數特徵。
本發明之另一概念係如前述之方法,該基於電極之電子裝置係為一金屬-氧化物-金屬式電容。
本發明之另一概念係如前述之方法,其中該至少一第一銲料單元與該至少一第二銲料單元係為複數。
本發明之另一概念係如前述之方法,其中步驟e)包含該至少一第二銲料單元覆蓋緊鄰於該第一金屬層之該至少一裸露部分之該絕緣層的一部分,且其中步驟g)裸露步驟e)所覆蓋之該絕緣層的該部分。
現請參考本發明之各個不同的實施例,其也在附圖中予以繪示說明。無論何時,在所有圖式中相同或相似元件符號及標記係用以意指相同或相似部件。圖式並非以原比例繪示,且所屬技術領域中具有通常知識者將能理解圖式已經被簡化以繪示本發明之重要概念。
以下所提出的申請專利範圍係構成實施方式的一部份。
「銲料」一詞於此是用來描述一材料具有高於ALD沉積溫度,但低於構成基於電極之電子裝置之介電層和金屬層沉積溫度之一熔化溫度,所述基於電極之電子裝置會經受本發明所揭露之製程技術。因此,「銲料」一詞包含但不限於非常低熔點的合金,例如包含錫、鉛、黃銅、銀、銅、鋅、銦、鉍、鎵或水銀,或者上述的組合。於此,銲料之一例示的定義係具有高於ALD沉積溫度的熔點,且在原子層沉積溫度時具有低蒸氣壓。其中銲料的熔點足夠低,以允許我們利用對銲料所在處之裝置施加熱的方式而自裝置移除銲料的同時,既不會損害位於其下之各層,也可以選擇性地移除位於其上之各層與其對應的部分。
例示電子裝置以及光罩製程
圖1A係為一由上而下的一例示電子裝置10的示意圖,電子裝置10具有一基板11,基板11具有一表面12,表面12形成有電接觸元件20以及主動裝置區30,主動裝置區30具有一周緣32。電接觸元件20係以接觸墊的形式呈現,但也可以是接觸針。電接觸元件20典型地相較於電子裝置10的其他特徵來得大,例如200微米或更大。在一實施例中,電接觸元件20係位在相鄰於主動裝置區30之周緣32之表面12上。在一實施例中,ALD係用來形成一鍍層或「阻障層」50,其覆蓋表面12且密封主動裝置區30以及覆蓋電接觸元件20。
圖1B為圖1A之電子裝置的剖面示意圖,其繪示出個別形成於電接觸元件20上之銲料單元22,也繪示出覆蓋電子裝置10之表面特徵且與表面特徵有相同形狀起伏的阻障層50。銲料單元22作為電接觸元件20的光罩單元,其熔點溫度比用以形成阻障層50之ALD製程溫度來得更高,但比構成電接觸元件20的金屬(例如銅)的熔點溫度低。銲料單元22的選擇性沉積可以透過已知的銲料凸塊製程技術(solder-bump technology)來實現。
圖1C類似圖1B,其繪示電子裝置10之結構,以及熱H被施加於該結構以熔融銲料單元22。在一實施例中,熱H係透過例如雷射之一熱源而來施加。在一實施例中,熱H係透過傳統的熱源來施加。在一實施例中,熱H係局部地被施加在銲料單元22的位置上。銲料單元22的熔融用來局部地移除位於電接觸元件20上之阻障層50的對應部分,藉以裸露電接觸元件20且又使阻障層50的其餘部分大致無傷,如第1D圖所示。銲料單元22因此作為低溫局部化的光罩單元,可立即地被所施加的熱H所移除,其中熱H的總量並不會熔融電接觸層20或損害電子裝置10,即使電子裝置10是溫度敏感的。
在一實施例中,每一銲料單元22的至少一部份會變成對應的電接觸元件20的一部份。這並不讓電接觸元件20的品質下降,因為銲料跟電接觸元件20一樣都是可以導電的。在另一實施例中,銲料單元22係實質上完全自結構上被移除,使電接觸元件20裸露而沒有任何實質的銲料殘留。移除熔融的銲料單元22可以使用已知的去銲料槍(de-solder gun)、銲料吸取器、或者吸錫線或吸錫帶(solder wick or braid)。
圖1D也繪示了電線60,一旦電接觸元件20被以上述方式而裸露,電線60便可用來與其中一電接觸元件20建立電接觸。
電解電容實施例
介電ALD鍍層被用在電解電容以形成電解電容之金屬-介電的電極部分,而電解質則構成第二電極。介電ALD鍍層用來覆蓋3D結構,但在沉積過程中也會覆蓋金屬層,導致難以接觸金屬電極。因此,在一範例中,銲料單元22作為光罩,以在電容之平坦(非3D)金屬部分形成介電接觸。
因此,本方法的另一應用係用在電解電容形式的電子裝置10。圖2A係為一例示的微毛細板110的上方視角示意圖,微毛細板110用來形成電解電容。例示的微毛細板110係為碟狀且具有一本體111、一上表面112、一底面114、一內緣116、一中心軸AC以及複數圓柱狀微孔120(後稱毛細孔)。在一實施例中,本體111由絕緣材料,例如玻璃,所製成。毛細孔120在上表面112和下表面114均有開口且平行於中心軸AC。每一毛細孔120具有一內表面122以及直徑d,在一實施例中,直徑d可以在大約2微米至述百微米的範圍間。圖2A中的放大插圖係為局部微毛細板110的上方視角的示意圖,其顯示了四個毛細孔120。
電解電容的形成包含執行數個製程步驟於微毛細板110。圖2B類似圖2A的放大插圖,其顯示了在鄰近毛細孔120陣列之內緣116區域內的四個毛細孔120,且繪示出一第一製程步驟,其透過ALD製程將第一金屬層130沉積在上表面112以及毛細孔120的內表面122。在一實施例中,第一金屬層130係為白金。需注意的是,ALD製程的形和性(conformity)適用在第一金屬層130,因而它會覆蓋毛細孔120的內表面122以及微毛細板110之上表面112。第一金屬層130作為所形成之電解電容的第一電極。
圖2C繪示出第二製程步驟,其中一小片銲料140沉積在靠近毛細孔120陣列之內緣116之上表面112上之第一金屬層130上。銲料140係作為下一道製程的光罩。
圖2D繪示出第三製程步驟,其中絕緣層150係透過ALD製程形成於第一金屬層130上。絕緣層150之一例示的材料係為介電材料,例如Al 2O 3
圖2E係為圖2D之微毛細板110之剖面圖,其繪示一第四製程步驟,其中第二金屬層160形成在微毛細板110之底面114以作為第二電極。.在一實施例中,此步驟係透過於部分微毛細板110中注入電解液而完成。
圖2F類似於圖2D,其顯示第五製程步驟的結果,其中銲料140透過熔融(例如圖2E所示般施加熱H)來移除,因此其下的第一金屬層130的部分會裸露而形成第一金屬層130的裸露部130E,其中第一金屬層130作為上述的第一電極。裸露部130E作為電解電容的電接觸。圖2G類似於圖2E,其顯示裸露部130E在所得到的電解電容裝置200的第一金屬層130中定義出一電接觸。
在上述製程的另一實施例中,第二金屬層160係透過ALD製程所形成而非使用更具有局部性的電解沉積製程。在此實施例中,製程被調整以在使用ALD製程沉積第二金屬層160前,能包含額外的銲料單元形成在介電層上。額外的銲料單元用以定義第二電極,避免第一金屬層130和第二金屬層160之間形成短路。
基於電極之電子裝置以及光罩製程之另一實施例
本方法可廣泛地適用於基於電極之電子裝置,其中在形成電子裝置時,電子裝置之一金屬層的一部份必須被遮蔽,使其可以在之後被裸露以提供一金屬接觸作為外部電連接之用。舉例來說,具有高深寬比特徵,例如溝渠或穿孔(例如前述的毛細孔),之高表面積電容,須被加工以形成需要電接觸之電極。
基於電極之電子裝置之電接觸的形成方法請參照圖3A至圖3H。圖3A係為基板300之局部剖面圖,基板300具有一上表面302以及一高深寬比(high-aspect-ration, HAR)結構310,HAR結構310係由側壁312與底壁314所定義之一溝渠。基板300可以由氣凝膠、陽極氧化鋁(anodic aluminum oxide)、玻璃等。於此,高深寬比指的是HAR結構310的深度大於其寬度,例如深寬比可以是至少2或者至少4等等。許多HAR結構310可以有大於10或大於100甚至大於1000的深寬比。
參照圖3B,在第一步驟中,第一金屬層330透過ALD製程,順著HAR結構(溝渠)310之側壁312與底壁314的形狀沉積於其上。在一實施例中,第一金屬層330係由白金所製成。
參照圖3C,在第二步驟中,至少一第一銲料部分(例如數片)340沉積在第一金屬層330之後續將作為與外部電連接之電接觸的部分上。
參照圖3D,在第三步驟中,介電層350透過ALD製程,順著第一金屬層330的形狀沉積於其上,包含沉積於第一銲料部分340上。在一實施例中,介電層350的材料係為Al 2O 3
參照圖3E,在第四步驟中,第一銲料部分340透過施加熱H(參照圖3D)的方式被移除,同時也移除位於其上的介電層350部分,而留下第一金屬層330之一裸露金屬部330E。
參照圖3F,在第五步驟中,第二銲料部分340’沉積在裸露金屬部330E以及環繞裸露金屬部330E之介電層350之一小部分350E(參照圖3H)。
參照圖3G,在第六步驟中,第二金屬層360沉積在介電層350上以及第二銲料部分340’上。介電層350因此用來使第一金屬層330與第二金屬層360相互電絕緣。
參照圖3H,在第七步驟中,熱H被施加以移除第二銲料部分340'(參照圖3G),其也移除第二金屬層360的選擇部分以裸露其下介電層350之部分350E,同時也裸露作為電接觸之第一金屬層330的裸露金屬部330E。所得到的結構係可用在MIM電容,舉例來說,第一金屬層330與第二金屬層360可分別作為第一電極與第二電極。
雖然本發明已以實施例揭露如上然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之專利申請範圍所界定者為準。
10         電子裝置 11         基板 12         表面 20         電接觸元件 22         銲料單元 30         主動裝置區 32         周緣 50         阻障層 110        微毛細板 111        本體 112        上表面 114        底面 116        內緣 120        毛細孔 122        內表面 130        第一金屬層 130E      裸露部 140        銲料 150        絕緣層 160        第二金屬層 AC        中心軸 d           毛細孔直徑 300        基板 302        上表面 310        高深寬比結構 312        側壁 314        底壁 330        第一金屬層 330E      第一金屬層的裸露部 340       第一銲料部分 340’      第二銲料部分 350        介電層 350E      介電層的裸露部 360        第二金屬層
[圖1A] 係為一由上而下的一例示電子裝置示意圖,繪示出一主動裝置區、環繞主動裝置區之周緣之複數電接觸元件、以及覆蓋電子裝置表面之ALD阻障層; [圖1B] 係為沿圖1A之1B-1B剖面線之電子裝置的剖面示意圖,其繪示個別形成於電接觸元件上之銲料單元,且ALD阻障層覆蓋在銲料單元上; [圖1C] 類似圖1B,其繪示了施加於圖1B之結構以熔融銲料單元的熱; [圖1D] 類似圖1C,其繪示了銲料單元被熔融,導致位於電接觸元件上的ALD阻障層的部分被移除,藉以裸露電接觸元件以及允許自裸露處建立電連接; [圖2A-圖2G]係為繪示出利用本發明加工一微毛細板以形成電容之一例示的方法的示意圖; [圖3A-圖3H]係為剖面示意圖,其繪示一例示的基於ALD的製程以及光罩方法,適用於具有高深寬比溝渠特徵的基板,例如用來形成金屬-絕緣體-金屬式電容(metal-insulator-metal capacitor)。
10         電子裝置 11         基板 12         表面 20         電接觸元件 22         銲料單元 30         主動裝置區 32         周緣 50         阻障層

Claims (21)

  1. 一種裸露出一電子裝置之複數電接觸元件的方法,該電子裝置具有一主動裝置區以及透過原子層沉積製程所形成之一阻障層,該方法包含: 沉積複數銲料單元於該些電接觸元件上; 使用原子層沉積形成該阻障層,其中該阻障層覆蓋該主動裝置區以及覆蓋個別覆於該些電接觸元件上之該些銲料單元;以及 熔融該些銲料單元,以移除覆蓋於該些銲料單元上之該阻障層的個別部分。
  2. 如請求項1所述之方法,其中該阻障層包含Al 2O 3, SiO 2, TiO 2and ZrO 2的至少其中一者。
  3. 如請求項1所述之方法,其中該些銲料單元係使用銲料凸塊製程技術所形成。
  4. 如請求項1所述之方法,其中該電接觸元件係位在該主動裝置區之一周緣的至少一部份。
  5. 如請求項1所述之方法,其中熔融該銲料之步驟包含透過該阻障層對該些銲料單元施加熱。
  6. 如請求項5所述之方法,其中該熱係由一雷射來提供。
  7. 如請求項1所述之方法,更包含自該些電接觸元件移除該些銲料單元以裸露該些電接觸元件。
  8. 如請求項1所述之方法,其中每一該銲料單元的至少一部分留在各該電接觸元件上。
  9. 如請求項1所述之方法,其中該主動裝置區包含發光器、光感測器、微機電裝置、電解電容以及數位反射裝置之至少其中一者。
  10. 如請求項1所述之方法,更包含以一或多個該電接觸元件建立電接觸。
  11. 如請求項1所述之方法,其中該些電接觸元件包含電接觸墊或電接觸針。
  12. 一種提供至少一電接觸給一基於電極之電子裝置的方法,該方法包含: a)使用原子層沉積製程沉積一第一金屬層於一支撐基板上,其中該第一金屬層定義一第一電極; b)沉積至少一第一銲料單元於該第一金屬層上; c)形成一絕緣層於該第一金屬層與該至少一第一銲料單元上; d)熔融該第一銲料單元以移除該絕緣層之一對應部分,進而形成該第一金屬層之至少一裸露部分; e)沉積至少一第二銲料單元於該第一金屬層之該至少一裸露部分; f)增設一第二金屬層於該絕緣層與該第二銲料單元上,以定義一第二電極;以及 g)熔融該至少一第二銲料單元以裸露該第一金屬層之該至少一裸露部分,以定義該第一電極之至少一電接觸。
  13. 如請求項12所述之方法,其中該基於電極之電子裝置係為電容。
  14. 如請求項12所述之方法,其中形成該絕緣層之步驟包含使用原子層沉積製程沉積一絕緣材料。
  15. 如請求項14所述之方法,其中該絕緣材料係為Al 2O 3
  16. 如請求項12所述之方法,其中該支撐基板包含由一絕緣材料所製成之一微毛細板。
  17. 如請求項14所述之方法,其中該第一金屬層與該第二金屬層的其中一者係由白金所製成。
  18. 如請求項12所述之方法,其中該支撐基板包含具有高深寬比之複數特徵。
  19. 如請求項12所述之方法,該基於電極之電子裝置係為一金屬-氧化物-金屬式電容。
  20. 如請求項12所述之方法,其中該至少一第一銲料單元與該至少一第二銲料單元係為複數。
  21. 如請求項12所述之方法,其中步驟e)包含該至少一第二銲料單元覆蓋緊鄰於該第一金屬層之該至少一裸露部分之該絕緣層的一部分,且其中步驟g)裸露步驟e)所覆蓋之該絕緣層的該部分。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512918A (en) * 2003-09-29 2005-04-01 Phoenix Prec Technology Corp Method for forming presolder structure on semiconductor package substrate
TW200539416A (en) * 2004-05-21 2005-12-01 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
TW200731477A (en) * 2005-11-10 2007-08-16 Int Rectifier Corp Semiconductor package including a semiconductor die having redistributed pads
TW200802763A (en) * 2006-06-01 2008-01-01 Phoenix Prec Technology Corp Method for fabricating alloy conductive bump of electrical connecting pad of circuit board

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3442790A1 (de) 1984-11-23 1986-06-05 Dieter Prof. Dr. Linz Bäuerle Verfahren zur herstellung von duennschichtkondensatoren
US4605471A (en) * 1985-06-27 1986-08-12 Ncr Corporation Method of manufacturing printed circuit boards
US5439840A (en) 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
US5480462A (en) 1994-03-02 1996-01-02 Micron Communications, Inc. Method of forming button-type battery lithium electrodes
US5628917A (en) 1995-02-03 1997-05-13 Cornell Research Foundation, Inc. Masking process for fabricating ultra-high aspect ratio, wafer-free micro-opto-electromechanical structures
US5926359A (en) 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
US6717193B2 (en) 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
JP2007516347A (ja) 2003-05-16 2007-06-21 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 原子層蒸着によって製造されたプラスチック基板用のバリアフィルム
US6924172B2 (en) * 2003-08-26 2005-08-02 Freescale Semiconductor, Inc. Method of forming a bond pad
US7160819B2 (en) 2005-04-25 2007-01-09 Sharp Laboratories Of America, Inc. Method to perform selective atomic layer deposition of zinc oxide
US7867907B2 (en) * 2006-10-17 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8314500B2 (en) 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
US20090159119A1 (en) 2007-03-28 2009-06-25 Basol Bulent M Technique and apparatus for manufacturing flexible and moisture resistive photovoltaic modules
US7939932B2 (en) 2007-06-20 2011-05-10 Analog Devices, Inc. Packaged chip devices with atomic layer deposition protective films
JP5671202B2 (ja) * 2007-10-26 2015-02-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated フォトレジストテンプレートマスクを用いて頻度を倍にする方法
KR101225642B1 (ko) * 2007-11-15 2013-01-24 삼성전자주식회사 H2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
US7846644B2 (en) 2007-11-20 2010-12-07 Eastman Kodak Company Photopatternable deposition inhibitor containing siloxane
JP5023999B2 (ja) * 2007-11-30 2012-09-12 Tdk株式会社 薄膜コンデンサ及びその製造方法
US20100164083A1 (en) 2008-12-29 2010-07-01 Numonyx B.V. Protective thin film coating in chip packaging
KR101405463B1 (ko) 2010-01-15 2014-06-27 그래핀스퀘어 주식회사 기체 및 수분 차단용 그래핀 보호막, 이의 형성 방법 및 그의 용도
US9013018B2 (en) 2010-02-18 2015-04-21 Beneq Oy Multilayer moisture barrier
US8945305B2 (en) 2010-08-31 2015-02-03 Micron Technology, Inc. Methods of selectively forming a material using parylene coating
WO2012054538A1 (en) 2010-10-21 2012-04-26 Synos Technology, Inc. Formation of barrier layer on device using atomic layer deposition
CN103827350B (zh) 2011-07-11 2016-01-13 莲花应用技术有限责任公司 混合金属氧化物阻挡膜和用于制备混合金属氧化物阻挡膜的原子层沉积方法
JP2015092518A (ja) * 2012-02-22 2015-05-14 富士フイルム株式会社 半導体素子、放射線検出器、及び半導体素子の製造方法
TWI643351B (zh) * 2013-01-31 2018-12-01 澳洲商新南創新有限公司 太陽能電池金屬化及互連方法
JP6157968B2 (ja) * 2013-07-25 2017-07-05 日東電工株式会社 配線回路基板およびその製造方法
US9437566B2 (en) * 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US10098236B2 (en) * 2014-08-26 2018-10-09 Hzo, Inc. Use of combined masking techniques and/or combined material removal techniques to protectively coat electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512918A (en) * 2003-09-29 2005-04-01 Phoenix Prec Technology Corp Method for forming presolder structure on semiconductor package substrate
TW200539416A (en) * 2004-05-21 2005-12-01 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
TW200731477A (en) * 2005-11-10 2007-08-16 Int Rectifier Corp Semiconductor package including a semiconductor die having redistributed pads
TW200802763A (en) * 2006-06-01 2008-01-01 Phoenix Prec Technology Corp Method for fabricating alloy conductive bump of electrical connecting pad of circuit board

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