TWI582825B - 像素化及圖案化模板之高品質元件生長技術 - Google Patents

像素化及圖案化模板之高品質元件生長技術 Download PDF

Info

Publication number
TWI582825B
TWI582825B TW100140538A TW100140538A TWI582825B TW I582825 B TWI582825 B TW I582825B TW 100140538 A TW100140538 A TW 100140538A TW 100140538 A TW100140538 A TW 100140538A TW I582825 B TWI582825 B TW I582825B
Authority
TW
Taiwan
Prior art keywords
pattern
template
substrate
pixelated
structures
Prior art date
Application number
TW100140538A
Other languages
English (en)
Other versions
TW201237928A (en
Inventor
王望南
Original Assignee
奈米根有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 奈米根有限公司 filed Critical 奈米根有限公司
Publication of TW201237928A publication Critical patent/TW201237928A/zh
Application granted granted Critical
Publication of TWI582825B publication Critical patent/TWI582825B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

像素化及圖案化模板之高品質元件生長技術
本發明係有關一產生用於生長半導體材料及/或元件的模板材料之方法，一產生半導體材料及/或元件之方法，以及一包含一基材且在該基材上具有一介電層之模板。
已認識到寬帶隙GaN及相關材料是供多種不同元件中使用的最具吸引力化合物半導體之一。其適用於在從可見光到紫外光的寬廣頻譜範圍及高溫/高功率應用領域中運作之光電及微電子元件。III-V氮化物半導體相較於其他寬帶隙半導體之主要優點係在於：當使用於光學及微電子元件時，其在高溫及高功率具有低的劣化傾向。
儘管有過去幾年的技術進展，阻止GaN元件進一步發展的關鍵障礙係在於缺乏高品質且可商業取得的低成本GaN模板。諸如藍寶石、Si及SiC等替代性基材常使用在以氮化物為基礎的元件中。由於沉積膜與基材(異質磊晶)之間具有大的熱膨脹係數差異以及晶格不匹配之緣故，在所生長的氮化物層中係典型地發生由不欲的殘留應變所誘發之很高(~109至1010cm-2)密度的穿透差排(threading dislocation)及嚴重的晶圓彎折/裂化。這些因素會顯著地影響以氮化物為基礎的光電及微電子元件之效能及壽命。應變誘發的晶圓弓起亦妨礙在諸如4吋(~101.6mm)、6吋(~152.4mm)及甚至更大直徑等較大基材上所生長的III-V氮化物元件之進步。
僅已經引進數種方法來克服此等問題。大部份生長技術仰賴使用遠為更厚的基材。譬如：用於GaN發光二極體(LED)生長技術之4吋(~101.6mm)藍寶石具有介於從約650至900μm的厚度，而6吋藍寶石則具有介於從約750μm至1.25mm的厚度。亦使用經規則圖案化的基材來增強對於以III-V氮化物為基礎的LED之光提取。
1.“以微米或奈米尺度在稜錐圖案化藍寶石基材上所生長的InGaN/GaN發光二極體之光輸出功率的增強技術”，應用物理期刊(Journal of Applied Physics)，103，014314-2008，高海用(Haiyong Gao)，言發旺(Fawang Yan)，張揚(Yang Zhang)，李今民(Jinmin Li)，曾一平(Yiping Zeng)，及王國宏(Guohong Wang)。
2.“利用圖案化n-GaN基材以InGaN為基礎的發光二極體之改良的光提取效率”，日本應用物理期刊(Japanese Journal of Applied Physics)，46(12)，7622，(2007)，權光宇(Kwang-Woo Kwon)，朴詩賢(Si-Hyun Park_)，崔成洙(Seong-Su Choi)，金奉鎮(Bong-Jin Kim)，金姬賢(Ig-Hyeon Kim)，李俊基(June Key Lee)，柳相浣(Sang Wan Ryu)，及金英浩(Young Ho Kim)。
3.“使用一圖案化藍寶石基材及一網目電極之具有高外部量子效率以InGaN為基礎的近紫外光及藍發光二極體”，日本應用物理期刊(Japanese Journal of Applied Physics)，Part 2，41(12B)，L1431，(2002)，山田元量(Motokazu Yamada)，三谷友次(Tomotsugu Mitani)，成川由紀夫(Yukio Narukawa)，塩路修司(Shuji Shioji)，仁木勇(Isamu Niki)，園部新也(Shinya Sonobe)，出口光一郎(Kouichiro Deguchi)，佐野雅彥(Masahiko Sano)及向井隆(Takashi Mukai)。
本發明之一目的係在於提供一利用複合像素化及圖案化模板在大直徑基材(朝上近似4吋(~101.6mm))上生長高品質材料及元件之方法，其功用不只使得基材與頂元件之間的熱膨脹係數差異及晶格不匹配產生退耦、亦使得經生長元件的應變達到最小。
此處，“圖案”用語係表示設置於一模板上之結構的一佈局，其中佈局橫越模板範圍呈現不均勻。特別來說，圖案化係表示結構以一預先界定空間性分離的群組被配置於模板的表面上，群組之間具有空間性邊界。
此等圖案可由模板中不只一類型的形狀與尺寸所組成，並可由個別像素所界定之經整合的微米圖案、奈米圖案、及微米奈米圖案製成。在複合像素化微米圖案的實例中，圖案係由具有不同形狀與尺寸之經組合的微米尺寸圖案所組成，其中像素邊界由不同微米圖案所界定。在複合像素化奈米圖案的實例中，圖案係由具有不同形狀與尺寸之經組合的奈米尺度尺寸圖案所組成，其中像素邊界由不同圖案所界定。在複合微米奈米圖案的實例中，圖案係由具有不同形狀與尺寸之經組合的微米尺度及奈米尺度尺寸圖案所組成，其中像素邊界由不同微米尺度尺寸圖案所界定。
根據本發明，提供一生產用於生長半導體材料及/或元件的模板之方法，包含下列步驟：
(a)提供一基材，該基材上具有一介電層；及
(b)形成一像素化圖案於介電層上，該圖案包含複數個離散群組的結構。
根據本發明的第二形態，提供一生產半導體材料及/或元件之方法，包含提供根據第一形態的一模板材料之步驟，及
(c)使半導體材料及/或元件生長於模板上。
根據本發明的第三形態，提供一包含一基材之模板材料，該基材上具有一介電層；介電層包括形成其上的複數個結構，其中複數個結構配置於離散群組中，而形成介電層上的一像素化圖案。
模板可由一簡單基材或一具有沉積在頂部上的材料之基材所組成。
較佳地，基材材料選自下列各物組成的群組：藍寶石，矽，碳化矽，鑽石(單晶及多晶)，金屬，合金，金屬氧化物，化合物半導體，玻璃，石英及複合材料。對於諸如c-平面GaN等正常極性材料的生長，基材的結晶定向可為c-平面藍寶石。對於極性及半極性材料的生長，基材的結晶定向可為γ-及m-平面藍寶石，m-平面4H-及6H-SiC，或(113) Si。
或者，基材材料可選自下列各物組成的群組：傳導性基材，絕緣基材，及半傳導基材。
模板可塗覆有半導體，導體，絕緣體，或這些物質的一組合。在III-V氮化物的範例中，模板可由一簡單層、或異質結構、或諸如AlN、AlxGa1-xN(其中1>x>0)、GaN、InxGa1-xN(其中1>x>0)等n-及p-型摻雜及未摻雜半導體組成的超晶格所製成。生長半導體層的總厚度較佳小於3μm。此等模板的範例可為基材/AlN(~20nm)/GaN(1-3μm)，基材/AlN(~20nm)/AlGaN(1-3μm)/GaN(10-100nm)，基材/AlN(~20nm)/AlGaN(1-3μm)/InGaN(10-100nm)/GaN(10-100 nm)，基材/GaN/(AlGaN 2.5-10nm/GaN(2.5-10nm超晶格)，基材/GaN/(AlGaN 2.5-10nm/AlN 2.5-10nm超晶格)/GaN(10-100nm超晶格)，基材/GaN/(InGaN 2.5-10nm/GaN 2.5-10nm超晶格)/GaN(10-100nm)，基材/Si3N4/AlN(~20nm)/GaN(1-3μm)/p-GaN(10-100nm)。在絕緣體的範例中，基材上的沉積材料可譬如包含金屬氧化物，氮化物，或氧化矽、氮化矽、氧化鋁、氮化鋁、氮氧化矽、氮氧化鋁、鎢矽氮化物、矽碳氮化物中的二或更多者所組成之氮氧化物的一混合物。在導體的範例中，基材上的沉積材料可譬如包含金屬，合金，氮化鈦，氧化鋅，不同類型的透明傳導氧化物(TCOs)，具有一金屬/合金基底的複合物及以陶瓷為基礎的內嵌材料。
複合圖案可由像素化微米圖案、奈米圖案、及微米奈米圖案製成，其中“微米/奈米”字首係有關圖案內所使用結構的尺寸。在複合像素化微米圖案的實例中，圖案可包含具有不同形狀及尺寸之經組合的微米尺度尺寸圖案。在複合像素化奈米圖案的實例中，圖案可包含具有不同形狀及尺寸之經組合的奈米尺度尺寸圖案。在複合像素化微米奈米圖案的實例中，圖案可包含具有不同形狀及尺寸之經組合的微米及奈米尺度尺寸圖案。在所有的上述複合像素化圖案中，圖案可包含由微米及奈米尺度尺寸圖案所界定的邊界。
在複合像素化微米奈米圖案的實例中，複合微米奈米圖案可包含經組合的規則或不規則微米及奈米尺度尺寸結構。微米及奈米尺寸結構可為條紋、圓形、三角形的形狀、或任何其他的多角形形狀，或替代性地，其可包含孔、桿、條柱、或經組合的形式。這些結構的側壁可為垂直、呈現一傾斜角度、半球形、或具有一經組合的輪廓。微米尺度尺寸結構的維度可介於從約一微米至數百微米。微米尺度尺寸結構之間的距離可介於從約一微米至數千微米。奈米尺度尺寸結構可分佈於微米尺度尺寸結構之間，其維度介於從約一奈米至數百奈米。經組合的微米奈米尺度圖案可包含完全混合的微米尺度尺寸圖案以及奈米尺度尺寸圖案，其係彼此穿透。或者，微米尺度尺寸圖案可形成一邊界以拘限奈米尺度尺寸圖案。
在複合像素化微米奈米尺度圖案、奈米柱製成的奈米圖案之實例中，奈米柱可以不同尺寸比(aspect ratios)(奈米柱的高度vs.橫剖面)製作。奈米柱的形狀可藉由進一步濕蝕刻被修改，且此處理係容許細微地調整奈米柱的直徑以供最適化的側向外延生長(lateral overgrowth)並且易使此等生長的元件從基材分離。
一進一步的異位或原位氮化係可防止奈米柱在根部中的晶粒聚結，並因此盡量加大奈米柱的退耦機構以降低頂側向生長層及元件之缺陷密度及裂化。
在複合像素化微米奈米尺度圖案、及包含奈米尺度孔的奈米圖案之實例中，奈米尺度孔的維度可以不同尺寸比(奈米尺度孔的高度vs.橫剖面)製造。
在複合像素化微米奈米尺度圖案的實例中，像素化圖案可包含一被微米尺度尺寸條紋所清楚界定的邊界，位於一包含規則或不規則奈米尺度尺寸結構的邊界內，以及經組合的規則或不規則微米及奈米尺度尺寸結構。微米及奈米尺度尺寸結構可為條紋、圓形、三角形的形狀、或任何其他類型的多角形形狀。或者，其可為孔、桿、條柱、及經組合的形式。這些結構的側壁可為垂直、呈現一傾斜角度、半球形、或具有一經組合的輪廓。微米尺度尺寸結構的維度可介於從約一微米至數百微米。微米尺度尺寸結構之間的距離可介於從約一微米至數千微米。奈米尺度尺寸結構可分佈於微米尺度尺寸結構之間，其維度介於從約一奈米至數百奈米。
複合圖案化可利用含有微米及奈米尺度尺寸圖案的複合圖案化罩幕藉由直接壓印；然後藉由乾、濕或經組合的乾與濕蝕刻所製造，以生成複合微米奈米圖案化結構。複合圖案化亦可藉由首先生成奈米圖案化；然後藉由微米圖案化所製造。奈米圖案化可藉由一新穎金屬退火方法、陽極性多孔鋁土、干涉術方法、次微米微影術、直接電子束寫入或任何其他奈米壓印技術所產生。微米圖案化可藉由光微影術；然後藉由乾、濕、或經組合的乾與濕蝕刻所產生。或者，微米圖案化可藉由諸如雷射切割、機械切割、或聚焦離子束蝕刻等任何直接寫入方法所產生。
可藉由一HVPE、MOCVD(MOVPE)、CVD、濺鍍、昇華、或MBE方法；或是HVPE、MOCVD(MOVPE)、CVD、濺鍍、昇華及MBE的一組合來進行複合圖案化模板上的化合物半導體材料及/或元件生長。
可在元件的p-側已結合至一底座晶圓(sub-mount wafer)之後，從基材分離經生長的化合物半導體元件。可藉由機械性裂化脆弱的奈米柱；藉由濕蝕刻、光化學蝕刻、電化學蝕刻；或藉由雷射燒蝕產生該分離。
根據本發明的一示範性方法係利用MOCVD、HVPE、或MBE方法以使用複合像素化及圖案化模板生長高品質平坦、低應變及低缺陷密度化合物半導體至外來基材上。所使用的微米奈米尺度結構之範例係包括微米奈米孔；沿著其大部份長度呈實質恆定直徑的微米奈米柱(亦稱為“微米奈米桿”或“微米奈米線”)；或其他結構，譬如沿著其大部份維度具有變化的直徑之稜錐、圓錐或橢球。為求簡單，下文描述將討論使用由具有經界定的邊緣之微米尺度尺寸條紋以及奈米尺度尺寸結構所組成之複合像素化圖案。然而，應瞭解：亦可使用諸如上述者等其他適當的複合圖案化結構，且其對於特定應用可能確實有利。複合像素化圖案可直接製作在一基材上或一包含一基材的模板上，其中具有藉由MBE、CVD、MOCVD(MOVPE)或HVPE方法所生長的初始化合物半導體層。此等像素化圖案可典型地具有約1至100μm寬度的邊界條紋，及約10至999nm的奈米結構。可藉由MBE、MOCVD或HVPE達成對於一完整元件之磊晶化合物半導體層的進一步生長。像素化圖案的一範例係可具有250μm乘以500μm的一矩形、或1000μm乘以100μm的一正方形之像素尺寸。
利用此方法體系，由於化合物半導體材料與基材之間的熱膨脹係數差異所導致的化合物半導體層彎折係可被拘限至像素。在以高粗度被蝕刻或塗覆有生長防止材料的邊界條紋中將不具有化合物半導體材料的生長或高缺陷性化合物半導體材料的生長。生長面積的減小尺寸係顯著使得應變達到最小以供大直徑基材上的生長。邊界條紋內的奈米結構係利於奈米懸垂式側向外延生長，而後續使得對於奈米結構頂上所生長的化合物半導體材料及元件之缺陷達到最小。奈米結構的受控制維度以及奈米結構與側向生長層之間的局部化應力亦容許譬如GaN等化合物半導體層在譬如快速冷卻或機械扭曲期間易從基材被分離。邊界條紋及小像素尺寸係容許一快速蝕刻以移除頂部生長的材料與元件。初始基材可具有不同的結晶定向，譬如：c-平面藍寶石(位於軸線，或具有不同的偏離軸線切割)，γ-平面藍寶石，(111) Si，(113) Si，m-平面4H及6-H SiC。可利用製作在具有不同定向的基材頂上所生長之初始非極性、半極性或極性化合物半導體層上之經蝕刻奈米柱，來磊晶性外延生長高品質低應變及低缺陷密度非極性、半極性及極性化合物半導體層。因此，本發明可提供一種用於在低應變及低缺陷密度化合物半導體材料頂上所生長的高效能元件之很經濟的量產技術。
本發明所提供的生長製程可被施加至概括具有化學式InxGayAl1-x-yN(其中0≦x≦1，0≦y≦1，且0≦x+y≦1)或其他適當半傳導氮化物之III-V氮化物化合物的家族。族II-VI化合物亦可能適合於經由本發明的方法體系之生產。半導體可譬如包含諸如GaN、AlN、InN、ZnO、SiC等材料。在下文描述各處，為求方便使用GaN當作身為半導體材料之一磊晶III-V氮化物層的範例來描述本發明，但可使用任何適當的半傳導材料。
可藉由一新穎金屬退火方法、陽極性多孔鋁土、干涉術方法、電子束微影術、或任何其他的奈米壓印技術，以產生用來蝕刻模板的奈米罩幕。
可藉由濺鍍、電子束蒸鍍或PECVD所沉積的SiO2或Si3N4等介電材料係將作為具有來自壓印(微米或奈米尺寸)、光微影術、干涉術、電子束微影術、噴墨列印或熟習該技術者將得知的其他可行方法所產生的罩幕之複製圖案的罩幕。介電層的厚度係依據介電材料與“擬蝕刻”半導體層之間的蝕刻選擇性而定。
可使用Ar、CHF3、SF6、Cl2、BCl3、H2氣體混合物藉由反應性離子蝕刻(RIE)或感應耦合電漿蝕刻(ICP)進行半導體層的乾蝕刻。利用酸及鹼的進一步濕蝕刻將能夠微調微米及奈米結構。可進行微米及奈米結構的原位或異位氮化以在側向外延生長期間降低微米及奈米結構的側壁晶粒凝結，因此維持微米與奈米結構之間空隙的整體性以供使得側向外延生長層與基材之間的熱膨脹差異退耦。
可裝載所製作的III-氮化物複合像素化模板，以供採用MBE、MOCVD或HVPE的初始薄連續GaN磊晶側向外延生長(ELOG)所用。可隨後裝載利用此方式所製備的模板，以供採用MOCVD、MBE或HVPE的完整元件磊晶生長所用。
圖式簡單說明
現在將參照附圖來描述本發明的特定實施例，其中：第1a圖示意性顯示根據本發明的一實施例之一像素化及圖案化模板的部份，其具有由微米尺度尺寸條紋所分離的奈米圖案；第1b圖示意性顯示第1a圖的模板之橫剖視圖；第1c圖示意性顯示在第1a圖的基材上所生長之一完整LED結構；第2a圖示意性顯示根據本發明第二實施例的一像素化及圖案化模板，其具有由微米尺度尺寸條紋所分離的奈米圖案；第2b圖示意性顯示第2a圖的模板之橫剖視圖；第3a圖示意性顯示根據本發明第三實施例的一複合像素化及圖案化模板的部份，其具有由微米尺度尺寸圖案所分離的奈米圖案；及第3b圖示意性顯示第3a圖的模板之橫剖視圖。
為了顯示本發明，下文係描述使用根據創新方法的技術之各種不同實際範例。
範例1
使用一個利用MOCVD沉積未摻雜U-AlN的20至200nm厚度具有約2至6吋(~50.8mm至~152.4mm)之間直徑的(111)矽基材，作為供製作複合像素化圖案所用的模板。在裝載前，AlN/Si模板係在KOH中除脂數秒，然後在去離子水中沖洗。一~200nm的SiO2或Si3N4的薄介電層係藉由PECVD沉積在AlN/Si模板上。然後，一可列印式光阻係旋塗在AlN/Si模板上，接著是採用一可棄式母片的奈米壓印。進行二步驟式UV固化製程並加上加熱以硬化經壓印的圖案。首先，利用採用Ar或O2的反應性離子蝕刻(RIE)來蝕刻經壓印的阻劑且曝露介電質。然後，介電質藉由採用Ar及CHF3的第二RIE蝕刻被蝕刻以移除介電質並曝露AlN。
第1圖示意性顯示具有奈米圖案之一像素化及圖案化模板的部份，其在此處顯示成由微米尺寸條紋所分離之奈米尺度孔4之空間性分離的群組。條紋的寬度是約15μm，且奈米圖案包含約100至250nm直徑的圓形奈米尺度孔4之離散群組，各群組以實質正方形組態作配置。圖案群組之間的間隙是約150至250nm。基材1係包含(111) Si，其被沉積有一層2的~20至100nm AlN，且該圖案係形成於沉積在AlN層2上之一層3的~200nm厚介電質Si3N4中。包含有複數個圓形奈米尺度孔4的奈米尺度尺寸圖案係被蝕刻經過介電層3，以曝露AlN。第1b圖顯示沿著線5之經蝕刻的奈米尺度孔4之輪廓。
像素化及圖案化模板隨後係被裝載至一MOCVD反應器中。在該MOCVD反應器中繼續完整元件的磊晶生長。所形成的典型LED結構可譬如包含下列的層：n-型Si摻雜GaN層(~1.5至2μm)，InGaN/GaN MQW主動區(~35至100，2至6對)，AlGaN：Mg蓋覆層(~200)，p-型Mg摻雜的GaN(~0.2至0.3μm)。GaN：Si及GaN：Mg層中的電子及電洞濃度分別是約3×1018cm-3及6×1017cm-3。完整LED結構的磊晶生長係被寬微米尺度(~15μm) Si3N4條紋所拘限。因此，在條紋上觀察到很少或毫無生長。隨著由條紋所分離之一數量的個別元件-亦即一分離的元件-生長在奈米尺度孔的各群組上，係生長出完整的LED結構。奈米尺寸間隙上方的側向生長係提供一用以降低應變及缺陷密度之缺陷消除機構。第1c圖顯示生長在像素化及圖案化模板上之一個別LED磊晶結構7。元件係由微米尺度尺寸寬條紋所分離。完整LED結構可被沉積有p-接觸金屬與合金、反射器、及散熱器金屬複合物，然後被安裝至一底座上。經安裝的LED元件可隨後藉由雷射燒蝕、濕蝕刻或電化學蝕刻而與基材分離。最終的元件是一薄的GaN垂直LED。
範例2
複合像素化及圖案產生製程及磊晶生長製程基本上係與第一範例相同，差異在於：基材是一個利用MOCVD沉積~20至1000nm未摻雜GaN或經Si摻雜的GaN以供製作複合像素化圖案之具有約2至6吋(~50.8至152.4mm)之間直徑的c-平面藍寶石。
如同範例1，一完整LED結構可被生長在複合像素化及圖案化模板上，並被沉積有p-接觸金屬與合金、反射器、及散熱器金屬複合物，然後被安裝至一底座上。經安裝的LED元件可隨後藉由雷射燒蝕、濕蝕刻或電化學蝕刻而與基材分離。最終的元件是一薄的GaN垂直LED。
範例3
使用一個具有約2至6吋(~50.8至152.4mm)之間直徑的C-平面藍寶石，作為供製作複合像素化圖案所用的模板。在裝載前，模板在KOH中除脂數秒，然後在去離子水中沖洗。一~200nm的SiO2或Si3N4的薄介電層藉由PECVD沉積在模板上。然後，一可列印式光阻係旋塗在模板上，接著是採用一可棄式母片的奈米壓印。UV固化製程的兩步驟加上加熱係使得經壓印的圖案產生硬化。首先，利用採用Ar或O2的反應性離子蝕刻(RIE)來蝕刻經壓印的阻劑且曝露介電質。然後，介電質藉由採用Ar及CHF3的第二RIE蝕刻被蝕刻以移除介電質並曝露AlN。然後，模板係藉由採用Ar及BCl3的ICP及一介電罩幕被蝕刻以移除藍寶石的部份。採用H2SO4及H3PO4的另一濕蝕刻係用來平坦化圖案的表面。因此，製成的模板是一具有經蝕刻圖案之像素化藍寶石基材。
第2a圖顯示具有由奈米尺度尺寸條紋所分離的奈米圖案之像素化及圖案化藍寶石模板的示意圖。此處，條紋的寬度是約15μm，且奈米圖案包含配置於實質正方形群組中之複數個具有100至250nm圓形直徑的半球形輪廓奈米點。奈米點的高度是約100至350nm。圓形圖案之間的間隙是約100至550nm。條紋圖案是一具有100至500nm深度之經深蝕刻的藍寶石。基材是c-平面藍寶石11。半球形輪廓奈米點13利用一介電罩幕被蝕刻。第2b圖顯示沿著線14之經蝕刻的奈米點13及經深蝕刻的條紋12之輪廓。
一完整LED結構可被生長在複合像素化及圖案化模板上，並被沉積有p-接觸金屬與合金、反射器、及散熱器金屬複合物，然後被安裝至一底座上。經安裝的LED元件可隨後藉由雷射燒蝕、濕蝕刻或電化學蝕刻而與基材分離。最終的元件是一薄的GaN垂直LED。
範例4
在此範例中，使用一個利用MOCVD沉積(未摻雜或經Si摻雜的)GaN具有約2至6吋(~50.8至152.4mm)之間直徑的C-平面藍寶石，作為供製作複合像素化圖案所用的模板。與範例1的另一差異係在於複合像素化圖案的設計。在此範例中使用一複合圖案，該複合圖案係包含由一具有實質相同形狀但不同尺寸的微米尺度尺寸圖案所分離之一奈米尺度尺寸圖案。第3a圖顯示具有MOCVD沉積的GaN及被六角形微米尺度尺寸圖案25所圍繞的六角形奈米孔圖案24之像素化及圖案化藍寶石模板的示意圖。可看出具有複數個群組的六角形奈米尺度孔，各群組亦是實質六角形，各群組被六個六角形微米尺度孔所圍繞。各個微米尺度尺寸六角形孔的維度是約5至20μm，且六角形奈米孔直徑是約100至350nm。六角形奈米孔群組之間的間隙是約100至550nm。模板係包含頂上具有一層MOCVD沉積的GaN 22之c-平面藍寶石21。微米尺度25及奈米尺度尺寸圖案24皆包含被蝕刻於一介電層23內以曝露GaN 22之孔。蝕刻深度受到良好控制，故只有介電質23被移除。第3b圖顯示沿著一線26之經蝕刻的微米尺度孔圖案25及奈米尺度孔圖案24之輪廓。
一完整LED結構可被生長在複合像素化及圖案化模板上，並被沉積有p-接觸金屬與合金、反射器、及散熱器金屬複合物，然後被安裝至一底座上。經安裝的LED元件可隨後藉由雷射燒蝕、濕蝕刻或電化學蝕刻而與基材分離。最終的元件是一薄的GaN垂直LED。
範例5
在範例1至4中，在複合像素化及圖案化模板上所生長的完整LED結構係被沉積有p-接觸金屬與合金、反射器、及散熱器金屬複合物，然後被安裝至一底座上。經安裝的LED元件可隨後藉由雷射燒蝕、濕蝕刻或電化學蝕刻而與基材分離。最終的元件是一薄的GaN垂直LED。
熟習該技術者將瞭解：本發明的範圍內可容納寬廣範圍的方法及製程參數，而不只上文明述者。譬如，奈米圖案可由奈米柱(奈米桿)組成。微米尺度尺寸圖案可由光微影術、壓印(光及熱技術)、聚焦離子束、機械切割、及雷射切割製成。奈米柱可被製成具有各種不同形狀的梢端，依手上應用所適用作選擇。微米尺度及奈米尺度圖案柱可經由客製設計的母片以受控制方式被整合，藉以具有供手上應用所用的各種不同複合圖案。圖案可為繞射透鏡、夫瑞司諾透鏡(fresnel lens)、波導、光子晶體、光子準晶體、或光柵等。可客製設計初始磊晶生長的半導體材料，藉此調整其性質以使一雷射燒蝕分離製程期間具有最大的吸收。或者，可生長一材料以使選擇性濕蝕刻製程達到最適化。InAlN及AlGaN是此等範例。尚且，用以形成微米尺度及奈米尺度圖案之材料並不需與外延生長化合物半導體之材料相同。
範例6
此範例類似於範例1，差異在於：此實例中，複合像素化圖案皆是微米尺度尺寸，亦即產生微米尺度孔而非奈米尺度孔。像素化及圖案化模板係由被微米尺度尺寸條紋分離之圓形微米尺度孔所組成。條紋的寬度是約15μm，而微米尺度孔是一具有約1至3微米直徑的圓形。微米尺度孔之間的間隙是約1至3微米。基材是被沉積有約20至100nm AlN之(111) Si。條紋圖案由一層200nm厚的Si3N4形成，且圓形藉由蝕刻被移除以曝露AlN。經蝕刻的孔之輪廓係類似於範例1的輪廓。
在所描述的特定範例中，複合像素化微米尺度及/或奈米尺度圖案係在半導體材料及元件外延生長前被製作於模板(具有及不具有任何沉積材料之基材)上。然而，利用一複合像素化及圖案化基材係可由於微米尺度圖案化區域上具有最小的生長而准許相對較容易移除半導體材料及元件。
1．．．基材
2．．．AlN層
3,23．．．介電層
4．．．奈米尺度孔
5,14,26．．．線
7．．．個別LED磊晶結構
11,21．．．c-平面藍寶石
12．．．經深蝕刻的條紋
13．．．經蝕刻的奈米點
22．．．GaN
24．．．六角形奈米孔圖案
25．．．六角形微米尺度尺寸圖案
第1a圖示意性顯示根據本發明的一實施例之一像素化及圖案化模板的部份，其具有由微米尺度尺寸條紋所分離的奈米圖案；
第1b圖示意性顯示第1a圖的模板之橫剖視圖；
第1c圖示意性顯示在第1a圖的基材上所生長之一完整LED結構；
第2a圖示意性顯示根據本發明第二實施例的一像素化及圖案化模板，其具有由微米尺度尺寸條紋所分離的奈米圖案；
第2b圖示意性顯示第2a圖的模板之橫剖視圖；
第3a圖示意性顯示根據本發明第三實施例的一複合像素化及圖案化模板的部份，其具有由微米尺度尺寸圖案所分離的奈米圖案；及
第3b圖示意性顯示第3a圖的模板之橫剖視圖。
7．．．個別LED磊晶結構

Claims (16)

  1. 一種生產半導體材料及/或元件之方法，包含：提供一模板材料，其包含：提供一基材，該基材上具有一介電層；及形成一像素化圖案於該介電層上，該圖案包含複數個離散群組的結構；其中部份基材係經移除以形成一具像素化圖案的基材；及使半導體材料及/或元件生長於該模板上。
  2. 如請求項1之方法，包含下列步驟：從該等經生長的半導體材料及/或元件移除該基材。
  3. 如請求項1之方法，其中該像素化圖案包含複數個微米尺度結構。
  4. 如請求項3之方法，其中該等結構呈現一規則圖案。
  5. 如請求項3之方法，其中該等結構呈現一不規則圖案。
  6. 如請求項1之方法，其中該像素化圖案包含複數個奈米尺度結構。
  7. 如請求項1之方法，其中該等離散群組被微米尺度尺寸條紋邊界所分離。
  8. 如請求項1之方法，其中該等結構係包含包括下列各物的組中之至少一者：柱，桿，孔，稜錐，半球形點及梯形。
  9. 一種生產用於生長半導體材料及/或元件的模板之方法，包含下列步驟： (a)提供一基材，該基材上具有一介電層；及(b)形成一像素化圖案於該介電層上，該圖案包含複數個離散群組的結構；其中該像素化圖案包含複數個經組合的微米尺度及奈米尺度結構。
  10. 一種生產半導體材料及/或元件之方法，包含提供根據請求項9所生產之一模板材料的步驟；及(c)使半導體材料及/或元件生長於該模板上。
  11. 一種生產半導體材料及/或元件之方法，包含提供根據請求項10所生產之一模板材料的步驟；及(d)從該等經生長的半導體材料及/或元件移除該基材。
  12. 一種模板材料，其包含一基材，該基材上具有一介電層；該介電層包括複數個形成於其上的結構，其中該等複數結構經配置成離散群組，使得一像素化圖案形成於該介電層上；其中該像素化圖案包含複數個經組合的微米尺度及奈米尺度結構。
  13. 如請求項12之模板材料，其中該等結構呈現一規則圖案。
  14. 如請求項12之模板材料，其中該等結構呈現一不規則圖案。
  15. 如請求項12之模板材料，其中該等離散群組被微米尺度尺寸條紋邊界所分離。
  16. 如請求項12之模板材料，其中該等結構係包含包括下列各物的組中之至少一者：柱，桿，孔，稜錐，半球形點及梯形。
TW100140538A 2010-11-08 2011-11-07 像素化及圖案化模板之高品質元件生長技術 TWI582825B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB1018788.8A GB2485346A (en) 2010-11-08 2010-11-08 High quality devices growth on pixelated patent templates

Publications (2)

Publication Number Publication Date
TW201237928A TW201237928A (en) 2012-09-16
TWI582825B true TWI582825B (zh) 2017-05-11

Family

ID=43414484

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100140538A TWI582825B (zh) 2010-11-08 2011-11-07 像素化及圖案化模板之高品質元件生長技術

Country Status (5)

Country Link
US (1) US9355840B2 (zh)
EP (2) EP2638564A1 (zh)
GB (1) GB2485346A (zh)
TW (1) TWI582825B (zh)
WO (1) WO2012063045A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145507B2 (en) 2019-12-16 2021-10-12 Wafer Works Corporation Method of forming gallium nitride film over SOI substrate

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3012621A1 (de) * 2014-10-22 2016-04-27 Bundesrepublik Deutschland, vertreten durch das Bundesministerium für Wirtschaft und Technologie, dieses vertreten durch den Präsidenten der Verfahren zur Herstellung eines Bauteils
TWI664747B (zh) * 2017-03-27 2019-07-01 英屬開曼群島商錼創科技股份有限公司 圖案化基板與發光二極體晶圓
CN109360871B (zh) * 2018-08-08 2020-03-27 华灿光电（浙江）有限公司 一种图形化衬底、发光二极管外延片及其制备方法
CN109148653A (zh) * 2018-08-30 2019-01-04 湘能华磊光电股份有限公司 6英寸图形化蓝宝石衬底及制备方法和led外延片
CN111710594A (zh) * 2020-06-28 2020-09-25 中国科学院半导体研究所 高质量低应力AlN图形模板的制备方法
TWI746321B (zh) * 2020-12-18 2021-11-11 天虹科技股份有限公司 具有氮化鋁氧化物薄膜的發光二極體的製作方法
CN113173554B (zh) * 2021-03-24 2024-03-26 中山大学附属第一医院 一种柔弹性导电微纳柱体的制备方法及其应用
CN116093221B (zh) * 2023-04-10 2023-06-20 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、发光二极管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488671B2 (en) * 2006-05-26 2009-02-10 General Electric Company Nanostructure arrays and methods of making same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380572B1 (en) * 1998-10-07 2002-04-30 California Institute Of Technology Silicon-on-insulator (SOI) active pixel sensors with the photosite implemented in the substrate
JP3555500B2 (ja) 1999-05-21 2004-08-18 豊田合成株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
US6627974B2 (en) * 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
US7229499B2 (en) * 2003-08-22 2007-06-12 Matsushita Electric Industrial Co., Ltd. Manufacturing method for semiconductor device, semiconductor device and semiconductor wafer
KR101746412B1 (ko) * 2004-06-04 2017-06-14 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 인쇄가능한 반도체소자들의 제조 및 조립방법과 장치
US20100025727A1 (en) * 2008-08-04 2010-02-04 Benjamin Allen Haskell Enhanced spontaneous separation method for production of free-standing nitride thin films, substrates, and heterostructures
DE102008056175A1 (de) * 2008-11-06 2010-05-12 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Strahlung emittierenden Dünnschichtbauelements und Strahlung emittierendes Dünnschichtbauelement
US8859399B2 (en) * 2008-11-19 2014-10-14 Agency For Science, Technology And Research Method of at least partially releasing an epitaxial layer
TWI384535B (zh) * 2008-12-30 2013-02-01 Univ Nat Chunghsing Epitaxial substrate
CN101814564B (zh) * 2010-03-11 2013-07-31 上海蓝光科技有限公司 氮化物外延生长的纳米图形衬底制备方法
US20120070627A1 (en) * 2010-09-17 2012-03-22 Massachusetts Institute Of Technology Method for nanopatterning based on self assembly of a triblock terpolymer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488671B2 (en) * 2006-05-26 2009-02-10 General Electric Company Nanostructure arrays and methods of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145507B2 (en) 2019-12-16 2021-10-12 Wafer Works Corporation Method of forming gallium nitride film over SOI substrate

Also Published As

Publication number Publication date
US9355840B2 (en) 2016-05-31
TW201237928A (en) 2012-09-16
WO2012063045A1 (en) 2012-05-18
US20140183700A1 (en) 2014-07-03
EP3214639A1 (en) 2017-09-06
EP2638564A1 (en) 2013-09-18
GB201018788D0 (en) 2010-12-22
GB2485346A (en) 2012-05-16

Similar Documents

Publication Publication Date Title
TWI582825B (zh) 像素化及圖案化模板之高品質元件生長技術
JP5374386B2 (ja) 半導体デバイスの製造方法
TWI520206B (zh) 至少部分分離磊晶層的方法
TWI453799B (zh) 非極性第ｉｉｉ－ｖ族氮化物材料及製造方法
US8652947B2 (en) Non-polar III-V nitride semiconductor and growth method
US20150125976A1 (en) Selective sidewall growth of semiconductor material
JP4471726B2 (ja) 単結晶サファイア基板の製造方法
US8188573B2 (en) Nitride semiconductor structure
US9356187B2 (en) Method for separating semiconductor devices using nanoporous structure
JP6242688B2 (ja) 半導体装置及び製造方法
TW201118946A (en) Method for manufacturing free-standing substrate and free-standing light-emitting device
US9647183B2 (en) Vertical light emitting diode with photonic nanostructures and method of fabrication thereof
JP2011159956A (ja) 改善された発光効率を有する発光ダイオードおよびその製造方法
EP2136390A2 (en) Production of semiconductor material and devices using oblique angle etched templates
GB2470097A (en) Epitaxial overgrowth
JP2023547903A (ja) パターンを発光素子のエピタキシャル層に転写する方法
Eriksson et al. Fabrication of hole pattern for position-controlled MOVPE-grown GaN nanorods with highly precise nanoimprint technology
JP2019036662A (ja) 発光素子の製造方法
Dai et al. GaN-based light emitting diodes with large area surface nano-structures patterned by anodic aluminum oxide templates
Zhanga et al. Epitaxial Lift-Off of GaN Films