TWI574278B - 指令處理之方法與裝置 - Google Patents

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Description

指令處理之方法與裝置
本發明是有關於記憶體控制，且特別是有關於一種控制記憶體裝置之指令處理方法與裝置。
記憶體裝置通常係由記憶體控制器所控制，記憶體控制器藉由傳送指令至記憶體裝置而例如能控制記憶體裝置的操作，如記憶體裝置的讀取或寫入。對於記憶體裝置，特別是串列周邊介面(Serial Peripheral Interface,SPI)記憶體裝置，所產生之指令可為一連串的二進位數字，即一連串的0與1。對於一些型式的記憶體裝置，可將指令編碼為8個二進位數字，故而可稱為8位元指令。舉例來說，D35H指令包含一連串的二進位數字00110101，代表讀取指令。再舉例來說，D75H指令包含一連串的二進位數字01110101，代表寫入指令。
第1圖繪示應用至記憶體控制器之指令的範例性訊號波形圖。在第1圖中，CSB代表晶片選擇反相(chip select bar)，可控制某一晶片之指令在何時致能。SIO代表串列輸入/輸出(serial input/output)，表示輸入至記憶體控制器的指令。在第1圖 所示之例中，輸入指令為如上所述之包含串列二進位數字00110101的D35H指令。再者，在第1圖中，SCLK代表串列時脈(serial clock)。
接收第1圖之訊號波形的記憶體控制器為單資料速率(single-data-rate)控制器，意思為施加至記憶體控制器的指令係在時脈訊號(即第1圖所示之SCLK)的上升邊緣接收並傳送至記憶體。舉例來說，在SCLK的第一上升邊緣，SIO係位在低邏輯電壓位準，故低邏輯電壓位準(代表二進位數字“0”)係由控制器接收並傳送至記憶體。再者，舉例來說，在SCLK的第三上升邊緣，SIO係位在高電壓位準，故高邏輯電壓位準(代表二進位數字”1”)係由控制器接收並傳送至記憶體。因此，若記憶體控制器正確地操作，SIO訊號係在對應至時脈訊號的時序下接收(即被取樣)，並傳送至記憶體以作為正確的指令，即包含一連串的二進位數字00110101的D35H讀取指令。
然而，在高速應用中，各訊號需要在高頻率地於高及低邏輯電壓位準之間作切換。在這樣的情況下，訊號可能不在該作切換之準確的時序下作切換。舉例來說，SIO訊號可能不在正確的時序下作切換，或SCLK訊號可能不在正確的時序下作切換。如此，SIO訊號會在不正確的時間下接收(即取樣)。
舉例來說，因為高速切換，SIO訊號可能比所指定切換的時間較早地從低邏輯電壓位準切換至高邏輯電壓位準，如第1圖所示之虛線。如此，在SCLK訊號的第二上升邊緣下，當 記憶體控制器在取樣SIO訊號的邏輯電壓位準時，高邏輯電壓位準係接收並傳送至記憶體裝置，而不是預先準備的低邏輯電壓位準。因此，記憶體裝置所接收的並不是代表讀取指令的D35H指令，而是代表寫入指令之一連串的二進位數字01110101。如此，儲存在記憶體裝置之資料係錯誤地抹除。
依據本揭露，提出一種用於在一記憶體控制器之中的指令處理之方法。此方法包括：接收一串列輸入訊號，該串列輸入訊號包含一連串的二進位數字(binary digit)；在該串列輸入訊號之多個奇數位置或多個偶數位置的其中該些位置擷取該些二進位數字以形成一第一子串列(sub-series)；在該串列輸入訊號之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字以形成一第二子串列；比較該第一及該第二子串列；以及若該第一及該第二子串列係互補，由該記憶體控制器執行該第一子串列代表之一指令。
另依據本揭露，提出一種記憶體控制裝置，包括處理器與非暫態(non-transitory)電腦可讀取儲存媒體。當多個指令由處理器執行時，此些指令使該處理器：接收一串列輸入訊號，該串列輸入訊號包含一連串的二進位數字；在該串列輸入訊號之多個奇數位置或多個偶數位置的其中該些位置擷取該些二進位數字以形成一第一子串列；在該串列輸入訊號之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字以形成一第 二子串列；比較該第一及該第二子串列；以及若該第一及該第二子串列係互補，執行該第一子串列代表之一指令。
依照本揭露之特徵與優點將部分地被闡述在下面的說明書中，並且部分從說明書來看是顯而易見的，或可以通過本發明的實踐而得知。這些特徵和優點可藉由所附專利範圍特別指明的元件與結合的方式而被實現與取得。
應當理解的是，前述之廣義描述和以下的詳細描述都只是示例和說明性的，並不限制如所請求保護之本發明。
包含在說明書中並構成本說明書的一部分的所附圖示，闡示出了本發明的幾個實施例，並且與本說明書一起用於解釋本發明的原理。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
200‧‧‧方法
202~216‧‧‧步驟
700‧‧‧記憶體控制裝置
702‧‧‧處理器
704‧‧‧非暫態電腦可讀取儲存媒體
CSB‧‧‧晶片選擇反相訊號
SCLK‧‧‧串列時脈訊號
SIO、SIO0、SIO1、SIO2、SIO3、SIO4、SIO5、SIO6、SIO7‧‧‧串列輸入/輸出
第1圖繪示依照傳統技藝之記憶體控制器所接收之訊號波形示意圖。
第2圖繪示依照範例性實施例之方法的流程圖。
第3A及3B圖繪示依照範例性實施例之記憶體控制器所接收之訊號波形示意圖。
第4A及4B圖繪示依照其他範例性實施例之記憶體控制器所接收之訊號波形示意圖。
第5A及5B圖繪示依照其他範例性實施例之記憶體控制器所接收之訊號波形示意圖。
第6A及6B圖繪示依照其他範例性實施例之記憶體控制器所接收之訊號波形示意圖。
第7圖繪示依照範例性實施例之記憶體控制裝置的示意圖。
依照本揭露之實施例包含方法與裝置以用於控制記憶體裝置之指令處理。
以下，將參照圖式說明依照本揭露之實施例。若可能，相同的參考數字會在圖式中用以參照至相同或相的部件。
第2圖繪示依照本揭露實施例之用於在一記憶體控制器之中的指令處理之範例性方法200的流程圖。此方法可執行於依照本揭露實施例之記憶體控制器中。
如第2圖所示，在步驟202，記憶體控制器接收一串列輸入訊號，該串列輸入訊號包含一連串的二進位數字(binary digit)。此串列輸入訊號係編程以使得在串列輸入訊號之奇數位置的二進位數字(即此串二進位數定的奇數位置)係互補(complementary)於此串列之偶數位置的二進位數字。下文中，由串列輸入訊號之奇數位置上的二進位數字形成的串列也可被稱為第一輸入子串列(sub-series)，並代表待輸出至記憶體裝置且待記憶體裝置執行的指令。對應地，由串列輸入訊號之偶數位置上的二進位數字形成的串列也可被稱為第二輸入子串列，並代表指 令的互補，指令的互補在本揭露中也可稱為指令的反相(bar)。
在本揭露中，有關奇數位置的敘述與對應之偶數位置的敘述是可以相互置換的。舉例來說，如上一個段落所述，奇數位置的二進位數字代表指令，而偶數位置的二進位數字代表指令的反相。在另一實施例中(此處省略敘述)，奇數位置的二進位數字可代表指令的反相，而偶數位置的二進位數字可以代指令。
在步驟204，記憶體控制器在串列輸入訊號的多個奇數位置擷取(或取樣)二進位數字。此處，此過程也可被稱為是指令的解碼。擷取(或取樣)的結果為一連串的二進位數字，此處之二進位數字也可稱為是第一取樣子串列。
在步驟206，根據包含複數個預設指令的指令清單而檢查第一取樣子串列，以決定第一取樣子串列是否對應至此些預設指令的其中一個指令。若第一取樣子串列並不對應至此些預設指令的任何一個指令(步驟206：否)，記憶體控制器輸出一訊號以表示第一取樣子串列代表一錯誤(illegal)指令(第2圖的步驟208)。另一方面，若第一取樣子串列對應至此些預設指令的其中一個指令(步驟206：是)，第一取樣子串列係被存鎖(latch)(第2圖的步驟210)。
在步驟212，記憶體控制器在串列輸入訊號的多個偶數位置擷取(或取樣)二進位數字。此處，此過程也可被稱為是指令反相的解碼。擷取(或取樣)的結果為一連串的二進位數字，此處之二進位數字也可稱為是第二取樣子串列。
在步驟214，記憶體控制器比較第一取樣子串列及第二取樣子串列，以決定兩者是否互補。若不互補(步驟214：否)，記憶體控制器輸出訊號表示第一取樣子串列代表錯誤指令(第2圖之步驟208)。另一方面，若第一及第二取樣子串列係互補，則第一取樣子串列代表正確(legal)指令，而此指令會被執行(第2圖的步驟216)。
第2圖所示的過程為一範例。依照本揭露實施例之方法並不限定於包含第2圖所示的整個過程。舉例來說，可直接比較第一及第二取樣子串列，不需先針對指令清單確認第一取樣子串列。
依據本揭露實施例，串列輸入訊號之一連串的二進位數字係由串列輸入訊號之一連串的高或低邏輯電壓位準來表示。在一些實施例中，高邏輯電壓位準代表二進位數字“1”，而低邏輯電壓位準代表二進位數字“0”。擷取(或取樣)二進位數字的時間可由串列時脈訊號來控制。在一些實施例中，二進位數字可在串列時脈訊號的相同邊緣擷取，如上升邊緣。此一模式可被稱為是單資料速率(single-data-rate)模式，其中在每個時脈周期係擷取並輸出一個二進位數字。在一些實施例中，二進位數字係在串列時脈訊號的上升及下降邊緣擷取。此一模式可稱為是雙資料速率(double-data-rate)模式，其中在每個時脈周期擷取並輸出兩個二進位數字。
第3A及3B圖分別繪示單資料速率模式及雙資料速 率模式之範例性訊號波形圖的示意圖。在第3A及3B圖中，CSB、SCLK、及SIO分別參照為「指令選擇反相」、「串列時脈」、及「串列輸入/輸出」，如前所述。如第3A及3B圖所示，待被輸出至記憶體裝置並由記憶體裝置執行的指令為D35H指令，由第一輸入子串列的二進位數字00110101所表示。在編程SIO訊號時，使用者散置(intersperse)由第二輸入子串列的二進位數字11001010(如第3A及3B圖所示之虛線曲線片段)所表示互補的指令(即指令反相)在第一輸入子串列(如第3A及3B圖所示之實線曲線片段)之中。如此，記憶體控制器接收的SIO訊號變為0101101001100110。
在第3A圖所示的單資料速率模式之中，在記憶體控制器接收SIO訊號後，指令係藉由在SCLK訊號的奇上升邊緣(在圖式中由實線垂直線所表示)取樣SIO訊號(即量測SIO訊號的邏輯電壓位準)而解碼，而指令反相係藉由在SCLK訊號的偶上升邊緣(在圖式中由虛線垂直線所表示)取樣SIO訊號(即量測SIO訊號的邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步處理，例如是第2圖所示的範例性方法。
在第3B圖所示的雙資料速率模式之中，在記憶體控制器接收SIO訊號後，指令係藉由在SCLK訊號的上升邊緣(在圖式中由實線垂直線所表示)取樣SIO訊號(即量測SIO訊號的邏輯電壓位準)而解碼，而指令反相係藉由在SCLK訊號的下降邊緣(在圖式中由虛線垂直線所表示)取樣SIO訊號(即量測SIO訊號的 邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步被處理，例如是第2圖所示的範例性方法。
第3A及3B圖繪示記憶體控制器具有單輸入/輸出埠的實施方案。依照本揭露實施例的方法也可應用至具有多輸入/輸出埠的記憶體控制器。舉例來說，第4A及4B圖繪示記憶體控制器具有兩輸入/輸出埠的實施方案，其中第4A圖對應至單資料速率模式而第4B圖對應至雙資料速率模式。如第4A及4B圖所示，指令係被打散並藉由兩訊號SIO0及SIO1而傳輸，其中SIO0攜帶指令的奇位數字，即0100，而SIO1攜帶指令的偶位數字，即0111。相仿地，指令反相係被打散並由兩訊號SIO0及SIO1而傳輸，其中SIO0攜帶指令反相的奇位數字，即1011，而SIO1攜帶指令反相的偶位數字，即1000。
如第4A圖所示，即單資料速率模式，在記憶體控制器接收SIO0及SIO1訊號後，指令係藉由在SCLK訊號的奇上升邊緣取樣SIO0及SIO1訊號(即量測SIO0及SIO1訊號的邏輯電壓位準)而解碼，而指令反相係藉由在SCLK訊號的偶上升邊緣取樣SIO0及SIO1訊號(即量測SIO0及SIO1訊號的邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步處理，例如是第2圖所示的範例性方法。
如第4B圖所示，即雙資料速率模式，在記憶體控制器接收SIO0及SIO1訊號後，指令係藉由在SCLK訊號的上升邊緣取樣SIO0及SIO1訊號(即量測SIO0及SIO1訊號的邏輯電 壓位準)而解碼，而指令反相係藉由在SCLK訊號的下降邊緣取樣SIO0及SIO1訊號(即量測SIO0及SIO1訊號的邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步處理，例如是第2圖所示的範例性方法。
另一範例中，第5A及5B圖繪示記憶體控制器具有四個輸入/輸出埠的實施方案，其中第5A圖對應至單資料速率模式而第5B圖對應至雙資料速率模式。如第5A及5B圖所示，指令係被打散並藉由四個訊號SIO0、SIO1、SIO2、SIO3而傳輸，其中SIO0攜帶指令的每四個數字的第一個數字，即00，SIO1攜帶指令的每四個數字的第二個數字，即01，SIO2攜帶指令的每四個數字的第三個數字，即10，而SIO3攜帶指令的每四個數字的第四個數字，即11。相仿地，指令反相係打散並由四個訊號SIO0、SIO1、SIO2、SIO3而傳輸，其中SIO0攜帶指令反相的每四個數字的第一個數字，即11，SIO1攜帶指令反相的每四個數字的第二個數字，即10，SIO2攜帶指令反相的每四個數字的第三個數字，即01，而SIO3攜帶指令反相的每四個數字的第四個數字，即00。
如第5A圖所示，即單資料速率模式，在記憶體控制器接收SIO0、SIO1、SIO2、SIO3訊號後，指令係藉由在SCLK訊號的奇上升邊緣取樣SIO0、SIO1、SIO2、SIO3訊號(即量測SIO0、SIO1、SIO2、SIO3訊號的邏輯電壓位準)而解碼，而指令反相係藉由在SCLK訊號的偶上升邊緣取樣SIO0、SIO1、SIO2、 SIO3訊號(即量測SIO0、SIO1、SIO2、SIO3訊號的邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步處理，例如是第2圖所示的範例性方法。
如第5B圖所示，即雙資料速率模式，在記憶體控制器接收SIO0、SIO1、SIO2、SIO3訊號後，指令係藉由在SCLK訊號的上升邊緣取樣SIO0、SIO1、SIO2、SIO3訊號(即量測SIO0、SIO1、SIO2、SIO3訊號的邏輯電壓位準)而解碼，而指令反相係藉由在SCLK訊號的下降邊緣取樣SIO0、SIO1、SIO2、SIO3訊號(即量測SIO0、SIO1、SIO2、SIO3訊號的邏輯電壓位準)而解碼。取樣結果依照本揭露實施例的方法而進一步處理，例如是第2圖所示的範例性方法。
第6A及6B圖繪示之另一例子中記憶體控制器具有八個輸入/輸出埠的實施方案，其中第6A圖對應至單資料速率模式而第6B圖對應至雙資料速率模式。此例係相仿於第3A-5B圖所述的內容，除了指令與指令反相係打散並藉由八個訊號SIO0、SIO1、SIO2、SIO3、SIO4、SIO5、SIO6、SIO7而傳輸。指令與指令反相的編碼與解碼以及取樣結果的處理方式，係相仿於上文依照一、兩、四個輸入/輸出埠所述之實施方案，故不重述。
第7圖繪示依照本揭露實施例之記憶體控制裝置700。如第7圖所述，記憶體控制裝置700包含處理器702及非暫態(non-transitory)電腦可讀取儲存媒體704。儲存媒體704儲存多個命令，此些命令在由該處理器702執行時，記憶體控制裝置 700使得處理器702執行如上文所述之本揭露實施例的方法。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
700‧‧‧記憶體控制裝置
702‧‧‧處理器
704‧‧‧非暫態電腦可讀取儲存媒體

Claims (8)

  1. 一種用於在一記憶體控制器之中的指令處理之方法，包括：由該記憶體控制器接收一串列輸入訊號，該串列輸入訊號包含一連串的二進位數字(binary digit)；由該記憶體控制器在該串列輸入訊號之多個奇數位置或多個偶數位置的其中該些位置擷取該些二進位數字以形成一第一子串列(sub-series)；由該記憶體控制器針對複數個預設指令檢查該第一字串列；在由該記憶體控制器針對複數個預設指令檢查該第一字串列之後，若該第一字列串對應至該些預設指令之其中一指令，由該記憶體控制器在該串列輸入訊號之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字以形成一第二子串列；由該記憶體控制器比較該第一及該第二子串列；以及若該第一及該第二子串列係互補(complementary)，由該記憶體控制器執行該第一子串列代表之該些預設指令之該指令。
  2. 如申請專利範圍第1項所述之方法，其中：在該串列輸入訊號之該些奇數位置或該些偶數位置的其中該些位置擷取該些二進位數字之該步驟包含在該串列輸入訊號的該些奇數位置取得該些二進位數字以形成該第一子串列；及在該串列輸入訊號之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字之該步驟包含在該串列輸入訊號 的該些偶數位置取得該些二進位數字以形成該第二子串列。
  3. 如申請專利範圍第1項所述之方法，更包括：若該第一及該第二子串列係不互補，輸出一訊號表示沒有收到正確(legal)指令。
  4. 如申請專利範圍第1項所述之方法，更包括：若該第一子串列不對應至該些預設指令之任何一指令，輸出一訊號表示沒有收到正確指令。
  5. 如申請專利範圍第1項所述之方法，更包括：在該串列輸入訊號之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字之前，存鎖(latch)該第一子串列。
  6. 如申請專利範圍第1項所述之方法，更包括：接收一串列時脈訊號，其中：該一連串的二進行數字係表示為該串列輸入訊號之一連串的高或低邏輯電壓位準；在該串列輸入訊號之該些奇數位置取得該些二進位數字之該步驟包含在該串列時脈訊號的多個奇上升邊緣量測該串列輸入訊號的邏輯電壓位準；以及在該串列輸入訊號之該些偶數位置取得該些二進位數字之該步驟包含在該串列時脈訊號的多個偶上升邊緣量測該串列輸入訊號的邏輯電壓位準。
  7. 如申請專利範圍第1項所述之方法，更包括：接收一串列時脈訊號，其中：該一連串的二進行數字係表示為該串列輸入訊號之一連串的高或低邏輯電壓位準；在該串列輸入訊號之該些奇數位置取得該些二進位數字之該步驟包含在該串列時脈訊號的多個上升邊緣量測該串列輸入訊號的邏輯電壓位準；及在該串列輸入訊號之該些偶數位置取得該些二進位數字之該步驟包含在該串列時脈訊號的多個下降邊緣量測該串列輸入訊號的邏輯電壓位準。
  8. 一種記憶體控制裝置，包括：一處理器；以及一非暫態(non-transitory)電腦可讀取儲存媒體，儲存多個命令，該處理器執行時，使該處理器：接收一串列輸入訊號，該串列輸入訊號包含一連串的二進位數字；在該串列輸入訊號之多個奇數位置或多個偶數位置其中該些位置擷取該些二進位數字以形成一第一子串列；針對複數個預設指令檢查該第一字串列；在針對複數個預設指令檢查該第一字串列之後，若該第一字列串對應至該些預設指令之其中一指令，在該串列輸入訊號 之該些奇數位置或該些偶數位置的另一該些位置擷取該些二進位數字以形成一第二子串列；比較該第一及該第二子串列；及若該第一及該第二子串列係互補，執行該第一子串列代表之該些預設指令之該指令。
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