TWI569335B - 應力記憶技術 - Google Patents

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史帝芬 費拉候史奇
瑞夫 理查
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Description

應力記憶技術
一般來說，本發明涉及積體電路的領域，更特定來說，涉及形成積體電路的方法，其中應力記憶技術被用於在半導體材料中提供應力。
積體電路包含大量電路元件，其特定來說，包括場效電晶體。在場效電晶體中設置有閘電極。閘電極可藉由在閘電極及通道區域之間提供電性絕緣的閘極絕緣層，而從通道區域分開。在鄰近該通道區域處，設置有源極區域及汲極區域。
通道區域、源極區域及汲極區域是由半導體材料形成，其中通道區域的摻雜不同於源極區域及汲極區域的摻雜。取決於施加到閘電極的電壓，場效電晶體可在打開及關閉狀態之間切換，其中在打開狀態中的通道區域的電導率大於在關閉狀態中的通道區域的電導率。
針對在打開狀態中提高通過場效電晶體的通道區域的電流，已經提出了在通道區域中提供彈性應力。拉伸應力可增加在如矽的半導體材料中的電子遷移率。在N通道電晶體的通道區域中提供拉伸應力可有助於提高通道區域的電導率，以得到較大的電流在打開狀態中通過場效應電晶體的通道區域。在如矽的 半導體材料中，壓縮應力可提高空穴的遷移率，故在P通道電晶體的通道區域中提供壓縮應力可有助於得到較大的電流在打開狀態中通過場效應電晶體的通道區域。
接下來，用於在N通道電晶體及P通道電晶體中設置應力通道區域的方法將參照第1a及1b圖而描述。
第1a圖顯示在製造過程的第一階段中，半導體結構100的示意性剖視圖。半導體結構100包括形成在基板101的半導體區域104中的電晶體元件102及形成在基板101的半導體區域105中的電晶體元件103。溝槽隔離結構106在電晶體元件102及電晶體元件103之間提供電性絕緣，且在電晶體元件102和103及半導體結構100中的其他電路元件(未圖示)之間提供電性絕緣。
在製造過程中，N通道電晶體可從電晶體元件102中形成，且P通道電晶體可從電晶體元件103中形成。半導體區域104及半導體區域105可依據電晶體元件102及電晶體元件103的摻雜方式而摻雜，而電晶體元件102及電晶體元件103的摻雜取決於將要形成的電晶體類型。因此，半導體區域104可為P型摻雜，而半導體區域105可為N型摻雜。
其中設置有半導體區域104及半導體區域105的基板可包括如矽的半導體材料。在電晶體元件103中，可設置如矽/鍺的應力產生材料層133。由於在應力產生材料層133的材料與基板的材料之間的晶格失配，可在半導體區域105中提供壓縮應力。
電晶體元件102包括閘極結構107。閘極結構107包括閘電極111。閘電極111包括金屬部分110。閘電極111的其他部分可由多晶矽形成。閘極絕緣層109將閘電極111從半導體區 域104中分開。在閘電極111的頂表面上，可設置蓋帽層112。鄰近閘電極111處可設置二氧化矽側壁間隔件118，其可藉由包含氮化矽的襯墊層117而從閘電極111中分開。
類似地，電晶體元件103包括閘極結構108，該閘極結構108包括具有金屬部分114、閘極絕緣層113、二氧化矽側壁間隔件120及襯墊層119的閘電極115。此外，在閘電極115的頂表面上，可設置蓋帽層116。
在鄰近於電晶體元件102的閘極結構107處，可設置源極延伸區123及汲極延伸區124。源極延伸區123及汲極延伸區124可為N摻雜。另外，可設置可為P摻雜的暈區127及暈區128。電晶體組件103可包括可為P摻雜的源極延伸區125及汲極延伸區126，以及可包括可為N摻雜的暈區129及暈區130。
如上所述，應力產生材料層133可在P通道電晶體元件103的通道區域中提供壓縮應力。在N通道電晶體元件102的通道區域中可提供拉伸應力。為了達到此目的，可使用將要在以下所描述的應力記憶技術。
非晶區域131可形成在閘極結構107的源極側上，並且非晶區域132可形成在閘極結構107的汲極側上。為了形成非晶區域131及非晶區域132，可進行離子植入製程，非摻雜元素(如氙或鍺)的離子被植入半導體結構的100中。
在半導體區域104中半導體材料帶有離子的放射可能會使原子從它們在晶格中的位置移位放射，使得半導體材料的結晶秩序受到破壞。閘極結構107下方的半導體區域104的部分可由閘極結構107保護而免於離子的放射，故非晶區域131及非 晶區域132可藉由閘極結構107下方基本上結晶的區域而彼此分開。非晶區域131及非晶區域132的深度可藉由適當選定使用於離子植入製程中的離子能量而控制。
在形成非晶區域131及非晶區域132之後，可在半導體結構100上方形成包含二氧化矽的襯墊層121及受應力的氮化矽層122。襯墊層121及受應力的氮化矽層122可借助化學氣相沉積及/或電漿增強化學氣相沉積的手段而形成。用於形成受應力的氮化矽層122的沉積製程參數可適配，以在受應力的氮化矽層122中得到拉伸應力。
由受應力的氮化矽層122提供的拉伸應力可在基板101的半導體材料的部分中產生拉伸應力。特別是，可在非晶區域131及非晶區域132中產生拉伸應力。
第1b圖顯示在製造過程的稍後階段中的半導體結構100的示意性剖視圖。在受應力的氮化矽層122形成之後，可進行用於使非晶區域131及非晶區域132重新結晶的退火製程。該退火製程是在受應力的氮化矽層122形成完成後進行。
既然，非晶區域131及非晶區域132的重新結晶發生在存在有由受應力的氮化矽層122所提供的拉伸應力的情況下，拉伸應力可影響在重新結晶製程中得到的晶格結構。因此，可在電晶體元件102的閘極結構107的源極側及汲極側上設置應力區域138及應力區域139。應力區域138及應力區域139可在電晶體元件102的通道區域中提供拉伸應力。
此後，可進行非等向性刻蝕製程，以從受應力的氮化矽層122的部分中在鄰接閘極結構107處形成側壁間隔件140， 及在鄰接閘極結構108處形成側壁間隔件141的。然後，可進行離子植入製程，以在電晶體元件102中形成N摻雜源極區134及N摻雜汲極區135，且在電晶體組件108中形成P摻雜源極區136及P摻雜汲極區137。
此後，可去除未受閘極結構107及閘極結構108的側壁間隔件140、側壁間隔件141、蓋帽層112及蓋帽層116所覆蓋的襯墊層121的部分，並且可在電晶體元件102及電晶體元件103的源極區域、汲極區域及閘電極中形成矽化部分142、矽化部分143、矽化部分144、矽化部分145、矽化部分146及矽化部分147。
而應力區域138及應力區域139甚至可在去除受應力氮化矽層122的部分之後保持其內部應力，因此保持從電晶體元件102中形成的電晶體的通道區域中的拉伸應力，而該等被去除的氮化矽層122的部分是不同於該等側壁間隔件140及側壁間隔件141可由其所形成的部分。這種效應被稱為“應力記憶“。在從電晶體元件103中形成的電晶體的通道區域中的應力可基本上相當於是由應力產生層133所提供的，故可在電晶體元件103中形成的電晶體的通道區域中得到壓縮應力。
以上描述的應力記憶技術問題為用於形成受應力氮化矽層122的化學氣相沉積及電漿增強化學氣相沉積技術可能受到負荷的影響，其中受應力氮化矽層122的厚度取決於相鄰電晶體元件之間的間距。這可能會導致如單間距及雙間距的電晶體器件的不同間距的電晶體之間的閾值電壓改變。這可對在半導體結構100中形成的積體電路的性能產生不利影響，及可減少製造過程中的產量。
以上描述的應力記憶技術的進一步的問題為：進行作為製造過程的獨立步驟的用於非晶區域131及非晶區域132重新結晶的退火製程可能會增加製造過程的複雜性。
本發明提供可避免或至少減少如上述問題其中的至少一部分的製造過程。
為了提供本發明的某些態樣的基本認識，下文介紹本發明的簡化總結。本總結並不是本發明的一個詳盡的概述。其並非意圖指出本發明的主要或關鍵要素，或者打算劃定本發明的範疇。其唯一目的是提出一些簡化形式的概念，就好象作為後文中更詳細的論述的前言一般。
本文公開一種示例性的方法，其包括：設置半導體結構。該半導體結構包括設置在半導體區域上方的閘極結構。進行離子植入製程，其非晶化鄰近該閘極結構的該半導體區域的第一部分及鄰近該閘極結構的該半導體區域的第二部分，以使第一非晶區域及第二非晶區域在鄰近該閘極結構處形成。進行原子層沉積製程，其在該半導體結構上方沉積具有內部應力的材料層。選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的至少一部分的持續時間以使該第一非晶區域及該第二非晶區域在該原子層沉積製程期間重新結晶。
本文公開另一種示例性的方法，其包括：設置半導體結構。該半導體結構包括第一電晶體元件及第二電晶體元件，該第一電晶體元件包括設置在第一半導體區域上的第一閘極結構，且該第二電晶體元件包括設置在第二半導體區域上的第二閘 極結構。該方法還包括：在鄰近該第一閘極結構的該第一半導體區域中形成第一非晶區域，且在鄰近該第一閘極結構的該第一半導體區域中形成第二非晶區域，其中，在該第二半導體區域中不形成非晶區域。進行原子層沉積製程，其在該第一半導體區域及該第二半導體區域上方沉積具有內部應力的材料層。選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的至少一部分的持續時間，以使該第一非晶區域及該第二非晶區域在該原子層沉積製程期間基本上完全地重新結晶。
100、200‧‧‧半導體結構
101、201‧‧‧基板
102、103、202、203‧‧‧電晶體元件
104、105、204、205‧‧‧半導體區域
106、206‧‧‧溝槽隔離結構
107、108、207、208‧‧‧閘極結構
109、113、209、213‧‧‧閘極絕緣層
110、114、210、214‧‧‧金屬部分
111、115、211、215‧‧‧閘電極
112、116、212、216‧‧‧蓋帽層
117、119、121、217、219‧‧‧襯墊層
118、120、218、220‧‧‧二氧化矽側壁間隔件
122‧‧‧氮化矽層
123、125、223、225‧‧‧源極延伸區
124、126、224、224、226‧‧‧汲極延伸區
127、128、129、130、227、228、229、230‧‧‧暈區
131、132‧‧‧非晶區域
133‧‧‧應力產生材料層
134‧‧‧N摻雜源極區
135‧‧‧N摻雜汲極區
136‧‧‧P摻雜源極區
137‧‧‧P摻雜汲極區
138、139、245、246‧‧‧應力區域
140、141‧‧‧側壁間隔件
142、143、144、145、146、147‧‧‧矽化部分
231‧‧‧應力產生層
232‧‧‧遮罩
233‧‧‧離子植入製程
234、235‧‧‧非晶區域
236‧‧‧原子層沉積製程
237、238‧‧‧側壁間隔件
239、240、241、242、243、244‧‧‧矽化物部分
247、249‧‧‧源極區域
248、250‧‧‧汲極區域
本發明可藉由參照與附圖結合所得的以下描述而理解，在附圖中相同的元件符號代表類似的元件，且其中：第1a及1b圖顯示在傳統製造技術階段中的半導體結構的示意性剖視圖；以及第2a至2c圖顯示在根據本發明的方法的階段中的半導體結構的示意性剖視圖。
在本文中公開的主題容易受到各種修飾和替代形式影響，其特定具體實施方式已由附圖中的範例的方式表示並在本文中詳細地描述。然而可理解的是，本文所描述的具體實施例並不打算把本發明限制為特定形式，但相反的，目的是包含所有落在由所附申請專利範圍界定的本發明的精神及範疇內的修飾、等效及替換。
本發明的各種說明性具體實施例描述如下。為清楚起見，並非所有實際實行的特徵都在本說明書中描述。當然也可以理解，在任何這些實際說明性具體實施例下，必須作出許多實 行的特定決定以達成開發者的特定目標，如符合系統相關及商業相關的約束，其將隨實行而異。此外，可以理解的是，這樣的開發努力可能是複雜且耗時的，但絕不會是那些在本發明中得到益處的本領域的普通技術人員來的例行任務。
本發明的主題現在將參照附圖而描述。各種結構、系統和設備是針對僅為解釋以便不混淆對那些熟悉本領域的技術人員來說為公知的本發明細節的目的而示意性描繪於附圖中。儘管如此，附圖的加入可以描述及解釋本發明的說明性範例。這裏所用的用詞和短語應被理解及闡釋為具有對由那些熟悉本領域的技術人員所理解的用詞和短語來說為一致的含義。本文中一致用法的術語或短語並沒有意圖暗指術語或短語的特別定義，即由那些本領域的普通技術人員所理解為不同于普通和習慣的意思的定義。當詞語或短語意圖具有特殊含義，即不同於熟悉本領域的技術人員所理解的意思，此種特別定義將以直接及明確地提供該術語或短語的特別定義的定義方式而在說明書中專門闡述。
在朝向20奈米技術節點及/或在14奈米技術節點的積體電路電晶體的持續縮放可能增加邊緣性問題(marginalities)、變異性和製造能力的挑戰。在電晶體器件之間的多間距中的持續縮放可能導致空間最小化，其中數種植入物、應力記憶技術、矽化物形成、雙應力襯墊及受應力的接觸都必須在這找到它們的容身之處。因此，進一步的尺寸縮放可能需要大量的努力去想辦法解決每一道工序步驟中的所有邊緣性問題以及減少變異性及邊緣性，以建立非常穩健的(robust)製程。
本發明的各態樣涉及藉由使用非常適形的間隔件材 料而減少隔離及密集嵌套的電晶體器件之間的變異性。在28nm及其以下的技術節點中，在電晶體器件的源極和汲極區域的形成中使用非常適形的氮化矽間隔件可有利於在單一間距及雙間距的電晶體器件之間減少間隔件特徵的變異性。
用於氮化矽沉積的傳統的化學氣相沉積製程程及/或電漿增強化學氣相沉積製程可能導致對不同的間距器件的負載效應。這樣可能會導致電晶體器件的閾值電壓漂移，及導致對相似的電晶體器件來說有不同的達成目標(targeting)與性能。此外，還可能導致產品性能的退化及可能減少生產過程中的產量。
使用其中採用原子層沉積的適形氮化矽側壁間隔件以沉積氮化矽可能有助於減少隔離及密集嵌套的電晶體器件之間的變化，這樣除了可有助於改善不同間距的電晶體器件的達成目標也可有助於提高其性能。
氮化矽的適形原子層沉積可在相對低的溫度下完成，其中可能須要相對比較長的沉積時間，或者在一些具體實施例中，增高的溫度可獲得更快的沉積。
當氮化矽的整個原子層沉積是在約400℃的相對較低的溫度下進行時，可能需要參照第1a及1b圖的如上所述的單獨的熱退火，以實現可提高電晶體器件性能的應力記憶效應。
本發明的各態樣提供可在不同溫度條件下進行的原子層沉積製程。通過在增高的溫度下進行氮化矽的原子層沉積，可在沉積製程期間得到在半導體結構中的非晶區域的再結晶。
由原子層沉積的氮化矽層可具有甚至比藉由化學氣相沉積或等離子增強化學氣相沉積方法所形成的氮化矽層更大的 內部應力。由於由氮化矽層提供的應力及在原子層沉積製程期間非晶區域的再結晶，在藉由原子層沉積方法的氮化矽層沉積期間可得到已形成在半導體材料中的內部應力區域。因此，不需要針對非晶區域再結晶的獨立退火製程並可省去該製程，而同時仍可產生應力記憶效應及提高電晶體器件的性能。
此外，由於原子層沉積可允許非常適形的氮化矽層的形成，使用原子層沉積製程來沉積氮化矽可有助於減少隔離及密集嵌套的電晶體器件之間的變化。
原子層沉積製程完成後，氮化矽層可用于形成側壁間隔件，其可在之後用於在閘極與藉由離子植入所形成的源極及汲極區域之間提供想要的距離。
氮化矽原子層沉積法可在約400℃的相對較低的沉積溫度下進行，其中須要長達約七小時的沉積製程的相對較長期間來得到想要的氮化矽層厚度。在相對較低的溫度下進行原子層沉積製程可有助於電晶體器件的寬度在閾值電壓上的影響，其歸因於氧的熱觸發擴散，該氧的熱觸發擴散是從以二氧化矽填充的溝槽隔離結構進入電晶體的通道區。除了需要長期間的沉積製程，由於在溫度為400℃下基本上不發生非晶的再結晶，則若整個原子層沉積製程是在低溫下進行，可能需要相似於參照第1a和1b圖的如上所述的額外熱退火以用於進行應變記憶技術。
本發明提供數個方法，其中例如為氮化矽層(其可用于應力記憶技術，並且側壁間隔件也可由其所形成)的適形材料層是在可落於約500℃至600℃範圍的較高溫度下沉積。
在較高的溫度下，可能發生非晶區域的再結晶，以 及既然由原子層沉積製程沉積的適形氮化矽層可具有相對高的內部應變，可能會發生原位應力記憶效應。可省略如參照第1a和1b圖所述的額外熱退火。因此，可減少生產時間及製造過程中的成本。此外，在一些具體實施例中，也可減少原子層沉積製程的時間。
在一些具體實施例中，在半導體材料中的非晶區域形成中，除了例如為惰性氣體離子或元素週期表中的碳族元素離子(如碳、矽及/或鍺)的非摻雜元素的離子之外，還可將氟及/或氮離子植入至半導體材料中。這可有助於防止氧從溝槽隔離結構擴散到半導體材料中，並且可有助於減少伴隨電晶體器件通道區域的寬度不同而變化的電晶體器件閾值電壓的變異。
可在一些具體實施例中得到的進一步優點包含增進的製造能力及較低的成本、在器件及產品性能的提升、在複雜的設計結構中較低的整體漏電(由於整體較佳的器件達成目標)及產品產量的增加。在具體實施例中，相同的達成目標可用於隔離及密集嵌套的電晶體器件，並可提供高k金屬閘極結構的穩固封蓋。
進一步的具體實施例將參照第2a至2c圖描述。第2a圖顯示在根據本發明的方法的一階段的半導體結構200的示意剖視圖。半導體結構200包括基板201。而基板201可包含矽。
在一些具體實施例中，基板201可為例如為矽晶圓或矽晶粒的塊體(bulk)半導體基板。在其他具體實施例中，基板201可為絕緣體上半導體(SOI)的基板，其中例如為矽的半導體材料的相對薄層形成在例如為二氧化矽的電性絕緣材料層的上方。電性絕緣材料層可在半導體材料層與SOI基板(例如其上設有半 導體材料層及電性絕緣材料層的矽晶圓)的其他部分之間提供電性絕緣。
半導體結構200包括電晶體元件202及電晶體元件203。在接下來所描述的方法中，N通道電晶體可從電晶體元件202中形成，而P通道電晶體可從電晶體元件203中形成。
電晶體元件202包括設置在半導體區域204上方的閘極結構207。依據從電晶體元件202中形成的N通道電晶體的通道區域的摻雜，半導體區域204可以被P型摻雜物摻雜。
同樣，電晶體元件203包括設置在半導體區域205上方的閘極結構208。依據從電晶體元件203中形成的P通道電晶體的通道區域的摻雜，半導體區域205可以被N型摻雜物摻雜。
溝槽隔離結構206可將半導體區域204及半導體區域205彼此電性絕緣。此外，溝槽隔離結構206可在半導體結構200中的半導體區域204、半導體區域205及其它電路元件之間提供電性絕緣。溝槽隔離結構206可為淺溝槽隔離結構，其中二氧化矽為提供電性絕緣的介電材料。
半導體區域204及半導體區域205可藉由離子植入製程而受到摻雜，其中摻雜物材料的離子被植入至半導體結構200中。針對摻雜半導體區域204，半導體結構200可以p型摻雜物的離子放射，其中半導體區域205可由遮罩覆蓋以使p型摻雜物基本上不植入至半導體區域205中。
針對摻雜半導體區域205，半導體結構200可以N型摻雜物的離子放射，其中半導體區域204可由遮罩覆蓋以基本上防止N型摻雜物植入至半導體區域204中。
溝槽隔離結構206可借助微影，蝕刻，氧化及沉積技術形成。
半導體區域205可包括應力產生層231，其包含與半導體區域205其餘部分不同的半導體材料。在一些具體實施例中，應力產生層231可包含矽/鍺半導體，而半導體區域205其餘部分可包含矽。矽/鍺具有比矽大的晶格常數。因此，在應力產生層231的材料與半導體區域205的其餘部分的材料之間存在晶格失配。晶格失配可產生壓縮應力，特別是在應力產生層231與半導體區域205的其餘部分之間的接面的附近。壓縮應力可在從電晶體組件203中形成的p型電晶體的通道區域中增加空穴遷移率。
應力產生層231可藉由用於在矽上生長矽/鍺的選擇性磊晶生長製程的方法所形成。在選擇性磊晶生長製程期間，半導體區域204可由例如為包含二氧化矽或氮化矽的硬遮罩覆蓋。由於磊晶生長製程中的選擇性，在遮罩上可得到基本上沒有鍺的沉積或只有少量矽/鍺的沉積。在應力產生層231形成後，可去除遮罩。
電晶體元件202的閘極結構207可包括閘電極211及設置在閘電極211與半導體區域204之間的閘極絕緣層209。閘極絕緣層209可在閘電極211與半導體區域204之間提供電性絕緣。閘電極211可包括在相鄰閘極絕緣層209的閘電極211的下部部分的金屬部分210，而閘電極211的其餘部分可包含多晶矽。在閘電極211的頂表面上，可設置可包含二氧化矽的蓋帽層212。在閘電極211的側壁處，可設置包含二氧化矽的側壁間隔件218，且該側壁間隔件218可藉由襯墊層217而從閘電極211分開。襯墊層 217可包含氮化矽。
類似地，電晶體元件203的閘極結構208可包括閘極絕緣層213、可包括金屬部分214的閘電極215、蓋帽層216、側壁間隔件220及襯墊層219。
閘極結構207及閘極結構208可在半導體區域204、205的摻雜之後及可在溝槽隔離結構206與應力產生層231的形成之後形成。為了形成閘極結構207及閘極結構208，可例如藉由化學氣相沉積製程或電漿增強化學氣相沉積製程來形成包含有閘極絕緣層209及閘極絕緣層213的材料的層，例如是如同氮氧矽鉿的高k材料層。
此後，包含閘極結構的207的金屬部分210的材料可形成在半導體區域204上方，而包含閘電極215的金屬部分214的材料可形成在半導體區域205上方。
在一些具體實施例中，金屬部分210及金屬部分214可包括相同的材料，如氮化鈦。在這樣的具體實施例中，金屬部分210及金屬部分214的鄰接層可藉由例如化學氣相沉積製程或電漿增強化學氣相沉積製程的方法而沉積在半導體結構200上方。
在其他具體實施例中，金屬部分210及金屬部分214可包含不同的材料。例如，N通道電晶體元件202的閘電極211的金屬部分210可包含鑭(La)或氮化鑭(LaN)，而P通道電晶體元件203的閘電極215的金屬部分214可包含鋁(Al)或氮化鋁(AlN)。在這樣的具體實施例中，可使用微影、蝕刻及沉積等技術以用於在半導體區域204上方但不在半導體區域205上方形成金屬部分 210的材料層，以及用於在半導體區域205上方但不在半導體區域204上方形成金屬部分214的材料層。
此外，由閘電極211及閘電極215的其餘部分中形成的例如為多晶矽層的材料層，以及由蓋帽層212及蓋帽層216的其餘部分中形成的例如為二氧化矽層的材料層可被沉積在半導體結構200上方。此後，包含有閘極絕緣層209及閘極絕緣層213的材料的層、包含有金屬部分210及金屬部分214的一或更多的材料的一或更多的層、包含有閘電極211及閘電極215的其餘部分的材料的層與包含有蓋帽層212及蓋帽層216的材料的層可藉由微影製程的方法而圖案化，以形成由蓋帽層212及蓋帽層216覆蓋的閘電極211及閘電極215。
此後，例如為氮化矽層的襯墊層217及襯墊層219的材料層與例如為二氧化矽層的側壁間隔件218及側壁間隔件220的材料層可沉積在半導體結構200上方，並可進行一或多道蝕刻製程來形成鄰近閘電極211及閘電極215的側壁間隔件218及側壁間隔件220，該蝕刻製程可包括非等向性蝕刻製程，該非等向性蝕刻製程適於從具有基本水準表面的半導體結構200的一部分去除側壁間隔件218及側壁間隔件220的材料。
在閘極結構207及閘極結構208形成後，源極延伸區223及汲極延伸區224可形成在半導體區域204中。同樣，源極延伸區225及汲極延伸區226可形成在半導體區域205中。在N通道電晶體元件202中的源極延伸區223及汲極延伸區224可包括N型摻雜物，並且在P通道電晶體元件203的源極延伸區225及汲極延伸區226可包括P型摻雜物。此外，可在N通道電晶體元件 202中形成包含有P型摻雜物的暈區227及暈區228，並且可在P通道電晶體元件203中形成包含有N型摻雜物的暈區229及暈區230。源極延伸區223、汲極延伸區224、源極延伸區225、汲極延伸區226、暈區227、228、229、230可藉由習知的離子植入製程而形成。
在閘極結構207及閘極結構208形成後，可在鄰近電晶體元件202的閘極結構207處形成非晶區域234及非晶區域235。非晶區域234可設置在源極延伸區223所在的閘極結構207的源極側，並且非晶區域235可設置在汲極延伸區224所在的閘極結構207的汲極側。
在非晶區域234及非晶區域235的形成中，半導體區域204的半導體材料的晶格結構可在非晶區域234及非晶區域235中破壞，使得非晶區域234及非晶區域235包含例如為非晶矽的非晶半導體材料。沿著基板201的厚度方向(在第2a圖的平面中為垂直)的延伸區，其也可表示成非晶區域234及非晶區域235的深度，可大於源極延伸區223及汲極延伸區224的深度與暈區227及暈區228的深度，使得源極延伸區223、汲極延伸區224、暈區227及暈區228的至少一部分是位於非晶區域234及非晶區域235內。
而在電晶體組件203中未形成非晶化區域。
為了在電晶體元件202中但不在電晶體組件203中形成非晶區域234及非晶區域235，可形成遮罩232。遮罩232可包括光阻，並可藉由微影製程的方法形成。遮罩232覆蓋電晶體組件203，且不覆蓋電晶體組件202。
在形成遮罩232後，可如第2a圖中之箭頭233所示意性表示地進行離子植入製程。
在離子植入製程233中，以非摻雜物質的高能離子放射半導體結構200，該非摻雜物質的高能離子基本上不改變在半導體區域204的半導體材料中的電荷載子濃度，或者當其包含在半導體材料內時對電荷載子濃度具有僅為相對小的影響。
在一些具體實施例中，離子植入製程233可包括以例如為惰性氣體離子(例如氦、氖、氬、氪及/或氙)的非摻雜元素的離子放射半導體結構200。可替換地或附加地，離子植入製程233可包括以來自元素週期表中碳族元素的離子放射半導體結構200，特別是以碳、矽及/或鍺離子放射。
用於離子植入製程233的離子能量可在約25至80千電子伏的範圍內，且離子劑量可落於從大約5x1014個離子/平方公分至約1017個離子/平方公分的範圍中。
除了惰性氣體離子或來自元素週期表碳族中的元素離子之外，在離子植入製程233中，可進行共植入製程，其中半導體結構200是以氟及/或氮離子放射。氟及/或氮離子的劑量可落於從大約1014個離子/平方公分至約1017個離子/平方公分的範圍中，且氟及/或氮離子的能量可落於與非摻雜元素的離子能量相同的範圍中。
在離子植入製程233的期間進行氟及/或氮離子的共植入可有助於減少在半導體結構200中所形成的電晶體的閾值電壓的變異，該形成在半導體結構200中的電晶體的通道區域(在垂直於從源極區至汲極區的長度方向的方向上的電晶體元件的通道 區域延伸區)具有不同寬度，其尤其可能對於如同從電晶體元件202中所形成的電晶體的N勾道電晶體而言是一個問題。
其通道區域具有不同寬度的電晶體器件的閾值電壓的變異歸因於在電晶體器件的部分中所積累的氧。氧的積累可能是由於從溝槽隔離結構206進入半導體區域204及半導體區域205的半導體材料內的氧的熱擴散所導致。納入特定電晶體的半導體區域內的氧含量可取決於電晶體的通道區寬度，使得電晶體的閾值電壓可取決於通道區域的寬度。
氟及/或氮的存在可有助於減少氧的存在對於閾值電壓上的影響。因此，離子植入製程233期間中提供氟及/或氮的共植入可有助於避免在製造過程中的後期階段(例如在將參照第2b圖的如下所述的原子層磊晶製程期間)中使半導體結構200暴露於相對高溫的不利影響。
第2b圖顯示在製造過程中的後期階段中半導體結構200的示意剖視圖。在非晶區域234及非晶區域235形成後，可去除遮罩232。其後，可形成襯墊層234。襯墊層234可包含二氧化矽，且可藉由化學氣相沉積製程或電漿增強化學氣相沉積製程的方法而形成。
在襯墊層234形成後，可進行由第2b圖中的箭頭236所示意地標示的原子層沉積製程。在原子層沉積製程236中，具有內部應力的材料層235是沉積在半導體結構上方。層235可包含氮化矽，且氮化矽可具有約1GPa的內部拉伸應力。
在原子層沉積製程236中，交替地供給第一前驅體及第二前驅體到半導體表面結構200的表面。在示例性具體實施 例中，其中層235包含氮化矽，而該第一前驅體可包含矽但不包含氮，且該第二前驅體可包含氮但不包含矽。舉例來說，第一前驅體可包含一氯甲矽烷(SiClH3)、二氯矽烷(SiCl2H2)、三氯矽烷(SiCl3H)及/或四氯矽烷(SiCl4)。第二前驅體可包含氨(NH3)及/或肼(N2H4)。
原子層沉積製程236包括多個原子層沉積運轉週期(cycle)。每個運轉週期包括第一階段及第二階段。在第一階段期間，供給該第一前驅體到半導體表面結構200的表面但不供給該第二前驅體。而在第二階段中，供給第二前驅體到半導體表面結構200的表面但不供給該第一前驅體。
諸如進行原子層沉積製程中的溫度、運轉週期的持續時間和運轉週期的階段、以及在各個原子層沉積運轉週期中的第一階段及第二階段的第一前驅體及該第二前驅體的壓力等的原子層沉積製程參數可被適配，使得在各個原子層沉積運轉週期中的第一階段期間，可在半導體表面結構200的表面上形成該第一前驅體的單一層。與已形成在半導體表面結構200的表面上的該第一前驅體的單一層結合的該第一前驅體的分子鍵結可能比與半導體表面結構200的未覆蓋表面結合的該第一前驅體的分子鍵結還要弱。因此，在形成單一層該第一前驅體後，基本上不再將該第一前驅體沉積到半導體結構200的表面上。
在各個原子層沉積運轉週期的第二階段，該第二前驅體與吸附在在半導體結構200的表面上的該第一前驅體反應，且層235的材料是在該反應中形成。原子層沉積製程的參數可被適配，使得該第二前驅體的量在與沉積在半導體結構200的表面 上的該第一前驅體反應中消耗殆盡。
因此，在各個原子層沉積運轉週期中形成的層235的材料量是基本上受限於由在第一階段期間沉積在半導體結構200的表面上的該第一前驅體的量。故原子層沉積製程是以自我限制方式進行，其中，在各個原子層沉積運轉週期中，沉積特定量的層235的材料。
可藉由適當選定在原子層沉積製程236的期間所進行的原子層沉積運轉週期的數目而控制層235的厚度。在一些具體實施例中，層235可具有約22奈米的厚度。
由於原子層沉積製程236的自我限制生長機制，可得到沉積製程的相對好的適形性。在適形沉積製程中，沉積材料層的厚度(在垂直於材料層所沉積的表面部分上的方向來測量)基本上是獨立於表面部分的取向(orientation)。因此，在原子層沉積製程236中所形成的材料層235的厚度可基本上等於半導體結構200的表面的基本水準部分，舉例來說為閘極結構207及閘極結構208的頂表面、鄰近閘極結構207及閘極結構208的半導體區域204及半導體區域205的表面以及在半導體結構200的表面的傾斜部分上(例如閘極結構207及閘極結構208的側壁)。此外，層235的材料厚度可基本上獨立於相鄰的電晶體器件之間的間距。
原子層沉積可在相對大的溫度範圍內進行。特定來說，氮化矽的原子層沉積可在落於約400℃至700℃的溫度範圍中進行。在各個原子層沉積製程運轉週期的第一階段期間的該第一前驅體的壓力、在各個原子層沉積製程運轉週期的第二階段期間的該第二前驅體的壓力、原子層沉積運轉週期的持續時間以及各 個個別溫度下的原子層沉積運轉週期的第一階段及第二階段的持續時間可被適配，以得到在溫度範圍內的層235的材料的自我限制生長。
在原子層沉積製程是落在約500℃至550℃的溫度範圍中進行的具體實施例中，原子層沉積製程可在具有落在約50至80Torr的壓力範圍中的氣體環境下進行，該氣體環境可包括如分子氮(N2)的惰性氣體加上可作為如上所述的前驅體的氨氣(NH3)及二氯矽烷(SiCl2H2)的各別其中之一。原子層沉積製程的持續時間可能會落在約一小時至約七小時的範圍中，特定來說是落在約兩小時至約七小時的範圍內。
在其他具體實施例中，例如在原子層沉積製程是在不同溫度下進行的具體實施例中，可使用不同的原子層沉積製程參數，其可借由常規實驗手段而優化，其中，可選地，上述參數可作為起始值。
在進行原子層沉積製程236的至少一部分的溫度及原子層沉積製程236的至少一部分的持續時間可選定，使得非晶區域234及非晶區域235在原子層沉積製程236的期間中重新結晶。特定來說，可選定原子層沉積製程236的至少一部分的溫度及持續時間，使得非晶區域234及非晶區域235在原子層沉積製程236的期間中基本上完全重新結晶。因此，在原子層沉積製程236後，非晶區域234及非晶區域235的材料可具有晶體結構，而不需要進行額外的退火製程。
非晶區域234及非晶區域235的重新結晶是熱觸發程式。在半導體區域204包含矽的具體實施例中，非晶區域234及 非晶區域235的重新結晶可在當半導體結構200暴露於約500℃或更高的溫度時發生。用於達到基本上完全重新結晶非晶區域234及非晶區域235的所須時間可取決於溫度，其中，在較高的溫度下，可更快地得到非晶區域234及非晶區域235的重新結晶。
在一些具體實施例中，原子層沉積製程236的至少一部分可在落在約500℃至600℃的溫度範圍中進行。在一些具體實施例中，原子層沉積製程的至少一部分可在落在約550℃至600℃的溫度範圍中進行。
在約600℃或更低溫度下進行原子層沉積製程236可有助於減少摻雜物的擴散，特別是來自源極延伸區223及源極延伸區225、汲極延伸區224、汲極延伸區226以及暈區227、228、229、230的摻雜物的擴散。然而，在一些具體實施例中，可在原子層沉積製程236的至少一部分期間提供高於約600℃的溫度。
在一些具體實施例中，進行原子層沉積製程236時的溫度可落於從約500℃至700℃的範圍中，且原子層沉積製程的持續時間可落於從約一小時至約七小時的範圍中。
當非晶區域234及非晶區域235在原子層沉積製程236期間重新結晶時，材料層235的內部應力可在當非晶區域234及非晶區域235中的非結晶半導體材料重新結晶時在形成的結晶半導體材料中產生內部應力。因此，在原子層沉積製程236期間，應力區域245及應力區域246可形成在半導體區域204中。應力區域245及應力區域246可在閘極結構207下方的電晶體元件202的通道區域中提供內部應力，特別是內部拉伸應力。而該內部拉伸應力可提高從電晶體元件202中形成的N通道電晶體的性能。
類似於以參照第1a及1b圖的如上所述的應力記憶技術而形成的應力區域138及應力區域139，當材料層235的部分在製造過程的較後階段中去除以用於如將要以參照第2c圖的如下所述地從材料層235形成側壁間隔件時，形成在半導體區域204中的應力區域245及應力區域246可保持其內部應力。
在一些具體實施例中，基本上可在整個原子層沉積製程236期間提供恒定的半導體結構200的溫度。在這些具體實施例中，原子層沉積製程236的持續時間可落於從約一小時至約七小時的範圍中。
然而，本發明為非限制的具體實施例，其中，在進行原子層沉積製程期間的溫度在原子層沉積製程236期間中保持基本上地恒定。
在一些具體實施例中，原子層沉積製程236的第一部分可在相對低的溫度下進行。原子層沉積製程236的該第一部分可在低於約500℃的溫度下進行，例如在落於從約400℃至500℃的溫度範圍中及/或在落於從約400℃至450℃的溫度範圍中，其中，基本上不會在非晶區域234及非晶區域235中得到材料的重新結晶，或者僅發生相對小量的重新結晶。
在原子層沉積製程236的第一部分期間，可進行一些適於沉積材料層235的一部分的原子層沉積運轉週期。形成在原子層沉積製程的第一部分期間的材料層235的部分可具有內部應力，故在原子層沉積製程236的第一部分結束時，基本上整個非晶區域234及非晶區域235或者非晶區域234及非晶區域235的至少相對大的部分是暴露於由材料層235的第一部分所提供的 應力。
原子層沉積製程236的第二部分可在足以在原子層沉積製程236的第二部分期間得到基本上完全重新結晶的非晶區域234及非晶區域235的相對高的溫度下進行。原子層沉積製程236的第二部分可在溫度高於約500℃及/或在溫度高於約550℃下進行。特定來說，原子層沉積製程236的第二部分可在落於從約500℃至700℃的溫度範圍中、在落於從約500℃至600℃的溫度範圍中及/或在落於從約550℃至600℃的溫度範圍中進行。在原子層沉積製程236的第二部分中，可形成材料層235的第二部分，其也可具有內部應力。
相比於原子層沉積製程是在基本上恒定溫度下進行的具體實施例，在原子層沉積製程236期間增加溫度可有助於在半導體區域204的應力區域245及應力區域246中提供較大的內部應力。這是因為，在這樣的具體實施例中，具有內部應力的材料層235的較大部分可在非晶區域234及非晶區域235中基本數量的材料重新結晶期間表現內部應力。
在一些具體實施例中，可在原子層沉積製程236的第一部分期間提供基本恒定的溫度，並可在原子層沉積製程236的第二部分期間提供基本恒定的溫度，其中，在原子層沉積製程236的第二部分中的溫度是大於在原子層沉積製程的第一部分中的溫度。可替換地，可在原子層沉積製程236期間持續增加半導體結構200的溫度。舉例來說，可在原子層沉積製程236期間提供溫度的線性增加。
當半導體結構200的溫度是在原子層沉積製程236 期間增加時，例如為在各個原子層沉積程運轉週期的第一階段及第二階段中各自提供的該第一前驅體及該第二前驅體的壓力、原子層沉積運轉週期的持續時間及/或原子層沉積運轉週期的階段的持續時間等的其他原子層沉積製程236的參數可依據溫度的增加而變化，以使在整個原子層沉積製程236期間可達到材料的自我限制生長。因此，可得到高度適形的材料層235。
第2c圖顯示了在生產過程較後階段的半導體結構200的示意性剖視圖。在原子層沉積製程236後，可進行非等向性刻蝕製程以用於從材料層235中形成鄰近電晶體元件202的閘極結構207的側壁間隔件237及鄰近電晶體元件203的閘極結構208的側壁間隔件238。可使非等向性刻蝕製程的持續時間適配以令半導體結構200表面的基本上水準部分上的材料層235的部分被去除，其中襯墊層234可使用作為蝕刻停止層。在閘極結構207及閘極結構208的側壁上的材料層235的部分可留存在半導體結構200上並形成側壁間隔件237及側壁間隔件238。
此後，可進行離子植入製程以用於在電晶體元件202中形成源極區域247及汲極區域248，且用於在電晶體組件203中形成源極區域249及汲極區域250。
在電晶體元件202是N通道電晶體元件的具體實施例中，N型摻雜物可植入至半導體區域204中以形成源極區域247及汲極區域248。而在電晶體元件203是P通道電晶體元件的具體實施例中，P型摻雜物可植入至半導體區域205中以形成源極區域249及汲極區域250。半導體區域205可在形成源極區域247及汲極區域248的期間由遮罩覆蓋，且半導體區域204可在形成 源極區域249及汲極區域250的期間由遮罩覆蓋。
在形成源極區域247、源極區域249、汲極區域248及汲極區域250期間的可足以在半導體區域204的部分中得到N型傳導性，其中源極區域247及汲極區域248與暈區227及暈區228重迭，且該植入離子劑量可足以在半導體區域205的部分中得到P型傳導性，其中源極區域249及汲極區域250與暈區229及暈區230重迭。
此後，可進行清洗製程，該清洗製程可為適配於選擇性去除襯墊層234、蓋帽層212及蓋帽層216的蝕刻製程。在蓋帽層212、蓋帽層216及襯墊層234包含二氧化矽的具體實施例中，該清洗製程可包括暴露半導體結構200於稀釋的氫氟酸。在該清洗製程中，暴露在半導體區域204、半導體區域205、閘電極211及閘電極215中的半導體材料。
此後，可在閘極結構207的源極側形成矽化物部分239，且可在閘電極211形成矽化物部分240，另可在閘極結構207的汲極側形成矽化物部分241。類似地，可在閘極結構208的源極側形成矽化物部分242，且可在閘電極215形成矽化物部分243，另可在閘極結構208的汲極側形成矽化物部分244。這可藉由沉積一層如鎳、鎢、鈷及/或鉑的耐火金屬以及進行退火製程(例如用於起始由金屬及半導體結構200的半導體材料產生矽化物的化學反應的快速熱退火製程)而達成。此後，可進行蝕刻製程以去除在矽化物的形成中尚未消耗的金屬。
以上公開的特定具體實施例僅為示例性的，對於可由本文教示得益的熟悉本領域的技術人員來說，可以不同但等效 的方式來修飾及實行本發明。舉例來說，如上闡述的製程步驟可以不同順序進行。此外，除了如前述的權利要求書所述以外，本發明並不打算對本文所示的結構或設計的細部作限制。因此，明顯的，以上所披露的特定實施例可被改變或修改，並且所有此種的變化都被視為在本發明的範疇與精神內。因此，本文所尋求的保護如上述的申請專利範圍所闡述。
200‧‧‧半導體結構
201‧‧‧基板
202、203‧‧‧電晶體元件
204、205‧‧‧半導體區域
206‧‧‧溝槽隔離結構
207、208‧‧‧閘極結構
209、213‧‧‧閘極絕緣層
210、214‧‧‧金屬部分
211、215‧‧‧閘電極
217、219‧‧‧襯墊層
218、220‧‧‧二氧化矽側壁間隔件
223、225‧‧‧源極延伸區
224、226‧‧‧汲極延伸區
227、228、229、230‧‧‧暈區
231‧‧‧應力產生層
234‧‧‧非晶區域
237、238‧‧‧側壁間隔件
239、240、241、242、243、244‧‧‧矽化物部分
247、249‧‧‧源極區域
248、250‧‧‧汲極區域

Claims (22)

  1. 一種形成積體電路的方法，係包括：設置半導體結構，係包括設置在半導體區域上方的閘極結構；進行離子植入製程，係非晶化鄰近該閘極結構的該半導體區域的第一部分及鄰近該閘極結構的該半導體區域的第二部分，以使第一非晶區域及第二非晶區域在鄰近該閘極結構處形成；以及進行原子層沉積製程，係在該半導體結構上方沉積具有內部應力的材料層，以及選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的該至少一部分的持續時間，使得該第一非晶區域及該第二非晶區域在該原子層沉積製程期間重新結晶，其中，該原子層沉積製程包括：交替供應包含矽的第一前驅體(precursor)及包含氮的第二前驅體至該半導體結構的表面，其中，該第一前驅體包含一氯甲矽烷、三氯矽烷及四氯矽烷中的至少其中一者，以及該第二前驅體至少包含肼。
  2. 如申請專利範圍第1項所述的方法，其中，該第一非晶區域及該第二非晶區域在該原子層沉積製程期間基本上完全地重新結晶。
  3. 如申請專利範圍第2項所述的方法，其中，該第一非晶區域及該第二非晶區域的重新結晶在鄰近該閘極結構處形成第一應力區域及第二應力區域，該第一應力區域及該第二應力區域具有內部應力。
  4. 如申請專利範圍第3項所述的方法，其中，由該原子層沉積製程所沉積的該材料層的該內部應力為拉伸應力，以及其中，該第一應力區域及該第二應力區域的該內部應力為拉伸應力。
  5. 如申請專利範圍第1項所述的方法，其中，該原子層沉積製程的該至少一部分係在大於500℃及550℃的至少其中之一的溫度下進行。
  6. 如申請專利範圍第5項所述的方法，其中，該原子層沉積製程的該至少一部分係在落於大約500℃至700℃的範圍、落於大約500℃至600℃的範圍及落於大約550℃至600℃的範圍的至少其中之一的溫度下進行。
  7. 如申請專利範圍第6項所述的方法，其中，在該原子層沉積製程期間，進行該原子層沉積製程時的溫度保持基本上恒定，以及該原子層沉積製程的持續時間落於大約一小時至約七小時的範圍內。
  8. 如申請專利範圍第1項所述的方法，其中，藉由該原子層沉積製程所沉積的該材料層包括氮化矽。
  9. 如申請專利範圍第1項所述的方法，其中，該離子植入製程包括以惰性氣體及來自元素週期表中碳族的元素的至少其中一者的離子放射該半導體結構。
  10. 如申請專利範圍第9項所述的方法，其中，該離子植入製程還包括以氟及氮的至少其中一者的離子放射該半導體結構。
  11. 如申請專利範圍第1項所述的方法，其中，該閘極結構包括：閘電極，設置在該半導體區域上方；閘極絕緣層，設置在該半導體區域及該閘電極之間；以及 第一側壁間隔件，形成在該閘電極的側壁。
  12. 如申請專利範圍第11項所述的方法，其中，該閘極絕緣層包括具有介電常數大於二氧化矽之介電常數的高k材料，以及該閘電極包括金屬。
  13. 如申請專利範圍第11項所述的方法，還包括：在進行該原子層沉積製程之前，於鄰近該閘極結構處形成延伸的源極區域及延伸的汲極區域，形成該延伸的源極區域及該延伸的汲極區域包括植入摻雜物材料的離子；以及在進行該原子層沉積製程之後，進行非等向性蝕刻製程，該非等向性蝕刻製程從在該原子層沉積製程所沉積的該材料層中於該閘極結構的側壁形成第二側壁間隔件，以及於鄰近該閘極結構處形成源極區域及汲極區域，形成該源極區域及該汲極區域包括將摻雜物材料的離子植入該半導體區域中。
  14. 如申請專利範圍第1項所述的方法，其中，在該原子層沉積製程期間，進行該原子層沉積製程的溫度係增加。
  15. 一種形成積體電路的方法，係包括：設置半導體結構，該半導體結構包括：第一電晶體元件，該第一電晶體元件包括設置在第一半導體區域上的第一閘極結構；以及第二電晶體元件，該第二電晶體元件包括設置在第二半導體區域上的第二閘極結構；該方法還包括：在鄰近該第一閘極結構的該第一半導體區域中形成第一非晶區域，以及在鄰近該第一閘極結構的該第一半導體區域中 形成第二非晶區域，其中，在該第二半導體區域中不形成非晶區域；以及進行原子層沉積製程，係在該第一半導體區域及該第二半導體區域之上沉積具有內部應力的材料層，以及選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的該至少一部分的持續時間，使得該第一非晶區域及該第二非晶區域在該原子層沉積製程期間基本上完全地重新結晶，其中，該原子層沉積製程包括：交替供應包含矽的第一前驅體(precursor)及包含氮的第二前驅體至該半導體結構的表面，其中，該第一前驅體包含一氯甲矽烷、三氯矽烷及四氯矽烷中的至少其中一者，以及該第二前驅體至少包含肼。
  16. 如申請專利範圍第15項所述的方法，其中，形成該第一非晶區域及該第二非晶區域包括進行離子植入製程，其中，惰性氣體及來自元素週期表中碳族的元素的至少其中一者的離子係植入至該第一半導體區域中。
  17. 如申請專利範圍第16項所述的方法，其中，該第二半導體區域包括形成在矽上的矽/鍺的應力產生層。
  18. 如申請專利範圍第17項所述的方法，其中：該第一閘極結構包括具有介電常數大於二氧化矽之介電常數的高k材料的第一閘極絕緣層、包括第一金屬及第一側壁間隔件的閘電極；該第二閘極結構包括具有介電常數大於二氧化矽之介電常數的高k材料的第二閘極絕緣層、包括第二金屬及第二側壁間隔件的閘電極； 該方法還包括：在進行該原子層沉積製程之前，選擇性植入N型摻雜物的離子至該第一半導體區域中，以於鄰近該第一閘極結構處形成第一源極延伸區域及第一汲極延伸區域，以及選擇性植入P型摻雜物的離子至該第二半導體區域中，以於鄰近該第二閘極結構處形成第二源極延伸區域及第二汲極延伸區域；以及在進行該原子層沉積製程之後，進行非等向性蝕刻製程，以從在該原子層沉積製程所沉積的該材料層中於該第一閘極結構處形成第三側壁間隔件及於該第二閘極結構處形成第四側壁間隔件，以及選擇性植入N型摻雜物的離子至該第一半導體區域中，以於鄰近該第一閘極結構處形成第一源極區域及第一汲極區域，以及選擇性植入P型摻雜物的離子至該第二半導體區域中，以於鄰近該第二閘極結構處形成第二源極區域及第二汲極區域。
  19. 如申請專利範圍第18項所述的方法，其中，形成該第一非晶區域及該第二非晶區域還包括以氟及氮的至少其中一者的離子植入該第一半導體區域中。
  20. 如申請專利範圍第19項所述的方法，其中，在該原子層沉積製程期間，進行該原子層沉積製程的溫度係增加。
  21. 一種形成積體電路的方法，係包括：設置半導體結構，係包括設置在半導體區域上方的閘極結構；進行離子植入製程，係非晶化鄰近該閘極結構的該半導體區域的第一部分及鄰近該閘極結構的該半導體區域的第二部 分，以使第一非晶區域及第二非晶區域在鄰近該閘極結構處形成；以及進行原子層沉積製程，係在該半導體結構上方沉積具有內部應力的材料層，以及選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的該至少一部分的持續時間，使得該第一非晶區域及該第二非晶區域在該原子層沉積製程期間重新結晶，其中，在該原子層沉積製程期間，進行該原子層沉積製程的溫度係增加。
  22. 一種形成積體電路的方法，係包括：設置半導體結構，該半導體結構包括：第一電晶體元件，該第一電晶體元件包括設置在第一半導體區域上的第一閘極結構；以及第二電晶體元件，該第二電晶體元件包括設置在第二半導體區域上的第二閘極結構；該方法還包括：在鄰近該第一閘極結構的該第一半導體區域中形成第一非晶區域，以及在鄰近該第一閘極結構的該第一半導體區域中形成第二非晶區域，其中，在該第二半導體區域中不形成非晶區域；以及進行原子層沉積製程，係在該第一半導體區域及該第二半導體區域之上沉積具有內部應力的材料層，以及選定進行該原子層沉積製程的至少一部分的溫度及該原子層沉積製程的該至少一部分的持續時間，使得該第一非晶區域及該第二非晶區 域在該原子層沉積製程期間基本上完全地重新結晶，其中，在該原子層沉積製程期間，進行該原子層沉積製程的溫度係增加。
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