TWI569161B - 建構一佈局設計之方法與系統 - Google Patents

建構一佈局設計之方法與系統 Download PDF

Info

Publication number
TWI569161B
TWI569161B TW104138430A TW104138430A TWI569161B TW I569161 B TWI569161 B TW I569161B TW 104138430 A TW104138430 A TW 104138430A TW 104138430 A TW104138430 A TW 104138430A TW I569161 B TWI569161 B TW I569161B
Authority
TW
Taiwan
Prior art keywords
layout
grid lines
line
standard cell
line spacing
Prior art date
Application number
TW104138430A
Other languages
English (en)
Other versions
TW201619860A (zh
Inventor
江庭瑋
田麗鈞
莊惠中
江哲維
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201619860A publication Critical patent/TW201619860A/zh
Application granted granted Critical
Publication of TWI569161B publication Critical patent/TWI569161B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

建構一佈局設計之方法與系統
本發明係有關於佈局設計，特別係有關於製造一積體電路之佈局設計。
積體電路係依據佈局(layout)設計以實現，上述佈局設計可用於建構多個光罩以選擇性地形成或移除各部件之各種層，例如主動區、閘極電極、各種絕緣結構層及/或各種導電結構層。許多製程可用於增加各部件之各種層的空間解析度，並且允許佈局樣式在對應層中具備更精細的空間解析度要求。一些方法可用於增加上述空間解析度，包括使用一或多個製程，例如紫外線光刻(ultraviolet lithography)、極紫外線光刻(extreme ultraviolet lithography)、電子束光刻(electron-beam lithography)及/或多重曝光(multiple-patterning)。在許多應用中，各種層的最佳可用空間解析度皆不同。
本發明提供一種建構一佈局設計以製造一積體電路之方法，包括：確認該佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式，該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能，K係一等於或大於2之整數，該第一組網格線沿著一第一方向延伸， 且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，設置上述K種不同標準單元佈局之一第k個標準單元佈局於該佈局設計之該區域，k係一次序指標，範圍由1至K，以及上述至少一操作係透過一硬體處理器以執行。
本發明提供一種建構一佈局設計以製造一積體電路之方法，包括：確認該佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式，該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及設置多個標準單元佈局於該佈局設計之該區域，該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或具備沿著該第二方向量測之不同的單元高度；其中，該第一線距與該第二線距之比例係M：N，而M以及N為正整數；其中，該等標準單元佈局之該單元寬度或該單元高度係R的整數倍；其中，R的值係根據方程式R=．Pt以決定，其中L係M和N的最小公倍數，且Pt係該第一線距；以及上述至少一操作係透過一硬體處理器以執行。
本發明提供一種建構一佈局設計之一系統，包括：一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令，該組指令被配置以致使該硬體處理器執行：判別一線條樣式，該線條樣式係屬於一佈局設計之一區域內之一第一組網格線對應一第二組網格線，該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能，K係一等於或大於2之整數，該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，設置上述K種不同標準單元佈局之一第k個標準單元佈局至該佈局設計之該區域，k係一次序指標，範圍由1至K。
本發明提供一種建構一佈局設計之一系統，包括：一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令，該組指令被配置以致使該硬體處理器執行：判別一線條樣式，該線條樣式係屬於一佈局設計之一區域內之一第一組網格線對應一第二組網格線；該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第 一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及設置多個標準單元佈局於該佈局設計之該區域，該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或具備沿著該第二方向量測之不同的單元高度；其中，該第一線距與該第二線距之比例係M：N，而M以及N為正整數；其中，該等標準單元佈局之該單元寬度或該單元高度係R的整數倍；以及R的值係根據方程式R=．Pt以決定，其中L係M和N的最小公倍數，且Pt係該第一線距。
100‧‧‧佈局設計
110、120、130‧‧‧標準單元佈局
140a~140j、150a~150p‧‧‧網格線
110a-110d、120a-120d、130a-130d‧‧‧單元邊界
112a~112d、114a~114b、122a~122d、124a~124b、132a~132d、134a~134b‧‧‧佈局樣式
Pt12、Pt14‧‧‧線距
200‧‧‧佈局設計
210、220、230‧‧‧標準單元佈局
240、250‧‧‧網格線
212、222、232‧‧‧佈局樣式
Pt22、Pt24‧‧‧線距
300‧‧‧佈局設計
310、320、330‧‧‧標準單元佈局
340、350‧‧‧網格線
312、322、332、314、324、334‧‧‧佈局樣式
Pt32、Pt34‧‧‧線距
400‧‧‧佈局設計
410、420、430‧‧‧標準單元佈局
440、450‧‧‧網格線
412、422、432‧‧‧佈局樣式
Pt42、Pt44‧‧‧線距
X、Y‧‧‧方向
W21、W22、W23‧‧‧寬度
H21、H22、H23‧‧‧高度
R20、R40‧‧‧距離
500A、500B‧‧‧方法
510、520、530、540‧‧‧步驟
600‧‧‧系統600
610‧‧‧第一電腦系統
620‧‧‧第二電腦系統
630‧‧‧網路儲存裝置
640‧‧‧網路
612‧‧‧處理器
614‧‧‧電腦可讀儲存媒介
614a‧‧‧指令
614b‧‧‧佈局設計
614c‧‧‧中間數據
616‧‧‧輸入/輸出介面
617‧‧‧顯示單元
618‧‧‧網路介面
本發明各方面所揭露之內容，可透過閱讀下文並搭配附圖的詳細描述而得到最佳的理解。應該注意的是，根據業界的標準做法，各種特徵並無按照比例繪製。事實上，為了能夠明確的討論，各種特徵的尺寸可能被任意的放大或縮小。
第1圖係依據本發明一些實施例之基於兩組網格線(沿著一第一方向延伸)所設置之標準單元佈局的一部分佈局設計圖。
第2圖係依據本發明一些實施例之基於兩組網格線(沿著對應於第1圖之第一方向延伸)所設置之另一標準單元佈局的一部分佈局設計圖。
第3圖係依據本發明一些實施例之基於兩組網格線(沿著一第二方向延伸)所設置之另一標準單元佈局的一部分佈局設 計圖。
第4圖係依據本發明一些實施例之基於兩組網格線(沿著對應於第3圖之第二方向延伸)所設置之另一標準單元佈局的一部分佈局設計圖。
第5A圖係依據本發明一些實施例之建構一佈局設計的方法流程圖。
第5B圖係依據本發明一些實施例之建構一佈局設計的另一方法流程圖。
第6圖係依據本發明一些實施例之建構一佈局設計的系統方塊圖。
以下所揭露之內容提供了許多不同的實施例或範例，用於實現本發明的不同特徵。下文將描述各元件與安排的具體實施例以使本發明所揭露之內容更為清晰易懂。此處所列舉之實施例應當僅為範例，並不用於對本發明進行限制。舉例而言，一第一特徵通過或在一第二特徵上之構造的描述，可能包含第一與第二特徵係透過直接接觸所形成的實施例，也可能包含可在第一與第二特徵之間形成之額外特徵的實施例，在此狀況下之第一與第二特徵可能不是透過直接接觸來形成。此外，本發明所揭露之參考數字及/或字母可能在不同的實施例中重複的出現，此重複記載之目的為使本發明之描述更為明確且精簡，並非用以指示所討論的各實施例及/或構造之間的關聯性。
進一步而言，空間相對術語如「在…之下」、「以 下」、「較低的」、「以上」、「上方」等，上述詞彙可能會在本說明書中用以簡單描述元件或特徵相對於其他元件或特徵之間的關係。除了圖式中有所描繪的方向之外，使用或操作中裝置之不同方向會以空間相對術語來描述。裝置可被另做定位(旋轉90度或往其他方位)，而說明書中所使用的空間相對描述同樣可以相對應地進行解釋。
在積體電路的設計中，會使用具備預定功能的標準單元(standard cells)。標準單元之預先佈局設計係儲存於標準單元庫(cell libraries)。當設計一積體電路時，上述標準單元之上述預先佈局設計係從上述標準單元庫中擷取，且置於一積體電路佈局設計中所欲設置的位置。在上述動作完成後，執行路線安排以透過對應之金屬線路的佈局樣式，使上述各標準單元佈局彼此連接。上述積體電路佈局設計進而透過一預定半導體製程，而被運用以製造上述積體電路。在一些實施例中，一標準單元係一邏輯閘單元。在一些實施例中，一邏輯閘單元包括一AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、Flip-flop、BUFF、Latch、延遲(delay)或時序單元(clock cells)。
依據本發明之一或多個實施例，為了適用於各種元件層的不同空間解析度，一標準單元在標準單元庫中具備多個不同標準單元佈局。上述多個不同標準單元佈局之一係被選擇以設置於一佈局設計的一區域，且該選擇係依據該區域之一網格線樣式。上述網格線樣式即為各組網格線的設置，且上述各組網格線係對應於不同佈局層之佈局樣式的配置。如上述內 容，相同標準單元功能之多個標準單元佈局可用於建構一佈局設計，藉此可用以避免透過放寬一或多個對應之元件層的空間解析度，以同步各組網格線之線條樣式。
第1圖係依據發明一些實施例之一佈局設計100的一部分，描繪標準單元佈局110、120以及130，基於兩組網格線140a~140j以及150a~150p以設置。兩組網格線140a~140j以及150a~150p係沿著一方向Y以延伸。三個標準單元佈局110、120以及130係如第1圖所示之範例。在一些實施例中，在一佈局設計內會有大於或小於三個標準單元佈局。此外，標準單元佈局110、120以及130的細節係被簡化以益於本發明的說明。
標準單元佈局110、120以及130對應相同之一標準單元功能且具備相同尺寸。換句話說，標準單元佈局110、120以及130對應電路設計圖之相同電路，且在佈局設計中具備相同之單元高度與單元寬度，但具備不同之佈局樣式。標準單元佈局110具備沿著方向Y延伸之單元邊界110a以及110b，以及沿著方向X延伸之單元邊界110c以及110d。標準單元佈局110具備佈局樣式112a~112d以及114a~114b。佈局樣式112a~112d係一第一佈局層的一部分，而該第一佈局層係對應於所建構之積體電路之一第一元件層之製造元件。佈局樣式114a~114b係一第二佈局層的一部分，而該第二佈局層係對應於所建構之積體電路之一第二元件層之製造元件。在一些實施例中，該第一元件層與該第二元件層各自對應不同之上述積體電路之元件層之一，該等元件層包括一閘極結構層；一第一導電層，設置於該閘極結構層上方；以及一第二導電層，設置於該第一導電層上 方。
標準單元佈局120具備沿著方向Y延伸之單元邊界120a以及120b，以及沿著方向X延伸之單元邊界120c以及120d。標準單元佈局120具備對應佈局樣式112a~112d的佈局樣式122a~122d，以及對應佈局樣式114a~114b的佈局樣式124a~124b。佈局樣式122a~122d係該第一佈局層之一部分，且佈局樣式124a~124b係該第二佈局層之一部分。此外，標準單元佈局130具備沿著方向Y延伸之單元邊界130a以及130b，以及沿著方向X延伸之單元邊界130c以及130d。標準單元佈局130具備對應佈局樣式112a~112d的佈局樣式132a~132d，以及對應佈局樣式114a~114b的佈局樣式134a~134b。佈局樣式132a~132d係該第一佈局層之一部分，且佈局樣式134a~134b係該第二佈局層之一部分。
佈局樣式112a~112d、122a~122d以及132a~132d被設置以對齊對應之網格線140a~140b。佈局樣式114a~114b、124a~124b以及134a~134b被設置以對齊對應之網格線150c、150e、150g、150i、150l以及150n。在此實施例中，若一佈局樣式之一中心線與一網格線重疊，則該佈局樣式對齊該網格線。如第1圖所示之實施例，單元邊界110b與單元邊界120a、網格線140d重疊，且佈局樣式112d以及122a因此合併。同時，單元邊界120b與單元邊界130a、網格線140g重疊，且佈局樣式122d以及132a因此合併。
網格線140a~140j的設置具備一線距Pt12。在一些實施例中，線距Pt12被設定以最小化上述所建構之積體電路的 一面積，該面積係由一預定之製程所允許。在本實施例中，線距Pt12亦為該第一佈局層的一最佳化細緻間距。網格線150a~150p的設置具備一線距Pt14。在一些實施例中，線距Pt14被設定以最小化上述所建構之積體電路的一面積，該面積係由該預定之製程所允許。在本實施例中，線距Pt14亦為該第二佈局層的一最佳化細緻間距。線距Pt12與線距Pt14之間的比例為3：2。
標準單元佈局110所佔據之範圍(亦即標準單元佈局110之區域)具備第一組網格線140a~140d相對於第二組網格線150b~150f之一第一預定類型的線條樣式。如第1圖所示之實施例，對應於第一組網格線之四條網格線140a~140d以及第二組網格線之五條網格線150b~150f之該第一預定類型的線條樣式，係透過一方法以配置，該方法係網格線140a重疊於網格線150b以及標準單元佈局110之左方的佈局樣式112a。標準單元佈局130所佔據之範圍(亦即標準單元佈局130之區域)亦具備該第一預定類型的線條樣式，因為該第一組網格線之網格線140g~140j以及該第二組網格線之五條網格線150k~150o，係透過一方法以配置，該方法係網格線140g重疊於網格線150k以及標準單元佈局130之左方的佈局樣式132a。
標準單元佈局110以及130因而係標準單元佈局之一第一預定類型的複製，具備對應之佈局樣式112a~112d或132a~132d，以及114a~114b或134a~134b，基於該第一預定類型的線條樣式以設置。
標準單元佈局120所佔據之範圍(亦即標準單元佈 局120之區域)具備第一組網格線140d~140g相對於第二組網格線150g~150k之一第二預定類型的線條樣式。如第1圖所示之實施例，對應於第一組網格線之四條網格線140d~140g以及第二組網格線之五條網格線150g~150k之該第二預定類型的線條樣式，係透過一方法以配置，該方法係網格線140g重疊於網格線150k以及標準單元佈局120之右方的佈局樣式122b。
標準單元佈局120因而係標準單元佈局之一第二預定類型的複製，具備對應之佈局樣式122a~122d以及124a~124b，基於該第二預定類型的線條樣式以設置。
在一些實施例中，一標準單元區域內，一第一組網格線對應於一第二組網格線的線條樣式，係對應於K10種不同預定線條樣式的其中之一。K10係等於或大於2之一整數。對應相同之一標準單元功能的K10種不同標準單元佈局，係基於K10種不同預定線條樣式以設計。因此，若一佈局區域具有匹配K10種預定線條樣式中之一第k10個預定線條樣式的線條樣式，則K10種標準單元佈局中之一第k10個標準單元佈局即被設置於該佈局區域。指標k10係一次序指標，範圍由1至K10。
在一些實施例中，第一線距(例如線距Pt12)與第二線距(例如線距Pt14)的比例為M10：N10，而M10以及N10為正整數。不同類型之線條樣式的數量K10及/或不同類型之標準單元佈局的數量K10，係根據方程式K10=以決定，其中L10係M10和N10的最小公倍數。在一些實施例中，上述標準單元佈局係透過一方法以配置，該方法為第k10個標準單元佈局之沿著方向Y的兩單元邊界，重疊於該第一組網格線之兩條相對應的網 格線。
在一些實施例中，K10種標準單元佈局之其中兩種，係對應於彼此之鏡像，且仍然視為本發明之兩種不同類型的標準單元佈局。
第2圖係依據發明一些實施例之另一佈局設計200的一部分，描繪標準單元佈局210、220以及230，基於兩組網格線240以及250以設置，上述兩組網格線係沿著方向Y以延伸。佈局設計200包括一組佈局樣式212、222以及232，且相對於第1圖之佈局樣式112a~112d、122a~122d以及132a~132d。該組網格線240具有線距Pt22，而該組網格線250具有線距Pt24。該組網格線240、250以及線距Pt22、Pt24，係相對應於第1圖之網格線140a~140j、150a~150p以及線距Pt12、Pt14。佈局樣式212、222、232；網格線240、250以及線距Pt22、Pt24的細節描述因此而省略。設置以對齊網格線250之一或多條網格線的佈局樣式，在第2圖中予以省略，藉此避免阻礙網格線以及標準單元佈局210、220、230於圖中的說明。
相較於第1圖，標準單元佈局210、220以及230具有不同的尺寸。在一些實施例中，標準單元佈局210、220以及230對應不同之標準單元功能，例如不同邏輯功能，或具備不同驅動能力之相同邏輯功能。
如第2圖所示之實施例，線距Pt22與線距Pt24的比例為3：2。因此，兩組網格線240以及250的線條樣式在每次相隔距離R20時重複，且相對應於線距Pt22的兩倍或線距Pt24的三倍。因此，一些可用於佈局設計200之標準單元佈局，係被 安排以具備距離R20之整數倍數的單元寬度。舉例而言，標準單元佈局210具備一寬度W21，且寬度W21相同於單一距離R20；標準單元佈局220具備一寬度W22，且寬度W22相同於兩倍距離R20；標準單元佈局230具備一寬度W23，且寬度W23相同於三倍距離R20。上述單元寬度係沿著方向X做量測。
在一些實施例中，第一線距(例如線距Pt22)與第二線距(例如線距Pt24)的比例為M20：N20，而M20以及N20為正整數。一些標準單元佈局具備距離R20之整數倍數的單元寬度，距離R20係根據方程式R20=．Pt22以決定，其中L20係M20和N20的最小公倍數。
在一些實施例中，該第一元件層以及該第二元件層各自對應不同之上述積體電路之元件層之一，該等元件層包括用於鰭式場效電晶體(FinFETs)的一鰭式結構層；一第一導電層，設置於該鰭式結構層上方；以及一第二導電層，設置於該第一導電層上方。
第3圖係依據發明一些實施例之另一佈局設計300的一部分，描繪標準單元佈局310、320以及330，基於兩組網格線340以及350以設置，上述兩組網格線係沿著方向X以延伸。除了相關的網格線係沿著不同之方向之外，第3圖所示之實施例係相似於第1圖所示之實施例。
佈局設計300包括一組佈局樣式312、322以及332，對應於製造上述積體電路之一第三元件層；以及一組佈局樣式314、324以及334，對應於製造上述積體電路之一第四元件層。佈局樣式312、322以及332被設置以對齊對應之該組 網格線340之網格線。佈局樣式314、324以及334被設置以對齊對應之該組網格線350之網格線。該組網格線340具備線距Pt32，而該組網格線350具備線距Pt34。在一些實施例中，該第三元件層以及該第四元件層各自對應不同之上述積體電路之元件層之一，該等元件層包括用於鰭式場效電晶體的一鰭式結構層；一第一導電層，設置於該鰭式結構層上方；以及一第二導電層，設置於該第一導電層上方。
相較於第1圖之網格線140a~140j以及150a~150p，網格線340以及350係沿著方向X延伸，而非沿著方向Y延伸。線距Pt32與線距Pt34的比例為3：2。標準單元佈局310以及標準單元佈局330所佔據之區域，具備該組網格線340相對於該組網格線350之一第三預定類型的線條樣式，上述內容相似於第1圖所描述之該第一預定類型之線條樣式。標準單元佈局310以及330因而係標準單元佈局之一第三預定類型的複製。標準單元佈局320所佔據之區域，具備該組網格線340相對於該組網格線350之一第四預定類型的線條樣式，上述內容相似於第1圖所描述之該第二預定類型之線條樣式。標準單元佈局320因而係標準單元佈局之一第四預定類型的複製。
在一些實施例中，一標準單元區域內，一第三組網格線對應於一第四組網格線的線條樣式，係對應於K30種不同預定線條樣式的其中之一。K30係等於或大於2之一整數。對應相同之一標準單元功能的K30種不同標準單元佈局，係基於K30種不同預定線條樣式以設計。因此，若一佈局區域具有匹配K30種預定線條樣式中之一第k30個預定線條樣式的線條樣 式，則K30種標準單元佈局中之一第k30個標準單元佈局即被設置於該佈局區域。指標k30係一次序指標，範圍由1至K30。
在一些實施例中，第三線距(例如線距Pt32)與第四線距(例如線距Pt34)的比例為M30：N30，而M30以及N30為正整數。不同類型之線條樣式的數量K30及/或不同類型之標準單元佈局的數量K30，係根據方程式K30=以決定，其中L30係M30和N30的最小公倍數。在一些實施例中，上述標準單元佈局係透過一方法以配置，該方法為第k30個標準單元佈局之沿著方向X的兩單元邊界，重疊於該第三組網格線之兩條相對應的網格線。
第4圖係依據發明一些實施例之另一佈局設計400的一部分，描繪標準單元佈局410、420以及430，基於兩組網格線440以及450以設置，上述兩組網格線係沿著方向X以延伸。除了網格線係沿著不同之方向之外，第4圖所示之實施例係相似於第2圖所示之實施例。
佈局設計400包括一組佈局樣式412、422以及432，且相對於第3圖之佈局樣式312、322以及332。該組網格線440具有線距Pt42，而該組網格線450具有線距Pt44。該組網格線440、450以及線距Pt42、Pt44，係相對應於第3圖之網格線340、350以及線距Pt32、Pt34。佈局樣式412、422、432；網格線440、450以及線距Pt42、Pt44的細節描述因此而省略。設置以對齊網格線450之一或多條網格線的佈局樣式，在第4圖中予以省略，藉此避免阻礙網格線以及標準單元佈局410、420、430於圖中的說明。
相較於第3圖，標準單元佈局410、420以及430具有不同的尺寸。在一些實施例中，標準單元佈局410、420以及430對應不同之標準單元功能，例如不同邏輯功能，或具備不同驅動能力之相同邏輯功能。
如第4圖所示之實施例，線距Pt42與線距Pt44的比例為3：2。因此，兩組網格線440以及450的線條樣式在每次相隔距離R40時重複，且相對應於線距Pt42的兩倍或線距Pt44的三倍。因此，一些可用於佈局設計400之標準單元佈局，係被安排以具備距離R40之整數倍數的單元高度。舉例而言，標準單元佈局410具備一高度H21，且高度H21相同於單一距離R40；標準單元佈局420具備一高度H22，且高度H22相同於兩倍距離R40；標準單元佈局430具備一高度H23，且高度H23相同於三倍距離R40。上述單元高度係沿著方向Y做量測。
在一些實施例中，第一線距(例如線距Pt42)與第二線距(例如線距Pt44)的比例為M40：N40，而M40以及N40為正整數。一些標準單元佈局具備距離R40之整數倍數的單元高度，距離R40係根據方程式R40=．Pt42以決定，其中L40係M40和N40的最小公倍數。
第5A圖係依據本發明一些實施例之建構一佈局設計之方法500A的流程圖。可以理解的是，額外之操作可於第5A圖所示之方法500A之前、之中及/或之後執行，而一些其他的操作過程僅於下文中簡略描述。在一些實施例中，方法500A係用於建構佈局設計，例如第1圖與第3圖中的佈局設計100及/或300。
方法500A開始於步驟510，其中在上述佈局設計之一區域內，一第一組網格線對應一第二組網格線之一線條樣式係已確定的。舉例而言，對應第1圖之標準單元佈局110或120或第3圖之標準單元佈局310或320之一區域，係被分析以決定一線條樣式，而該線條樣式係屬於網格線140a~140j對應於網格線150a~150p或網格線340對應於350。
如第1圖與第3圖所示之內容，該第一組網格線(例如沿著方向Y延伸之網格線140a~140j或沿著方向X之網格線340)係對應該佈局設計之一第一佈局層之一第一組佈局樣式的設置。該第二組網格線(例如沿著方向Y延伸之網格線150a~150p或沿著方向X之網格線350)係對應該佈局設計之一第二佈局層之一第二組佈局樣式的設置。該佈局設計之區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能。K係一等於或大於二之整數，且對應於第1圖之K10或第3圖之K30。
該第一組網格線具備一第一線距Pt12或Pt32，而該第二組網格線具備一第二線距Pt14或Pt34。如第1圖以及第3圖之內容所示，該第一線距與該第二線距之比例係被設定為M：N，其中M以及N為正整數。進而，K的值可依據方程式K=以決定，其中L係M以及N的最小公倍數。在一些實施例中，該第一線距係大於該第二線距，因此M係大於N。在一些實施例中，M以及N係對應第1圖之M10、N10或第3圖之M30、N30。
在一些實施例中，上述K種預定線條樣式包括具有該第一組網格線之一共同設置，以及該第二組網格線之K種不 同設置。舉例而言，網格線140a~140j於標準單元佈局110、120、130內之設置皆相同，但網格線150b~150o於標準單元佈局110、120、130內之設置係對應兩種不同之配置，其中標準單元佈局110、130具備一第一類型的配置，且標準單元佈局120具備另一類型的配置。
進入方法500A之步驟520，其中，若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，上述K種標準單元佈局之一第k個標準單元佈局即設置在該佈局設計之該區域。指標k係一次序指標，範圍由1至K。在一些實施例中，K的值以及次序指標k係對應第1圖之K10以及k10，或對應第3圖之K30以及k30。在一些實施例中，K的值可依據方程式K=以決定，其中L係M以及N的最小公倍數。
在依據由方法500A所產生之上述佈局設計，所建構之積體電路中，在第一元件層之第一組元件係對齊該第一組網格線，且具備對應該第一組網格線之線距的中心對中心距離。同時，在上述所建構之積體電路中，在第二元件層之第二組元件係對齊該第二組網格線，且具備對應該第二組網格線之線距的中心對中心距離。在一些實施例中，可使用對應相同功能之K種不同標準單元佈局，也因此上述所建構之積體電路包括至少K種標準單元，且該等標準單元對應K種不同標準單元佈局。在一些實施例中，上述K種不同標準單元具備該第一組網格線的一共同設置，以及該第二組網格線之K種不同設置。
第5B圖係依據本發明一些實施例之建構一佈局設計之方法500B的流程圖。可以理解的是，額外之操作可於第5B 圖所示之方法500B之前、之中及/或之後執行，而一些其他的操作過程僅於下文中簡略描述。在一些實施例中，方法500B係用於建構佈局設計，例如第2圖與第4圖中的佈局設計200及/或400。
方法500B開始於步驟530，其中在上述佈局設計之一區域內，一第一組網格線對應一第二組網格線之一線條樣式係已確定的。舉例而言，對應第2圖之標準單元佈局210、220或230，或第4圖之標準單元佈局410、420或420之一區域，係被分析以決定一線條樣式，而該線條樣式係屬於網格線240對應於網格線250或網格線440對應於450。在一些實施例中，於步驟530中可確認，第一線距(例如線距Pt22或線距Pt42)與第二線距(例如線距Pt24或線距Pt44)之比例係被設定為M：N，其中M以及N係對應第2圖之M20、N20或第4圖之M40、N40。
進入方法500B之步驟540，其中多個標準單元佈局係設置在該佈局設計之該區域中。該等標準單元佈局具備沿著一第二方向量測之不同單元寬度，或沿著該第二方向量測之不同單元高度。在一些實施例中，該等標準單元佈局係對應第2圖之標準單元佈局210、220、230，或對應第4圖之標準單元佈局410、420、430。該等標準單元佈局之該單元寬度或該單元高度係R的整數倍，而R的值可依據方程式R=．Pt以決定，其中L係M以及N的最小公倍數，而Pt為該第一線距。
在依據由方法500B所產生之上述佈局設計，所建構之積體電路中，在第一元件層之第一組元件係對齊該第一組網格線，且具備對應該第一組網格線之線距的中心對中心距 離。同時，在上述所建構之積體電路中，在第二元件層之第二組元件係對齊該第二組網格線，且具備對應該第二組網格線之線距的中心對中心距離。
關於方法500A以及500B，在一些實施例中，該第一元件層以及該第二元件層各自對應不同之上述積體電路之元件層之一，該等元件層包括一閘極結構層；一第一導電層，設置於該閘極結構層上方；以及一第二導電層，設置於該第一導電層上方。
關於方法500A以及500B，在一些實施例中，該第一元件層以及該第二元件層各自對應不同之上述積體電路之元件層之一，該等元件層包括用於鰭式場效電晶體的一鰭式結構層；一第一導電層，設置於該鰭式結構層上方；以及一第二導電層，設置於該第一導電層上方。
第6圖係依據本發明一些實施例之建構一佈局設計的系統600的方塊圖。系統600係用以實現一或多個第5A圖以及第5B圖之方法500A以及500B的步驟，且更結合第1~4圖以進行解釋。
系統600包括一第一電腦系統610；一第二電腦系統620；一網路儲存裝置630；以及一網路640，用以連接第一電腦系統610、第二電腦系統620以及網路儲存裝置630。在一些實施例中，第二電腦系統620、網路儲存裝置630以及網路640中之一或多個係被省略。
第一電腦系統610包括一硬體之處理器612，通信地耦接一非暫態之電腦可讀儲存媒介614，而電腦可讀儲存媒 介614係由儲存、一組指令614a、一佈局設計614b或執行該組指令614a之任何中間數據614c所編碼。處理器612係電性且通信地耦接電腦可讀儲存媒介614。處理器612被配置以執行該編碼於電腦可讀儲存媒介614之該組指令614a，藉以致使第一電腦系統610可做為一佈局設計工具以執行第5A圖所示之方法500A及/或第5B圖所示之方法500B。
在一些實施例中，該組指令614a、佈局設計614b或中間數據614c係儲存於電腦可讀儲存媒介614之外的一非暫態儲存媒介。在一些實施例中，一些或所有該組指令614a、佈局設計614b或中間數據614c，係儲存於網路儲存裝置630或第二電腦系統620之一非暫態儲存媒介。在上述情況下，儲存於第一電腦系統610外部之一些或所有該組指令614a、佈局設計614b或中間數據614c，係可以被處理器612透過網路640所存取。
在一些實施例中，處理器612係一中央處理單元(CPU)；一多工處理器(multi-processor)；一分佈式處理系統；一特定應用積體電路(ASIC)及/或一合適之處理單元。
在一些實施例中，電腦可讀儲存媒介614係一電子式、磁式、光學式、電磁式、紅外線及/或一半導體系統(或設備、裝置)。舉例而言，電腦可讀儲存媒介614包括一半導體或固態記憶體；一磁帶；一可移除式計算機磁盤；一隨機存取記憶體；一唯讀記憶體；一剛性磁碟(rigid magnetic disk)；及/或一光碟。在一些使用光碟之實施例中，電腦可讀儲存媒介614包括一CD-ROM；一CD-R/W；及/或一DVD。
在一些實施例中，第一電腦系統610包括一輸入/輸出介面616以及一顯示單元617。輸入/輸出介面616耦接至處理器612且允許電路設計者操控第一電腦系統610。在一些實施例中，顯示單元617顯示執行該組指令614a的狀態，且在一些實施例中提供一使用者圖形介面(GUI)。在一些實施例中，顯示單元617以一即時(real-time)方式顯示執行該組指令614a的狀態。在一些實施例中，輸入/輸出介面616以及顯示單元617允許操作者以互動方式操作第一電腦系統610。
在一些實施例中，系統600亦包括一網路介面618，耦接至處理器612。網路介面618使第一電腦系統610可以與網路640進行通信，而網路640係與其他電腦系統連接。網路介面618包括無線網路介面(例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA)或有線網路介面(例如ETHERNET、USB或IEEE-1394)。
在一實施例中，揭露建構一佈局設計以製造一積體電路之一方法。該方法包括確認上述佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，將K種標準單元佈局之一第k個標準單元佈局設置在該佈局設計之該區域。K係一等於或大於2之整數，且k係一次序指標，範圍由1至K。該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能。該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈 局樣式的配置。該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置。該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同。上述至少一操作係透過硬體處理器以執行。
在一實施例中，揭露建構一佈局設計以製造一積體電路之一方法。該方法包括確認上述佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式；以及設置多個標準單元佈局於該佈局設計之該區域。該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置。該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置。該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同。該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或具備沿著該第二方向量測之不同的單元高度。該第一線距與該第二線距之比例係M：N，而M以及N為正整數。該等標準單元佈局之該單元寬度或該單元高度係R的整數倍。R的值係根據方程式R=．Pt以決定，其中L係M和N的最小公倍數，且Pt係該第一線距。
在一實施例中，建構一佈局設計之一系統包括一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令。該組指令被配置以致使該硬體處理器判別一線 條樣式(該線條樣式係屬於一佈局設計之一區域中，一第一組網格線對應一第二組網格線)；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，設置K種標準單元佈局之一第k個標準單元佈局至該佈局設計之該區域。K係一等於或大於2之整數，且k係一次序指標，範圍由1至K。該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能。該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置。該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置。該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同。
在另一實施例中，建構一佈局設計之一系統包括一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令。該組指令被配置以致使該硬體處理器判別一線條樣式(該線條樣式係屬於一佈局設計之一區域中，一第一組網格線對應一第二組網格線)；以及設置多個標準單元佈局於該佈局設計之該區域。該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置。該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置。該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第 二線距與該第一線距不同。該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或具備沿著該第二方向量測之不同的單元高度。該第一線距與該第二線距之比例係M：N，而M以及N為正整數。該等標準單元佈局之該單元寬度或該單元高度係R的整數倍。R的值係根據方程式R=．Pt以決定，其中L係M和N的最小公倍數，且Pt係該第一線距。
在另一實施例中，一積體電路包括對應同一種標準單元功能之K種不同標準單元，其中K係等於或大於2之整數。上述K種不同標準單元之一第k個標準單元包括沿著一第一方向延伸之一第一元件層中的一第一組元件；以及沿著該第一方向延伸之一第二元件層中的一第二組元件。指標k係一次序指標，範圍由1至K。該第一組元件係對齊一第一組網格線之一或多條網格線；其中該第一組網格線具備一第一線距。該第二組元件係對齊一第二組網格線之一或多條網格線；其中該第二組網格線具備一第二線距，且該第二線距與該第一線距不同。該K種不同標準單元於該第一組網格線具備一相同配置。該K種不同標準單元於該第二組網格線具備K種不同之配置。
上述各實施例所描述之特徵，可使熟知此技術領域者對於本發明的各個方面有更佳的了解。應當理解的是，熟知此技術領域者可輕易的以本發明做為基礎，針對其他製程或結構進行設計或修改，而得到與上述實施例相同之目的且/或達成上述實施例相同之優勢。熟知此技術領域者亦須了解，上述的等效結構並無偏離本發明之精神與範圍，而熟知此技術領域者亦可在不偏離本發明之精神與範圍下，執行各種不同的變 化、刪減與置換。
100‧‧‧佈局設計
110、120、130‧‧‧標準單元佈局
140a~140j、150a~150p‧‧‧網格線
110a-110d、120a-120d、130a-130d‧‧‧單元邊界
112a~112d、114a~114b、122a~122d、124a~124b、132a~132d、134a~134b‧‧‧佈局樣式
Pt12、Pt14‧‧‧線距
X、Y‧‧‧方向

Claims (12)

  1. 一種建構一佈局設計以製造一積體電路之方法，包括：確認該佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式，該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元功能，K係一等於或大於2之整數，該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；其中，該線條樣式包括一第一佈局樣式，該第一佈局樣式對準該第一組網格線之一網格線，並且與對準該第二組網格線之一網格線的一第二佈局樣式重疊；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，設置上述K種不同標準單元佈局之一第k個標準單元佈局於該佈局設計之該區域，k係一次序指標，範圍由1至K，以及上述至少一操作係透過一硬體處理器以執行。
  2. 如申請專利範圍第1項所述之建構一佈局設計以製造一積體電路之方法，其中該第一線距與該第二線距的比例為M：N，M以及N係正整數；該第k個標準單元佈局之兩單元邊界，係重疊於兩對應之網 格線，該兩對應之網格線係屬於該第一組網格線；以及K的值係依據方程式以決定，其中L係M以及N之最小公倍數。
  3. 如申請專利範圍第1項所述之建構一佈局設計以製造一積體電路之方法，其中，設置上述K種不同標準單元佈局之該第k個標準單元佈局係透過一方式以執行，該方式係該第k個標準單元佈局之兩單元邊界，重疊於兩對應之網格線，該兩對應之網格線係屬於該第一組網格線。
  4. 如申請專利範圍第1項所述之建構一佈局設計以製造一積體電路之方法，其中該第一線距大於該第二線距。
  5. 如申請專利範圍第1項所述之建構一佈局設計以製造一積體電路之方法，其中上述K種預定線條樣式包括：用於該第一組網格線之一相同的配置；以及用於該第二組網格線之K種不同的配置。
  6. 一種建構一佈局設計以製造一積體電路之方法，包括：確認該佈局設計之一區域內，一第一組網格線對應於一第二組網格線的一線條樣式，該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及設置多個標準單元佈局於該佈局設計之該區域，該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或 具備沿著該第二方向量測之不同的單元高度；其中，該第一線距與該第二線距之比例係M：N，而M以及N為正整數；其中，該等標準單元佈局之該單元寬度或該單元高度係R的整數倍；其中，R的值係根據方程式以決定，其中L係M和N的最小公倍數，且Pt係該第一線距；其中，該等標準單元佈局之一第一標準單元佈局包括一第一佈局樣式，該第一佈局樣式對準該第一組網格線之一網格線，並且與對準該第二組網格線之一網格線的一第二佈局樣式重疊；以及上述至少一操作係透過一硬體處理器以執行。
  7. 如申請專利範圍第6項所述之建構一佈局設計以製造一積體電路之方法，其中該第一線距大於該第二線距。
  8. 一種建構一佈局設計之一系統，包括：一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令，該組指令被配置以致使該硬體處理器執行：判別一線條樣式，該線條樣式係屬於一佈局設計之一區域內之一第一組網格線對應一第二組網格線，該佈局設計之該區域被設計成符合K種不同標準單元佈局其中之一的尺寸，而上述K種不同標準單元佈局係對應一相同之標準單元 功能，K係一等於或大於2之整數，該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；其中，該線條樣式包括一第一佈局樣式，該第一佈局樣式對準該第一組網格線之一網格線，且在一單元邊界之外的一位置中，該第一佈局樣式與對準該第二組網格線之一網格線的一第二佈局樣式重疊；以及若該線條樣式被判定與K種預定線條樣式之一第k個預定線條樣式匹配時，設置上述K種不同標準單元佈局之一第k個標準單元佈局至該佈局設計之該區域，k係一次序指標，範圍由1至K。
  9. 如申請專利範圍第8項所述之建構一佈局設計之一系統，其中該第一線距與該第二線距的比例為M：N，M以及N係正整數；該第k個標準單元佈局之兩單元邊界，係重疊於兩對應之網格線，該兩對應之網格線係屬於該第一組網格線；以及K的值係依據方程式以決定，其中L係M以及N之最小公倍數。
  10. 如申請專利範圍第8項所述之建構一佈局設計之一系統，其中，設置上述K種不同標準單元佈局之該第k個標準單元佈局係透過一方式以執行，該方式係該第k個標準單元佈局之 兩單元邊界，重疊於兩對應之網格線，該兩對應之網格線係屬於該第一組網格線。
  11. 如申請專利範圍第8項所述之建構一佈局設計之一系統，其中上述K種預定線條樣式包括：用於該第一組網格線之一相同的配置；以及用於該第二組網格線之K種不同的配置。
  12. 一種建構一佈局設計之一系統，包括：一非暫態儲存媒介，該非暫態儲存媒介係由一組指令所編碼；以及一硬體處理器，通信地耦接該非暫態儲存媒介，且被配置以執行該組指令，該組指令被配置以致使該硬體處理器執行：判別一線條樣式，該線條樣式係屬於一佈局設計之一區域內之一第一組網格線對應一第二組網格線；該第一組網格線沿著一第一方向延伸，且對應該佈局設計之一第一佈局層的一第一組佈局樣式的配置，該第二組網格線沿著該第一方向延伸，且對應該佈局設計之一第二佈局層的一第二組佈局樣式的配置，該第一組網格線具備一第一線距，而該第二組網格線具備一第二線距，該第二線距與該第一線距不同；以及設置多個標準單元佈局於該佈局設計之該區域，該等標準單元佈局具備沿著一第二方向量測之不同的單元寬度，或具備沿著該第二方向量測之不同的單元高度；其中，該第一線距與該第二線距之比例係M：N，而M以及 N為正整數；其中，該等標準單元佈局之該單元寬度或該單元高度係R的整數倍；R的值係根據方程式以決定，其中L係M和N的最小公倍數，且Pt係該第一線距；以及其中，該等標準單元佈局之一第一標準單元佈局包括一第一佈局樣式，該第一佈局樣式對準該第一組網格線之一網格線，且在該第一標準單元佈局之一邊界之外的一位置中，該第一佈局樣式與對準該第二組網格線之一網格線的一第二佈局樣式重疊。
TW104138430A 2013-05-02 2015-11-20 建構一佈局設計之方法與系統 TWI569161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361818685P 2013-05-02 2013-05-02
US14/554,958 US9536032B2 (en) 2013-05-02 2014-11-26 Method and system of layout placement based on multilayer gridlines

Publications (2)

Publication Number Publication Date
TW201619860A TW201619860A (zh) 2016-06-01
TWI569161B true TWI569161B (zh) 2017-02-01

Family

ID=51841139

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103115773A TWI509447B (zh) 2013-05-02 2014-05-02 積體電路、積體電路佈局系統以及產生積體電路佈局方法
TW104138430A TWI569161B (zh) 2013-05-02 2015-11-20 建構一佈局設計之方法與系統

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103115773A TWI509447B (zh) 2013-05-02 2014-05-02 積體電路、積體電路佈局系統以及產生積體電路佈局方法

Country Status (3)

Country Link
US (4) US9501600B2 (zh)
KR (1) KR101789881B1 (zh)
TW (2) TWI509447B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659129B2 (en) * 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
EP3314645A4 (en) * 2015-06-24 2019-03-20 Intel Corporation INTEGRATED CIRCUIT LAYOUT USING LIBRARY CELLS WITH ALTERNATIVE LADDER TRAINS
TWI695283B (zh) * 2015-08-05 2020-06-01 聯華電子股份有限公司 半導體佈局結構及其設計方法
US10312192B2 (en) 2016-06-02 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having staggered conductive features
US9786788B1 (en) * 2016-07-07 2017-10-10 Globalfoundries Inc. Vertical-transport FinFET device with variable Fin pitch
US10402529B2 (en) * 2016-11-18 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
KR102661932B1 (ko) 2016-12-16 2024-04-29 삼성전자주식회사 멀티플 패터닝 리소그래피를 위한 집적 회로, 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
US10417371B2 (en) * 2017-01-27 2019-09-17 Arm Limited Power grid healing techniques
US10489548B2 (en) 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
US10642949B2 (en) 2017-06-07 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Cell placement site optimization
CN110998841A (zh) 2017-09-20 2020-04-10 英特尔公司 多版本库单元处置以及由此制作的集成电路结构
US10878157B2 (en) * 2017-11-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Variant cell height integrated circuit design
US10360337B2 (en) * 2017-11-22 2019-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming conductive grid of integrated circuit
US11152348B2 (en) 2017-11-28 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
US11282829B2 (en) 2017-11-28 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
KR102373540B1 (ko) * 2018-04-19 2022-03-11 삼성전자주식회사 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템
US10878165B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
US11349480B2 (en) * 2018-09-24 2022-05-31 Board Of Regents, The University Of Texas System Circuits based on magnetoelectric transistor devices
US11043564B2 (en) 2019-03-15 2021-06-22 Samsung Electronics Co., Ltd. Integrated circuit devices including transistors having variable channel pitches
CN110866373B (zh) * 2019-11-19 2022-05-24 北京华大九天科技股份有限公司 一种版图单元快速匹配的方法及装置
KR20210069804A (ko) * 2019-12-04 2021-06-14 삼성전자주식회사 반도체 장치
KR20220003360A (ko) * 2020-07-01 2022-01-10 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220023897A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치
US12046653B2 (en) 2020-11-05 2024-07-23 Samsung Electronics Co., Ltd. Integrated circuit including gate-all-around transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862723B1 (en) * 2002-10-03 2005-03-01 Taiwan Semiconductor Manufacturing Company Methodology of generating antenna effect models for library/IP in VLSI physical design
TWI306567B (en) * 2002-06-07 2009-02-21 Cadence Design Systems Inc Characterization and reduction of variation for integrated circuits
US8214778B2 (en) * 2007-08-02 2012-07-03 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
TW201419021A (zh) * 2012-11-15 2014-05-16 Taiwan Semiconductor Mfg 電阻電容値之萃取方法、定義佈局圖案之方法，以及圖案和萃取儲存系統

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6035106A (en) * 1997-04-28 2000-03-07 Xilinx, Inc. Method and system for maintaining hierarchy throughout the integrated circuit design process
US6453447B1 (en) * 1999-08-19 2002-09-17 Aeroflex Utmc Microelectronic Systems Inc. Method for fabricating integrated circuits
US6536028B1 (en) * 2000-03-14 2003-03-18 Ammocore Technologies, Inc. Standard block architecture for integrated circuit design
TW200535653A (en) 2004-02-10 2005-11-01 Japan Science & Tech Agency Designing method of integrated circuit, designing-aided program for integrated circuit, designing system of integrated circuit, bulk mask, maskless apparatus, and method of manufacturing integrated circuit
DE102004010902B4 (de) 2004-03-05 2007-01-11 Infineon Technologies Ag Verfahren zum Übertragen eines kritischen Layouts einer Ebene einer integrierten Schaltung auf ein Halbleitersubstrat
US7071561B2 (en) 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
JP2007043049A (ja) * 2004-12-20 2007-02-15 Matsushita Electric Ind Co Ltd セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路
US7492013B2 (en) * 2005-06-27 2009-02-17 International Business Machines Corporation Systems and arrangements to interconnect components of a semiconductor device
TWI274413B (en) 2005-11-29 2007-02-21 Faraday Tech Corp Apparatus for integrated input/output circuit and verification method thereof
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8247846B2 (en) * 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
TWI432908B (zh) * 2006-03-10 2014-04-01 Mapper Lithography Ip Bv 微影系統及投射方法
US7503020B2 (en) 2006-06-19 2009-03-10 International Business Machines Corporation IC layout optimization to improve yield
US7802219B2 (en) * 2006-11-30 2010-09-21 Cadence Design Systems, Inc. Flat placement of cells on non-integer multiple height rows in a digital integrated circuit layout
TWI348631B (en) 2007-01-19 2011-09-11 Faraday Tech Corp Electronic cells of integrated circuit and related technology and method
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8276105B2 (en) * 2009-09-18 2012-09-25 International Business Machines Corporation Automatic positioning of gate array circuits in an integrated circuit design
US8541880B2 (en) * 2009-12-31 2013-09-24 Broadcom Corporation Method and system to reduce area of standard cells
US8788998B2 (en) * 2012-12-21 2014-07-22 Broadcom Corporation Non-integer height standard cell library
US8878303B2 (en) * 2012-12-28 2014-11-04 Broadcom Corporation Geometric regularity in fin-based multi-gate transistors of a standard cell library
US9659129B2 (en) 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
US9158877B2 (en) 2013-05-02 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell metal structure directly over polysilicon structure
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI306567B (en) * 2002-06-07 2009-02-21 Cadence Design Systems Inc Characterization and reduction of variation for integrated circuits
US6862723B1 (en) * 2002-10-03 2005-03-01 Taiwan Semiconductor Manufacturing Company Methodology of generating antenna effect models for library/IP in VLSI physical design
US8214778B2 (en) * 2007-08-02 2012-07-03 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
TW201419021A (zh) * 2012-11-15 2014-05-16 Taiwan Semiconductor Mfg 電阻電容値之萃取方法、定義佈局圖案之方法，以及圖案和萃取儲存系統

Also Published As

Publication number Publication date
US20160147926A1 (en) 2016-05-26
US9536032B2 (en) 2017-01-03
TW201443679A (zh) 2014-11-16
TW201619860A (zh) 2016-06-01
KR101789881B1 (ko) 2017-10-25
US10867100B2 (en) 2020-12-15
TWI509447B (zh) 2015-11-21
US20140327471A1 (en) 2014-11-06
US10380306B2 (en) 2019-08-13
KR20160063236A (ko) 2016-06-03
US20170068767A1 (en) 2017-03-09
US9501600B2 (en) 2016-11-22
US20190332736A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
TWI569161B (zh) 建構一佈局設計之方法與系統
US9626472B2 (en) Method and system of forming layout design
US11544437B2 (en) System for designing integrated circuit layout and method of making the integrated circuit layout
US9892224B2 (en) Method of forming masks
US20180144082A1 (en) Method and layout of an integrated circuit
US8392854B2 (en) Method of manufacturing semiconductor device by using uniform optical proximity correction
US10262981B2 (en) Integrated circuit, system for and method of forming an integrated circuit
TWI681520B (zh) 積體電路結構、產生積體電路佈局圖的方法及積體電路佈局圖產生系統
CN109585371A (zh) 集成电路布局方法、结构和系统
CN109426694A (zh) 合并的柱结构、导线结构及其布局图的生成方法和系统
TWI770425B (zh) 製造半導體元件之方法及用於製造半導體元件之系統
US12089402B2 (en) Integrated circuit layout and method
KR102233054B1 (ko) 메모리 어레이 회로 및 메모리 어레이 회로의 제조 방법
CN116362190B (zh) 芯片设计的交互布局规划方法及相关设备
US20120304134A1 (en) Exposure data generation method
CN108020993B (zh) 电路单元的特征化数据获取方法和系统
US10055531B2 (en) Layout checking method for advanced double patterning photolithography with multiple spacing criteria
US8806417B1 (en) Rule coverage rate auto-extraction and rule number auto-mark
CN118886387A (zh) 一种焊盘间距调节方法、装置和存储介质
JP2013196186A (ja) 半導体集積回路の設計装置及び半導体集積回路の設計方法、半導体集積回路の設計プログラム、記録媒体、並びにデータ構造