TW201443679A - 積體電路、積體電路佈局系統以及產生積體電路佈局方法 - Google Patents

積體電路、積體電路佈局系統以及產生積體電路佈局方法 Download PDF

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Abstract

一種積體電路，係以具有一額定最小間距之複數金屬線之一既定製造程序所製成。積體電路包括：複數金屬線，沿著第一方向延伸，複數金屬線在第二方向上相互間距額定最小間距之整數倍數，其中第二方向係與第一方向正交；複數標準單元，放置於複數金屬線之下，複數標準單元包括：第一標準單元，用以執行既定功能且具有第一佈局；以及第二標準單元，用以執行既定功能且具有第二佈局，其中第二佈局不同於第一佈局，其中第一標準單元以及第二標準單元具有沿著第二方向之一單元高度(H)，且單元高度係為額定最小間距之非整數倍。

Description

積體電路、積體電路佈局系統以及產生積體電路佈局方法
一種產生積體電路佈局之系統與方法，特別是一種特定執行特定功能之標準單元具有不同佈局類型之產生積體電路佈局之系統與方法。
在積體電路設計中，常常使用具有既定功能之標準單元。先前所設計之標準單元之電路佈局儲存於單元資料庫(cell library)中。設計積體電路時，先前所設計之標準單元之電路佈局自單元資料庫中檢索出來，並放入積體電路佈局中一或多所想要放置的位置，然後利用金屬線將標準單元相互連接。該積體電路佈局因而用以製造利用既定半導體製造程序之積體電路。
有鑑於此，本發明提出一種積體電路，具有一額定最小間距之複數金屬線且製造於一既定製造程序，包括：複數金屬線，沿著一第一方向延伸，上述複數金屬線在一第二方向上相互間距上述額定最小間距之整數倍數，其中上述第二方向係與上述第一方向正交；複數標準單元，放置於上述複數金 屬線之下，上述複數標準單元包括：一第一標準單元，用以執行一既定功能且具有一第一佈局；以及一第二標準單元，用以執行上述既定功能且具有一第二佈局，其中上述第二佈局不同於上述第一佈局，其中上述第一標準單元以及上述第二標準單元具有沿著上述第二方向之一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍。
根據本揭露之一實施例，其中上述單元高度與上述額定最小間距之比例係為6至24。
根據本揭露之一實施例，其中N係為最小正整數，使得N*H為上述額定最小間距之正整數倍，以及上述複數標準單元之一組之上述標準單元，用以執行上述特定功能，具有至少(不小於之一最小整數)不同的佈局，其中N的範圍係為2至8。
根據本揭露之一實施例，其中上述既定功能係為一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
根據本揭露之一實施例，其中上述額定最小間距定義複數虛擬格線沿著上述第一方向平行放置方式，相鄰二之上述複數虛擬格線係以上述額定最小間距相隔，上述第一標準單元具有沿著上述第二方向分開之一上單元邊界以及一下單元邊界，上述第一標準單元之上述上單元邊界以及上述下單元 邊界之一者與上述複數虛擬格線之一者相重疊，而上述第一標準單元之上述上單元邊界以及上述下單元邊界之另一者則沒有與上述複數虛擬格線之任一者相重疊，以及上述第二標準單元具有沿著上述第二方向分開之上述上單元邊界以及上述下單元邊界，上述第二標準單元之上述上單元邊界以及上述下單元邊界沒有與上述複數虛擬格線之任一者相重疊。
根據本揭露之一實施例，其中上述額定最小間距定義複數虛擬格線沿著上述第一方向平行放置，相鄰二之上述複數虛擬格線係以上述額定最小間距相隔，上述第一標準單元以及上述第二標準單元之相對應的輸入/輸出埠之中心係與一第一組之上述虛擬格線相重疊，以及上述複數金屬線係與一第二組之上述虛擬格線相重疊。
本發明更提出一種積體電路佈局系統，包括：一電腦可讀儲存媒體，以對應一既定製造程序之一組之複數標準單元之不同的複數類型之佈局而編碼，上述組之上述複數標準單元用以執行一既定功能，上述既定製造程序具有沿著一既定方向間隔一額定最小間距之複數金屬線，上述組之上述複數標準單元之不同之上述複數類型之佈局具有沿著上述既定方向之一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍；以及一硬體處理器，與上述電腦可讀儲存媒體通訊且用以執行一組之複數指令，用以根據上述組之上述複數標準單元之不同的上述複數類型之佈局以及上述額定最小間距產生一積體電路佈局。
根據本揭露之一實施例，上述硬體處理器用以： 產生沿著與上述既定方向正交之一方向平行之複數虛擬格線，相鄰二之上述複數虛擬格線係以上述額定最小間距相間隔；將自上述組之上述複數標準單元選定之一標準單元所對應之一佈局放置於上述積體電路佈局內，上述標準單元之對應的複數輸入/輸出埠之中心係與一第一組之上述虛擬格線相重疊；以及放置一或多金屬線之複數佈局模式於上述積體電路佈局，上述一或多金屬線之上述佈局模式與一第二組之上述虛擬格線相重疊。
根據本揭露之一實施例，其中當執行上述組之上述複數指令時，上述硬體處理器更用以：分配N個單元列於上述積體電路佈局中，上述N個單元列包括一單元列用以放置選定之上述標準單元之佈局，上述N個單元列沿著上述既定方向互相相鄰，且N係為最小整數使得N*H為上述額定最小間距之整數倍；以及根據相對於上述N個單元列之上述列，選擇上述標準單元。
根據本揭露之一實施例，其中當執行上述組之上述複數指令時，上述硬體處理器更用以：分配包括沿著上述既定方向連續排列之第i單元列至第(i+N-1)單元列之N個單元列，以及選定之上述標準單元放置於上述N個單元列之第(i+n)單元列，n為非負整數，N以及i為正整數；以及根據以下方程式，選擇上述組之上述標準單元之一第k類型標準單元作為上述標準單元：k=(n+1)，若n小於；以及k=(N-n)，若n不小於，其中N之範圍係為2至8。
根據本揭露之一實施例，其中上述既定功能係為 一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
本發明更提出一種產生積體電路佈局方法，適用於產生對應一既定製造程序之一積體電路佈局，包括：定義複數虛擬格線沿著一第一方向平行放置，相鄰二之上述複數虛擬格線係沿著與一第二方向以對應上述既定製造程序之複數金屬線之一額定最小間距相隔，上述第二方向係與上述第一方向正交；分配包括沿著上述第二方向連續排列之第i單元列至第(i+N-1)單元列之N個單元列，N以及i為正整數；藉由一硬體處理器，選擇一組之複數標準單元放置於上述N個單元列之一第(i+n)單元列，n為非負整數，上述組之上述複數標準單元包括對應上述既定製造程序之不同複數類型之佈局，上述組之上述複數標準單元用以執行一既定功能且具有與上述N個單元列之每一者相若之大小，上述組之上述複數標準單元之每一者具有一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍；放置選定一者之上述組之上述複數標準單元之佈局於上述N個單元列之上述第(i+n)單元列；以及放置一或多金屬線之複數佈局模式於上述積體電路佈局，上述一或多金屬線之上述複數佈局模式與一第一組之上述虛擬格線相重疊。
根據本揭露之一實施例，其中上述放置選定一者之上述組之上述複數標準單元之佈局於上述N個單元列之上述 第(i+n)單元列，係為選擇之上述標準單元之複數輸入/輸出埠之中心與一第二組之上述虛擬格線相重疊。
根據本揭露之一實施例，其中N為最小整數使得N*H為上述額定最小間距之整數倍，以及上述組之上述複數標準單元具有至少(不小於之最小整數)不同的佈局。
根據本揭露之一實施例，包括：根據以下方程式，選擇上述組之上述標準單元之一第k類型標準單元作為上述標準單元：k=(n+1)，若n小於；以及k=(N-n)，若n不小於，其中N之範圍係為2至8。
根據本揭露之一實施例，其中上述既定功能係為一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
根據本揭露之一實施例，其中上述分配N個單元列係為，上述N個單元列之一最低單元列邊界以及一最高單元列邊界與上述虛擬格線之對應一者相重疊，且上述N個單元列之所有其他複數單元列邊界並沒有與任何上述複數虛擬格線相重疊。
100‧‧‧積體電路
102‧‧‧部份積體電路
110‧‧‧放大視圖
112a‧‧‧第一參考線
112b‧‧‧第二參考線
112c‧‧‧第三參考線
112d‧‧‧第四參考線
114a‧‧‧第一金屬線
114b‧‧‧第二金屬線
114c‧‧‧第三金屬線
114d‧‧‧第四金屬線
114e‧‧‧第五金屬線
116a‧‧‧第一虛擬格線
116b‧‧‧第二虛擬格線
116c‧‧‧第三虛擬格線
116d‧‧‧第四虛擬格線
116e‧‧‧第五虛擬格線
118a-f‧‧‧其他虛擬格線
200A、200B‧‧‧部分佈局圖
200C‧‧‧佈局規劃
212a、252a、254a‧‧‧上單元邊界
254b‧‧‧下單元邊界
212-218、252-258‧‧‧標準單元
222-228、262-268‧‧‧格線
232-238、272-278‧‧‧導線
282-288‧‧‧列邊界
300‧‧‧設計積體電路佈局方法
310-350‧‧‧動作流程
400‧‧‧積體電路設計系統
410‧‧‧第一電腦系統
412‧‧‧硬體處理器
414‧‧‧電腦可讀儲存媒體
414a‧‧‧積體電路佈局
414b‧‧‧電路設計
414c‧‧‧電腦程式碼
414d‧‧‧標準單元庫
416‧‧‧輸入/輸出介面
417‧‧‧顯示單元
418‧‧‧網路介面
420‧‧‧第二電腦系統
430‧‧‧網路儲存裝置
440‧‧‧網路
T‧‧‧額定最小間距
H‧‧‧單元高度
所示之一或多實施例係為用以舉例說明，並未限制於附圖，其中具有相同參考編號的元件代表相似之元件。
第1圖係顯示根據本揭露之一實施例所述之包括部份放大視圖之積體電路上視圖；第2A圖係顯示根據本揭露之一實施例所述之具一配置的標準單元之積體電路之部分佈局圖之上視圖以及虛擬格線；第2B圖係顯示根據本揭露之一實施例所述之具另一配置的標準單元之積體電路之部分佈局圖之上視圖以及虛擬格線；第2C圖係顯示根據本揭露之一實施例所述之積體電路之部分佈局規劃之上視圖以及虛擬格線；第3圖係顯示根據本揭露之一實施例所述之設計積體電路佈局方法之流程圖；第4圖係顯示根據本揭露之一實施例所述之積體電路設計系統之功能區塊圖。
必須了解的是，以下之揭露提供一或多實施例或範例，用以實現本揭露之不同特徵。以下揭露之特定的範例之元件以及安排係用以簡化本揭露，當然，並非用以限定於這些範例。根據業界實行的標準，圖式中的特徵並非按照比例繪製，僅用於解釋說明之目的。
再者，空間相關詞彙，如較低、較高、水平、垂直、在上、在下、上、下、頂、底、左、右等等，以及衍生詞(例如：水平地、向下地、向上地等等)係用以簡化本揭露之一種特徵與另一特徵之間的關係。空間相關詞彙係包括裝置以及特之不同的方向。
第1圖係顯示根據本揭露之一實施例所述之積體 電路100之上視圖，包括部份積體電路102之放大視圖110。積體電路100包括複數亦稱為標準單元之預先設計電路區塊(具有沿著Y軸之第一參考線112a及第二參考線112b以及沿著X軸之第三參考線112c及第四參考線112d所圈出之單元邊界)。一或多連接體層，如第一金屬線114a、第二金屬線114b、第三金屬線114c、第四金屬線114d、第五金屬線114e，形成於標準單元之上。單元邊界定義標準單元之單元區域，並且鄰近的標準單元之單元區域不能重疊。根據本揭露之一實施例，至少一連接體層係沿著既定方向(如，X方向)走線(routed)，至少另一連接體層沿著另一既定方向(如，Y方向)走線。根據本揭露之一實施例，不同的連接體層係由穿孔插塞(via plug)所連接。
在第1圖中，省略了標準單元之細節。根據本揭露之一實施例，一或多標準單元係為邏輯閘單元。根據本揭露之一實施例，邏輯閘單元包括及閘(AND)、或閘(OR)、非及閘(NAND)、非或閘(NOR)、互斥或閘(XOR)、反相器(INV)、及或反相閘(AND-OR-Invert,AOI)、或及反相閘(OR-AND-Invert,OAI)、多工器(MUX)、正反器(flip-flop)、緩衝器(BUFF)、閂鎖器(latch)、遲滯電路(delay)或時脈單元(clock cell)。根據本揭露之一實施例，每一標準單元包括至少一主動元件，如金屬氧化半導體場效電晶體(metal-oxide semiconductor field effect transistor)、接面場效電晶體(junction field effect transistor)、雙極性接面電晶體(bipolar junction transistor)、鰭式場效電晶體(fin field effect transistor)或其他合適的主動元件。
第一金屬線114a、第二金屬線114b、第三金屬線114c、第四金屬線114d以及第五金屬線114e沿著X方向延伸，並且分別與第一虛擬格線116a、第二虛擬格線116b、第三虛擬格線116c、第四虛擬格線116d以及第五虛擬格線116e相重疊。第四虛擬格線116d與第四參考線112d之單元邊界相重疊。第一虛擬格線116a、第二虛擬格線116b、第三虛擬格線116c、第四虛擬格線116d以及第五虛擬格線116e以及其他虛擬格線118a-f沿著X軸而相互平行，第一虛擬格線116a、第二虛擬格線116b、第三虛擬格線116c、第四虛擬格線116d以及第五虛擬格線116e以及其他虛擬格線118a-f之兩兩之間係以額定最小間距(nominal minimum pitch)T相隔(第2A圖)。額定最小間距T係根據既定半導體製造程序，而決定之連接體之金屬線之既定最小走線間距。根據本揭露之一實施例，主要最小間距T係根據既定半導體製造程序之一或多特徵而決定，包括光刻製造程序(lithographic process)之波長、蝕刻製造程序(etching process)之選擇性、金屬線之金屬、合理的誤差耐受度以及既定半導體製造程序之期望良率。在放置與走線軟體工具中，積體電路佈局沿著X方向之金屬線係根據第一虛擬格線116a、第二虛擬格線116b、第三虛擬格線116c、第四虛擬格線116d以及第五虛擬格線116e以及其他虛擬格線118a-f而安排。
根據本揭露之一實施例，第一金屬線114a、第二金屬線114b、第三金屬線114c、第四金屬線114d以及第五金屬線114e包括具有至少一障蔽層(barrier layer)以及一導電層之 多層架構。根據本揭露之一實施例，一或多金屬線可由包括非金屬導體材料之導線所替代。
第2A圖係顯示根據本揭露之一實施例所述之具一配置的標準單元212、標準單元214、標準單元216以及標準單元218之積體電路之部分佈局圖200A之上視圖以及虛擬格線(如格線222、格線224、格線格線225、格線226、格線227、格線228以及其他未標示於第2A圖之水平的虛線)。佈局圖200A可用以進一步發展製造積體電路之積體電路佈局，例如積體電路100。積體電路藉由既定製造程序而製造，既定製造程序之金屬線具有額定最小間距T。
額定最小間距T定義沿著Y方向相互平行之複數虛擬格線，並且兩條鄰近的複數虛擬格線係以額定最小間距T相隔。當一放置與走線軟體工具沿著X方向放置金屬線時，金屬線與對應的虛擬和線相重疊。在此將省略產生具有標準單元212、標準單元214、標準單元216以及標準單元218與金屬線之電子元件佈局方式之細節，以避免模糊本揭露。
標準單元212、標準單元214、標準單元216以及標準單元218具有單元高度H，而單元高度H並非為額定最小間距T之整數倍。根據第2A圖之實施例，單元高度H與額定最小間距T之比例為6.75(即，H=6.75T)。在一些實施例中，單元高度H與額定最小間距T之比例為6至24之間。在本揭露中，由旋轉及/或映射相同佈局設計而產生之不同佈局的標準單元視為相同佈局。標準單元212以及標準單元214具有相同的佈局並以相同的方向放置，而標準單元216以及標準單元218與標準單元 212以及標準單元214具有相同的佈局卻旋轉了180度。每一標準單元212、標準單元214、標準單元216以及標準單元218具有對應的導線232、導線234、導線236以及導線238，導線232、導線234、導線236以及導線238用以耦接至標準單元外之金屬線。因此，導線232、導線234、導線236以及導線238也標示為相對應標準單元212、標準單元214、標準單元216以及標準單元218之輸入/輸出埠。在一些實施例中，每一標準單元具有大於一之輸入/輸出埠數量。
利用標準單元212作為一範例，輸入/輸出埠232之中心點係定位於距離標準單元212之上單元邊界212a三個額定最小間距T(3T)之距離。因為上單元邊界212a與虛擬格線222相重疊，輸入/輸出埠232之中心點也與對應之虛擬格線224相重疊，虛擬格線224位於虛擬格線222三個額定最小間距T之下面。相同地，輸入/輸出埠238也與對應的虛擬格線226相重疊，虛擬格線226位於虛擬格線228三個額定最小間距T之上面。然而，因為標準單元214以及標準單元216之單元邊界都沒有與任何虛擬格線相重疊，輸入/輸出埠234之中心點係由對應之最近的虛擬格線225移開四分之一個額定最小間距T(0.25T)，而輸入/輸出埠236之中心點係由對應之最近的虛擬格線227移開四分之一個額定最小間距T(0.25T)。因為金屬線放置於虛擬格線之上，輸入/輸出埠234以及輸入/輸出埠236也沒有與任何放置於其上之連接層之金屬線相對齊。
第2B圖係顯示根據本揭露之一實施例所述之具一配置的標準單元252、標準單元254、標準單元256以及標準單 元258之積體電路之部分佈局圖200B之上視圖以及虛擬格線(如格線262、格線264、格線格線265、格線266、格線267、格線268以及其他未標示於第2B圖之水平的虛線)。部分佈局圖200B也可用以進一步發展製造積體電路之積體電路佈局，例如積體電路100。積體電路藉由既定製造程序而製造，既定製造程序之金屬線具有額定最小間距T。
額定最小間距T定義沿著Y方向相互平行之複數虛擬格線，並且兩條鄰近的複數虛擬格線係以額定最小間距T相隔。當一放置與走線軟體工具沿著X方向放置金屬線時，金屬線與對應的虛擬和線相重疊。在此將省略產生具有標準單元252、標準單元254、標準單元256以及標準單元258與金屬線之電子元件佈局方式之細節，以避免模糊本揭露。
標準單元252、標準單元254、標準單元256以及標準單元258也具有單元高度H，而單元高度H並非為額定最小間距T之整數倍。根據第2B圖之實施例，單元高度H與額定最小間距T之比例為6.75(即，H=6.75T)。在一些實施例中，單元高度H與額定最小間距T之比例為6至24之間。標準單元252具有第一類型佈局、標準單元258具有旋轉了180度之第一類型佈局、標準單元254具有第二類型佈局而標準單元256具有旋轉了180度之第二類型佈局。四條導線272、導線274、導線276以及導線278作為對應標準單元252、標準單元254、標準單元256以及標準單元258之輸入/輸出埠。在一些實施例中，每一標準單元具有多於一之輸入輸出埠數量。
標準單元252具有沿著Y方向之上單元邊界252a以 及下單元邊界252b，上單元邊界252a與複數虛擬格線之一者相重疊，而下單元邊界252b則沒有與任何虛擬格線相重疊。作為輸入/輸出埠之導線272之中心，係定位於距離標準單元252之上單元邊界252a三個額定最小間距T(3T)。因為上單元邊界252a與虛擬格線262相重疊，使得作為輸入/輸出埠之導線272之中心也與對應之虛擬格線264相重疊，虛擬格線264係位於虛擬格線262之下之第三條虛擬格線。相同地，作為輸入/輸出埠之導線278之中心也與對應之虛擬格線266相重疊，虛擬格線266係位於虛擬格線268之上之第三條虛擬格線。
標準單元254具有分別沿著Y方向之上單元邊界254a(在此實施例，也是標準單元252之下單元邊界)以及下單元邊界254b。上單元邊界254a以及下單元邊界254b並未與任何虛擬格線相重疊。根據第二類行之佈局，作為輸入/輸出埠之導線274定位於距離標準單元254之上單元邊界254a 3.25個額定最小間距(即，3.25T)。儘管上單元邊界254a並未與任何虛擬格線相重疊，第二類型之佈局設計為作為輸入/輸出埠之導線274之中心與對應之虛擬格線265相重疊。相同地，作為輸入/輸出埠之導線276之中心也與對應之虛擬格線267相重疊。
因此，導線272、導線274、導線276以及導線278皆與其上連接層之對應金屬線相對齊。比較第2A圖之佈局圖200A以及第2B圖之佈局圖200B，在一些實施例中，需要至少其他層之金屬導線才能沿著平行Y軸之虛擬格線耦接至作為輸入/輸出埠之導線234以及導線236。因此，佈局圖200B進一步 降低走線與連接上之限制，反而減少所需之走線資源及/或產生更好的連線效能。
對於作為執行既定功能之標準單元，包括一或多及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作之邏輯動作，在第2B圖所示之實施例之積體電路中，為了容納標準單元以及虛擬格線或金屬線之間不同之相對位置，許多類型的佈局必須預先規劃。在一些實施例中，不同功能之標準單元也具有不同類型之預先規劃佈局圖，可供容納介於標準單元以及虛擬格線間不同相對位置之放置與走線軟體工具所使用。
第2C圖係顯示根據本揭露之一實施例所述之積體電路之部分佈局規劃200C之上視圖以及虛擬格線。複數虛擬格線(如非標示之水平虛線所示)皆沿著X方向相互平行放置，，且兩相鄰之複數虛擬格線係以額定最小間距T相隔。第2C圖也顯示N個單元列(根據列邊界282、列邊界283、列邊界286、列邊界287以及列邊界288而放置)，包括第i列至第(i+N-1)列沿著Y方向連續地排列。當操作放置以及走線工具時，標準單元放置於N個單元列之第(i+n)列。N以及i係為正整數，且n係為非負整數。N個單元列以及將放置於單元列上之標準單元具有單元高度H，並且用以製造所產生之積體電路之既定製造程序，根據此積體電路佈局具有額定最小間距T。在一些實施例 中，N係為一最小整數，使的N*H為額定最小間距T之整數倍數。在第2C圖所示之實施例中，H=6.75T且N=4。在一些實施例中，N的範圍係為2至8。在一些實施例中，單元高度H與額定最小間距T之比例係為6至24。
第2C圖僅顯示N單元列及其對應的虛擬格線。在積體電路佈局或積體電路佈局之佈局規劃中，更多單元列及其對應之虛擬格線係用以規劃標準單元之放置，並且具有該領域之技能者能夠理解，佈局規劃200C係用以製造第1圖所示之積體電路100及/或發展部份第2B圖所示之積體電路佈局。
如針對第2B圖所述，對於放置用以執行既定功能之單元，一組用以執行既定功能之標準單元可預先設計且可供選擇。蒐集此組標準單元及/或許多其他組標準單元用以其他功能之資料庫也可稱為單元庫(cell library)。N個單元列具有N個於標準單元以及虛擬格線間之不同的偏移量，而一半之N個不同的偏移量幾何映射對應至另一半之N個不同的偏移量。因此，在一些實施例中，為了量身設計具有至虛擬格線不同偏移量之標準單元之輸入/輸出埠之位置，此組標準單元具有至少(不小於之最小整數)不同的佈局。因此，藉由選擇對應相同既定功能之適當類型之佈局，放置於積體電路佈局之標準單元之對應的輸入/輸出埠中心因而與對應之虛擬格線相重疊。
第3圖係顯示根據本揭露之一實施例所述之設計積體電路佈局方法300之流程圖。要知道，額外的動作可於第3圖所示之設計積體電路佈局方法300之前、期間及/或之後執 行，而其他流程僅在此簡略概述。
為了利用既定製造程序製造包括以上所述之標準單元結合第2圖所述之標準單元200之積體電路，第4圖所示之積體電路佈局414a根據以電路圖格式或電路描述語言格式所儲存之電路設計414b而產生。在一些實施例中，設計積體電路佈局方法300係由硬體處理器412執行一連串指令414c所執行。
如第3圖以及第2C圖中所示，動作310中，定義複數虛擬格線。複數虛擬格線係沿著X方向平行排列，且沿著Y方向之相鄰的兩條虛擬格線係間隔對應既定製造程序之金屬線之額定最小間距T。
如第3圖以及第2C圖中所示，動作320中，包括第i列至第(i+N-1)列之N個單元列係分配給積體電路佈局。N個單元列沿著Y方向依序排列，且N以及i係為正整數。在一些實施例中，分配N個單元列，使得N個單元列之最低的單元列邊界288以及最高的單元列邊界282與相對應複數虛擬格線之一相重疊。
如第3圖、第2C圖以及第4圖中所示，動作330中，選定一組標準單元414d之一者至N個單元列之第(i+n)列，其中n係為非負整數。該組標準單元包括對應既定製造程序之至少(不小於之最小整數)不同的佈局。該組標準單元用以執行既定功能，且具有相若N個單元列之每一者之大小。該組標準單元之每一者具有一單元高度H，且單元高度H係為額定最小間距T之非整數倍數。在一些實施例中，既定功能係為邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或 (NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
在一些實施例中，單元高度H與額定最小間距T之比例係為6至24。在一些實施例中，N係為一最小整數使得N*H為額定最小間距T之整數倍數。在一些實施例中，單元高度H與額定最小間距T之比例係為6.75，且N係為4。因此，在一些實施例中，除了N個單元列之最低之單元列邊界288以及最高之單元列邊界282外，單元列邊界283、單元列邊界286以及單元列邊界287沒有與複數虛擬格線之任一者相重疊。
在一些實施例中，選擇該組標準單元之一者係根據以下方程式選擇該組標準單元之第k類型之標準單元：k=(n+1)，若n小於；以及k=(N-n)，若n不小於。
如第3圖、第2B圖以及第2C圖中所示，動作340中，選定之標準單元之佈局放置於第(i+n)列，用以形成積體電路佈局。在一些實施例中，選定之標準單元之放置使得選定之標準單元之輸入/輸出埠之中心係與第一組虛擬格線相重疊。
如第3圖以及第1圖中所示，動作350中，一或多金屬線之佈局模式(如金屬線114a-114e)係與第一組虛擬格線116a-116e相重疊之佈局模式。
第4圖係顯示根據本揭露之一實施例所述之積體電路設計系統400之功能區塊圖。積體電路設計系統400包括第 一電腦系統410、第二電腦系統420、網路儲存裝置430以及連接第一電腦系統410、第二電腦系統420以及網路儲存裝置430之網路440。在一些實施例中，可省略第二電腦系統420、網路儲存裝置430以及網路440之一或多者。
第一電腦系統410包括硬體處理器412，硬體處理器412通訊耦接至非時變電腦可讀儲存媒體414，非時變電腦可讀儲存媒體414儲存產生之積體電路佈局414a、電路設計414b、電腦程式碼414c(即，一組可執行指令)以及具有複數組織標準單元之佈局之標準單元庫414d。硬體處理器412電信耦接至電腦可讀儲存媒體414。為了使得第一電腦系統410可作為放置以及走線工具，以執行第3圖所示之部分或全部之動作，硬體處理器412用以執行儲存於電腦可讀儲存媒體414之電腦程式碼414c(即，一組指令)。在至少一實施例中，硬體處理器412用以執行電腦程式碼414c(即，此組指令)，以根據標準單元之佈局以及對應既定半導體製造程序之額定最小間距而產生積體電路佈局。
在一些實施例中，硬體處理器412係為一中央處理單元(central processing unit,CPU)、一多處理器(multi-processor)、一分佈式處理系統(distributed processing system)、一特殊應用積體電路(application specific integrated circuit,ASIC)及/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體414為一電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備、或裝置)。例如，電腦可讀儲存媒體414包括半導體或固態記 憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read-only memory,ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟之一些實施例中，電腦可讀儲存媒體414包括唯讀記憶光碟(compact disk-read only memory,CD-ROM)、可重複錄寫光碟(compact disk-read/write,CD-R/W)及/或數位多功能影音光碟(digital video disc,DVD)。
在一些實施例中，電腦可讀儲存媒體414編碼(即，儲存)用以使第一電腦系統410執行第3圖所示之設計積體電路佈局方法300之電腦程式碼414c。在一些實施例中，電腦可讀儲存媒體414也儲存執行設計積體電路佈局方法300所需之資訊，或於執行設計積體電路佈局方法300時產生之資訊，如所產生之積體電路佈局414a、原始的電路設計414b及/或包括標準單元之佈局的標準單元庫414d。
在至少一實施例中，第一電腦系統410包括輸入/輸出介面416以及顯示單元417。輸入/輸出介面416耦接至控制器412，且為了執行第3圖所示之設計積體電路佈局方法300，允許電路設計者操縱第一電腦系統410。在至少一些實施例中，顯示單元417即時地顯示第3圖所示之設計積體電路佈局方法300之動作狀態，最好提供圖形化使用者介面(Graphical User Interface,GUI)。在至少一些實施例中，輸入/輸出介面416以及顯示單元417允許操作者以互動的方式操作第一電腦系統410。
在至少一些實施例中，第一電腦系統410也包括耦接至硬體處理器412之網路介面418。網路介面418允許第一電腦系統410與網路440溝通，而耦接至一或多其他第二電腦系統420以及網路儲存裝置430。網路介面包括無線網路介面，如藍牙(BLUETOOTH)、全球行動通訊系統(WIFI)、全球互通微波存取網路(WIMAX)、通用封包無線服務技術(GPRS)或寬頻多重分碼存取(WCDMA)，或有線網路介面，如乙太網路(ETHERNET)、通用串列匯流排(USB)或火線(IEEE-1394)。在一些實施例中，第3圖所示之設計積體電路佈局方法300執行於第一電腦系統410以及第二電腦系統420及/或網路儲存裝置430之二或多者，並且包括如原始電路設計、標準單元庫、及/或產生之積體電路佈局之資訊均於透過網路440於第一電腦系統410以及第二電腦系統420及/或網路儲存裝置430之間作交換。
根據本揭露之一實施例，一積體電路係由複數金屬線具有一額定最小間距之一既定製造程序所製造。上述積體電路包括沿著一第一方向延伸之複數金屬線以及在上述複數金屬線之下之複數標準單元。上述複數金屬線係於與上述第一方向正交之一第二方向分開，且間隔上述額定最小間距之整數倍。上述複數標準單元包括上述第一標準單元用以執行一既定功能且具有第一部局之一第一標準單元，以及用以執行上述既定功能且具有與上述第一部局不同之一第二部局之一第二標準單元。上述第一標準單元以及上述第二標準單元具有沿著上述第二方向之一單元高度(H)，且上述單元高度係為上述額 定最小間距之非整數倍。
根據本發明之另一實施例，一積體電路設計系統，包括：一電腦可讀儲存媒體以及一硬體處理器。上述電腦可讀儲存媒體以對應一既定製造程序之一組之複數標準單元之不同的複數類型之佈局而編碼，上述組之上述複數標準單元用以執行一既定功能，上述既定製造程序具有沿著一既定方向間隔一額定最小間距之複數金屬線，上述組之上述複數標準單元之不同之上述複數類型之佈局具有沿著上述既定方向之一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍。上述硬體處理器與上述電腦可讀儲存媒體通訊且用以執行一組之複數指令，用以根據上述組之上述複數標準單元之不同的上述複數類型之佈局以及上述額定最小間距產生一積體電路佈局。
根據本發明之另一實施例，一產生積體電路佈局方法，適用於產生對應一既定製造程序之一積體電路佈局，包括：定義複數虛擬格線沿著一第一方向平行放置，相鄰二之上述複數虛擬格線係沿著與一第二方向以對應上述既定製造程序之複數金屬線之一額定最小間距相隔，上述第二方向係與上述第一方向正交。分配包括沿著上述第二方向連續排列之第i單元列至第(i+N-1)單元列之N個單元列，N以及i為正整數。藉由一硬體處理器，選擇一組之複數標準單元放置於上述N個單元列之一第(i+n)單元列，n為非負整數，上述組之上述複數標準單元包括對應上述既定製造程序之不同複數類型之佈局，上述組之上述複數標準單元用以執行一既定功能且具有與 上述N個單元列之每一者相若之大小，上述組之上述複數標準單元之每一者具有一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍。放置選定一者之上述組之上述複數標準單元之佈局於上述N個單元列之上述第(i+n)單元列。放置一或多金屬線之複數佈局模式於上述積體電路佈局，上述一或多金屬線之上述複數佈局模式與一第一組之上述虛擬格線相重疊。
以上概述之許多實施例所的特徵使得該領域具有技能者能夠更瞭解本發明之範圍。該領域具有技能者能夠理解，他們能夠以本揭露為基礎而設計或修改其他製程以及結構，以實現在本揭露之實施例所介紹的相同特徵及/或達成相同的優點。該領域具有技能者也瞭解，這些等效的結構並不背離本揭露之精神與範圍，並且他們也能夠在不背離本揭露之精神與範圍的情況下，改變、替換、以及變動本揭露之特徵。
200B‧‧‧部分佈局圖
252a、254a‧‧‧上單元邊界
252b、254b‧‧‧下單元邊界
252-258‧‧‧標準單元
262-268‧‧‧格線
272-278‧‧‧導線
T‧‧‧額定最小間距
H‧‧‧單元高度

Claims (10)

  1. 一種積體電路，係以具有一額定最小間距之複數金屬線之一既定製造程序所製成，包括：複數金屬線，沿著一第一方向延伸，上述複數金屬線在一第二方向上以上述額定最小間距之整數倍數之間距配置，其中上述第二方向係與上述第一方向正交；以及複數標準單元，放置於上述複數金屬線之下，上述複數標準單元包括：一第一標準單元，用以執行一既定功能且具有一第一佈局；以及一第二標準單元，用以執行上述既定功能且具有一第二佈局，其中上述第二佈局不同於上述第一佈局；其中上述第一標準單元以及上述第二標準單元具有沿著上述第二方向之一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍。
  2. 如申請專利範圍第1項所述之積體電路，其中上述單元高度與上述額定最小間距之比例係為6至24；其中，N係為最小正整數，使得N*H為上述額定最小間距之正整數倍；以及上述複數標準單元之一組之上述標準單元，用以執行上述特定功能，具有至少(不小於之一最小整數)不同的佈局，其中N的範圍係為2至8，其中上述既定功能係為一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相 (AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
  3. 如申請專利範圍第1項所述之積體電路，其中：上述額定最小間距定義複數虛擬格線沿著上述第一方向平行放置方式，相鄰二之上述複數虛擬格線係以上述額定最小間距相隔；上述第一標準單元具有沿著上述第二方向分開之一上單元邊界以及一下單元邊界，上述第一標準單元之上述上單元邊界以及上述下單元邊界之一者與上述複數虛擬格線之一者相重疊，而上述第一標準單元之上述上單元邊界以及上述下單元邊界之另一者則沒有與上述複數虛擬格線之任一者相重疊；以及上述第二標準單元具有沿著上述第二方向分開之上述上單元邊界以及上述下單元邊界，上述第二標準單元之上述上單元邊界以及上述下單元邊界沒有與上述複數虛擬格線之任一者相重疊。
  4. 如申請專利範圍第1項所述之積體電路，其中：上述額定最小間距定義複數虛擬格線沿著上述第一方向平行放置，相鄰二之上述複數虛擬格線係以上述額定最小間距相隔；上述第一標準單元以及上述第二標準單元之相對應的輸入/輸出埠之中心係與一第一組之上述虛擬格線相重疊；以及上述複數金屬線係與一第二組之上述虛擬格線相重疊。
  5. 一種積體電路佈局系統，包括：一電腦可讀儲存媒體，以對應一既定製造程序之一組之複數標準單元之不同的複數類型之佈局而編碼，上述組之上述複數標準單元用以執行一既定功能，上述既定製造程序具有沿著一既定方向間隔一額定最小間距之複數金屬線，上述組之上述複數標準單元之不同之上述複數類型之佈局具有沿著上述既定方向之一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍；以及一硬體處理器，與上述電腦可讀儲存媒體通訊且用以執行一組之複數指令，用以根據上述組之上述複數標準單元之不同的上述複數類型之佈局以及上述額定最小間距產生一積體電路佈局。
  6. 如申請專利範圍第5項所述之積體電路佈局系統，其中當執行上述組之上述複數指令時，上述硬體處理器用以：產生沿著與上述既定方向正交之一方向平行之複數虛擬格線，相鄰二之上述複數虛擬格線係以上述額定最小間距相間隔；將自上述組之上述複數標準單元選定之一標準單元所對應之一佈局放置於上述積體電路佈局內，上述標準單元之對應的複數輸入/輸出埠之中心係與一第一組之上述虛擬格線相重疊；以及放置一或多金屬線之複數佈局模式於上述積體電路佈局，上述一或多金屬線之上述佈局模式與一第二組之上述虛擬格線相重疊，其中N之範圍係為2至8，其中上述既定功能 係為一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作。
  7. 如申請專利範圍第6項所述之積體電路佈局系統，其中當執行上述組之上述複數指令時，上述硬體處理器更用以：分配N個單元列於上述積體電路佈局中，上述N個單元列包括一單元列用以放置選定之上述標準單元之佈局，上述N個單元列沿著上述既定方向互相相鄰，且N係為最小整數使得N*H為上述額定最小間距之整數倍；以及根據相對於上述N個單元列之上述列，選擇上述標準單元。
  8. 如申請專利範圍第6項所述之積體電路佈局系統，其中當執行上述組之上述複數指令時，上述硬體處理器更用以：分配包括沿著上述既定方向連續排列之第i單元列至第(i+N-1)單元列之N個單元列，以及選定之上述標準單元放置於上述N個單元列之第(i+n)單元列，n為非負整數，N以及i為正整數；以及根據以下方程式，選擇上述組之上述標準單元之一第k類型標準單元作為上述標準單元：k=(n+1)，若n小於；以及k=(N-n)，若n不小於。
  9. 一種產生積體電路佈局方法，適用於產生對應一既定製造程序之一積體電路佈局，包括： 定義複數虛擬格線沿著一第一方向平行放置，相鄰二之上述複數虛擬格線係沿著與一第二方向以對應上述既定製造程序之複數金屬線之一額定最小間距相隔，上述第二方向係與上述第一方向正交；分配包括沿著上述第二方向連續排列之第i單元列至第(i+N-1)單元列之N個單元列，N以及i為正整數；藉由一硬體處理器，選擇一組之複數標準單元放置於上述N個單元列之一第(i+n)單元列，n為非負整數，上述組之上述複數標準單元包括對應上述既定製造程序之不同複數類型之佈局，上述組之上述複數標準單元用以執行一既定功能且具有與上述N個單元列之每一者相若之大小，上述組之上述複數標準單元之每一者具有一單元高度(H)，且上述單元高度係為上述額定最小間距之非整數倍；放置選定一者之上述組之上述複數標準單元之佈局於上述N個單元列之上述第(i+n)單元列；以及放置一或多金屬線之複數佈局模式於上述積體電路佈局，上述一或多金屬線之上述複數佈局模式與一第一組之上述虛擬格線相重疊。
  10. 如申請專利範圍第9項所述之產生積體電路佈局方法，其中上述放置選定一者之上述組之上述複數標準單元之佈局於上述N個單元列之上述第(i+n)單元列，係為選擇之上述標準單元之複數輸入/輸出埠之中心與一第二組之上述虛擬格線相重疊，其中上述既定功能係為一邏輯動作，包括及(AND)、或(OR)、非及(NAND)、非或(NOR)、 互斥或(XOR)、反相(INV)、及或反相(AND-OR-Invert,AOI)、或及反相(OR-AND-Invert,OAI)、多工(MUX)、正反(flip-flop)、緩衝(BUFF)、閂鎖(latch)、遲滯(delay)或時脈(clock)操作，其中上述分配N個單元列係為，上述N個單元列之一最低單元列邊界以及一最高單元列邊界與上述虛擬格線之對應一者相重疊，且上述N個單元列之所有其他複數單元列邊界並沒有與任何上述複數虛擬格線相重疊；其中，N為最小整數使得N*H為上述額定最小間距之整數倍；以及上述組之上述複數標準單元具有至少(不小於之最小整數)不同的佈局，其中選定之上述組之上述複數標準單元包括：根據以下方程式，選擇上述組之上述標準單元之一第k類型標準單元作為上述標準單元：k=(n+1)，若n小於；以及k=(N-n)，若n不小於，其中N之範圍係為2至8。
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