TWI567748B - 記憶體裝置中錯誤管理之方法及系統 - Google Patents

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TWI567748B
TWI567748B TW104120315A TW104120315A TWI567748B TW I567748 B TWI567748 B TW I567748B TW 104120315 A TW104120315 A TW 104120315A TW 104120315 A TW104120315 A TW 104120315A TW I567748 B TWI567748 B TW I567748B
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麥可 威廉斯
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Description

記憶體裝置中錯誤管理之方法及系統
本發明係有關一種記憶體裝置，尤係有關(但非專門地有關)記憶體裝置中之諸如命令及/或位址同位元錯誤或循環冗餘檢查錯誤等的錯誤之錯誤管理。
在典型的電腦系統中，記憶體控制器促進該電腦系統中之一或多個記憶體之存取。在記憶體控制器與記憶體間之通訊毀壞之情況中，該等記憶體可能接收到錯誤的命令。當該等記憶體沒有用來偵測錯誤命令之任何機構，而將執行所有的寫入操作時，上述狀況將導致該等記憶體中之資料毀損。為了自該錯誤命令恢復，需要重新啟動電腦系統。因而將影響到電腦系統的效能，且可能喪失關鍵性的資料。
本發明揭示了一種用於記憶體裝置中之錯誤管理的方法及系統。在本發明的一實施例中，該記憶體裝置可處理 命令及位址同位元錯誤、以及循環冗餘檢查錯誤。在本發明的一實施例中，該記憶體可藉由決定一被接收的命令之命令位元或位址位元是否有任何同位元錯誤，而偵測該被接收的命令是否有任何同位元錯誤。如果偵測到該被接收的命令中之一同位元錯誤或循環冗餘檢查錯誤，則觸發一錯誤處理機構，以便自錯誤命令恢復。
110‧‧‧記憶體控制中心
120‧‧‧記憶體模組
112,124‧‧‧錯誤處理邏輯
130‧‧‧位址信號
132‧‧‧控制信號
136‧‧‧時脈信號
138‧‧‧資料信號
140‧‧‧同位元信號
122‧‧‧模式暫存器
200‧‧‧格式
210‧‧‧命令及位址同位位元
215‧‧‧循環冗餘檢查錯誤位元
220‧‧‧錯誤狀態位元
230‧‧‧錯誤記錄位元
340,440‧‧‧警示信號
700‧‧‧系統
710‧‧‧處理器
712‧‧‧處理核心
716‧‧‧快取記憶體
714‧‧‧記憶體控制中心
730‧‧‧記憶體
732‧‧‧揮發性記憶體
734,760‧‧‧非揮發性記憶體
720‧‧‧晶片組
717,722‧‧‧點對點介面
740‧‧‧顯示裝置
750,755‧‧‧匯流排
772‧‧‧匯流排橋接器
762‧‧‧大量儲存裝置
764‧‧‧鍵盤/滑鼠
766‧‧‧網路介面
自前文對本發明主題之詳細說明將可易於了解本發明的各實施例之特徵及優點，其中：第1圖示出根據本發明的一實施例的一記憶體控制中心及一記憶體模組之一方塊圖；第2圖示出根據本發明的一實施例的一模式暫存器之一格式；第3圖示出根據本發明的一實施例而處理一記憶體模組中之同位元錯誤之一序列；第4圖示出根據本發明的一實施例而處理一記憶體模組中之循環冗餘檢查錯誤之一序列；第5圖示出根據本發明的一實施例而在一記憶體模組中執行錯誤管理的步驟之一流程圖；第6圖示出根據本發明的一實施例而在一記憶體控制中心中執行錯誤管理的步驟之一流程圖；以及第7圖示出根據本發明的一實施例而用來實施本發明揭示的方法之一系統。
將參照各附圖而以舉例但非限制之方式解說本說明書中述及的本發明之實施例。為了顧及圖式的精簡及清晰，不必然按照比例繪製該等圖式中示出之元件。例如，為了圖式的清晰，某些元件之尺寸可能比其他元件的尺寸放大了。此外，在被認為適當時，在該等圖式中重複各代號，以便指示對應的或類似的元件。在本說明書中提及本發明的"一個實施例"或"一實施例"時，意指參照該實施例而述及的一特定特徵、結構、或特性被包含在本發明的至少一實施例中。因此，在本說明書中之各部分中出現詞語"在一實施例中"時，不必然都參照到相同的實施例。
本發明之實施例提供了一種記憶體裝置中之錯誤管理之方法及系統。在本發明的一實施例中，該記憶體裝置可處理命令及位址同位元錯誤、以及循環冗餘檢查錯誤。在本發明的一實施例中，該記憶體可決定一被接收的命令之命令位元或位址位元是否有任何同位元錯誤，而偵測該被接收的命令是否有任何同位元錯誤。如果偵測到該被接收的命令中之一同位元錯誤，則觸發一錯誤處理機構，以便自錯誤命令恢復。
記憶體裝置中具有命令/位址(Command/Address；簡稱C/A)同位元支援時，可改善利用該記憶體裝置的系統之效能。不需要為了自該記憶體裝置接收的一錯誤命令恢復，而重新啟動該系統。在本發明的一實施例中，該記 憶體裝置包括(但不限於)同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；簡稱SDRAM)、動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)、RAMBUS動態隨機存取記憶體(RAMBUS Dynamic Random Access Memory；簡稱RDRAM)、雙倍資料速率三SDRAM(Double-Data-Rate three SDRAM；簡稱DDR3)、雙倍資料速率四SDRAM(DDR four SDRAM；簡稱DDR4)、以及任何其他類型的隨機存取記憶體裝置。
第1圖示出根據本發明的一實施例的一記憶體控制中心110及一記憶體模組120之一方塊圖100。在本發明的一實施例中，記憶體模組120包括(但不限於)DRAMs、暫存器裝置、緩衝器裝置。記憶體控制中心110具有一錯誤處理邏輯112，用以在記憶體模組120接收到一錯誤命令時處理命令及位址同位元錯誤。記憶體控制中心110使用其中包括(但不限於)位址信號130、控制信號132、時脈信號136、資料信號138、同位元信號140、以及促進記憶體控制中心110與記憶體模組120間之通訊的任何其他信號之信號與記憶體模組120通訊。
在本發明的一實施例中，當要求記憶體控制中心110將一命令傳送到記憶體模組120時，記憶體控制中心110中之錯誤處理邏輯112計算該命令的位址信號位元及命令信號位元之同位元。對一同位位元信號的選擇及決定係基於該被計算出的同位元以及該同位位元信號的組合之偶或 奇同位元。在本發明的一實施例中，錯誤處理邏輯112處理其中包括(但不限於)記憶體模組120的列位址選通(Row Address Strobe；簡稱RAS)信號、行位址選通(Column Address Strobe；簡稱CAS)信號、寫入啟用(Write Enable；簡稱WE)信號、位址匯流排信號、以及記憶體模組的區(bank)選擇信號的信號之同位元。
當一命令被傳送到記憶體模組120時，記憶體控制中心110提供作為該等同位元信號140中之一同位元信號之同位位元信號。在本發明的一實施例中，記憶體模組120於接收到一命令及其相關聯的同位元信號時，能夠偵測或決定該被接收的命令是否有任何C/A同位元錯誤。在本發明的另一實施例中，記憶體模組120能夠偵測或決定該被接收的命令是否有任何循環冗餘檢查(CRC)錯誤。記憶體模組120具有一錯誤處理邏輯124，用以執行C/A同位元或CRC錯誤偵測。
在本發明的一實施例中，如果記憶體模組120偵測到被接收的命令中之一同位元錯誤，則記憶體模組120不理會該被接收的命令，且將該被接收的命令之命令位元及位址位元儲存在一模式暫存器122。當偵測到該被接收的命令中之同位元錯誤時，記憶體模組120將作為該等同位元信號140中之一同位元信號的一指示信號觸發到記憶體控制中心110。同樣地，當偵測到該被接收的命令中之一CRC錯誤時，記憶體模組120將作為該等同位元信號140中之一同位元信號的一指示信號觸發(assert)到記憶體 控制中心110。
記憶體控制中心110在接收到該指示信號時，自該指示信號決定該被接收的命令中是否出現一同位元或CRC錯誤。記憶體控制中心110執行一適當的恢復機制，以便自該同位元或CRC錯誤恢復。在記憶體控制中心110中設有錯誤處理邏輯112時，該錯誤處理邏輯112將設法自記憶體模組120中之錯誤恢復。
對相關技術具有一般知識者將可易於了解：可在不影響本發明運作之情形下實施其他形式的錯誤偵測機構。在本發明的另一實施例中，一系統中設有一個以上的記憶體模組120或記憶體控制中心110。在本發明的另一實施例中，記憶體控制中心110被整合到該系統的一處理器中。
第2圖示出根據本發明的一實施例的一模式暫存器122之一格式200。模式暫存器122具有只能被記憶體控制中心110寫入或設定之一C/A同位位元210及一CRC錯誤位元215。C/A同位位元210可啟動或停止啟動對記憶體模組120之同位元檢查。當在記憶體模組120中偵測到CRC錯誤時，CRC錯誤位元215可啟動或停止啟動一CRC指示脈波。當C/A同位位元210被觸發(assert)或被設定為邏輯一(logic one)時，記憶體模組120之錯誤處理邏輯124被啟用。當C/A同位位元210被停止觸發或被設定為邏輯零(logic zero)時，記憶體模組120之錯誤處理邏輯124被停用。
模式暫存器122具有可被讀取及寫入之一錯誤狀態位 元220及一CRC錯誤狀態位元225。當記憶體模組120偵測到一同位元錯誤時，該記憶體模組將錯誤狀態位元220觸發或設定為邏輯一。當記憶體模組120偵測到一CRC錯誤時，該記憶體模組將CRC錯誤狀態位元225觸發或設定為邏輯一。當記憶體控制中心110完成了同位元或CRC錯誤之恢復機制或程序時，該記憶體控制中心將錯誤狀態位元220或CRC錯誤狀態位元225分別停止觸發(de-assert)或設定為邏輯零。
當記憶體模組120偵測到一被接收的命令中之一同位元錯誤時，記憶體模組120將該被接收的命令之命令位元及位址位元儲存在模式暫存器122之錯誤記錄位元230。記憶體控制中心110可讀取錯誤記錄位元230，以便決定記憶體模組120接收了哪一具有同位元錯誤的命令。
模式暫存器122之格式200例示了本發明的一實施例中之一組態，但其用意並非限制性。對此項技術具有相關知識者將可易於了解：可在不影響本發明的運作之情形下使用模式暫存器122的組態之其他變化。在本發明的一實施例中，模式暫存器122是一DRAM裝置的一模式暫存器組(Mode Register Set；簡稱MRS)的一部分。
第3圖示出根據本發明的一實施例而處理一記憶體模組120中之同位元錯誤之一序列300。事件310示出在記憶體模組120接收到具有一同位元錯誤之一命令時的一可能事件序列300。在事件312中，記憶體模組120正在以一有效或正確同位位元信號回應所有的命令。在事件312 期間，錯誤狀態位元220及警示信號340並未被設定或觸發。事件位元未被設定332中示出該情況。警示信號340是記憶體模組120接收到具有一同位元錯誤的一命令之對記憶體控制中心110之一指示信號。在本發明的一實施例中，該警示信號是被連接到一系統中之所有記憶體模組之"或"(OR)信號。
在事件314中，記憶體模組120偵測到或決定該記憶體模組接收到具有錯誤同位元之一命令。在事件316中，記憶體模組120不理會具有錯誤同位元的命令、及所有其他外部命令。記憶體模組120將錯誤命令及位址儲存在錯誤記錄位元230，且觸發錯誤狀態位元220。事件位元被設定334中示出該情況。當錯誤狀態位元220被觸發時，觸發警示信號340。在事件316中，記憶體模組120空出在該被接收的錯誤命令之前接收的待處理有效命令之佇列，亦即，記憶體模組120等候所有該等待處理有效命令完成執行。
在事件318中，記憶體模組120等候一有效至預充電(active-to-precharge)命令延遲(tRAS)結束。該tRAS延遲是一記憶體區有效命令與發出預充電命令之間所需的時脈周期之數目。在本發明的一實施例中，記憶體模組120等候tRAS所需的最短延遲時間。當該tRAS延遲結束時，如果有任何開啟的分頁(page)，則記憶體模組120關閉所有的分頁。
在事件320中，記憶體模組120將一內部預充電命令 發出到記憶體模組120的所有記憶體區。在事件322中，記憶體模組120回應來自記憶體控制中心110的更新命令以及模式暫存器組(MRS)讀取及寫入命令。當錯誤狀態位元220被觸發時，記憶體模組120在事件322中不回應任何其他命令。該等更新命令包括(但不限於)更新所有(refresh-all)命令及更新群組(refresh-group)命令。
在事件324中，記憶體控制中心110完成了其錯誤處理恢復程序，且使用對模式暫存器122的一MRS寫入命令而停止觸發錯誤狀態位元220。記憶體模組120恢復其正常操作，且以有效同位元回應所有的命令。當錯誤狀態位元220被停止觸發時，停止觸發警示信號340。事件位元未被設定336示出該情況。
第4圖示出根據本發明的一實施例而處理一記憶體模組120中之CRC錯誤之一序列400。在本發明的一實施例中，CRC錯誤機制共用相同的警示信號340。為了在CRC錯誤與同位元錯誤之間作出決定，記憶體控制中心110需要讀取每一記憶體模組之錯誤狀態位元220。此種方式是耗時的，且降低該系統的效率。
為了克服該問題，事件410示出在記憶體模組120正在寫入具有一CRC錯誤之資料時的一可能之事件序列400。在事件412至418中，記憶體模組120回應一寫入操作而寫入資料。在事件412至418期間，錯誤狀態位元220及警示信號440並未被設定或觸發。在事件420中，該記憶體模組接收到該被寫入的資料之CRC，且該記憶體 模組根據該CRC而檢查該被寫入的資料是否正確。當偵測到或決定一CRC錯誤時，記憶體模組120在事件432中設定錯誤狀態位元220。記憶體模組120在警示信號440上傳送一脈波，以便向記憶體控制中心110指示一CRC錯誤已被偵測到。
記憶體控制中心110可檢查警示信號440，而易於區分來自記憶體模組120的CRC錯誤或同位元錯誤。可將時脈周期的數目或該脈波的寬度設定為該記憶體控制中心能夠偵測的任何適當數目。在本發明的一實施例中，當記憶體模組120偵測到一CRC錯誤時，警示信號440之脈波寬度被設定為兩個時脈周期。對此項技術具有相關知識者將可易於了解：可在不影響本發明的運作之情形下使用向記憶體控制中心110指示CRC錯誤的其他變化。
第5圖示出根據本發明的一實施例而在一記憶體模組120中執行錯誤管理的步驟之一流程圖500。為了顧及解說的清晰，將參照第1圖而說明第5圖。在步驟505中，記憶體模組120檢查任何被接收的命令中是否有任何C/A同位元錯誤，其中係由一晶片選擇(Chip Select；簡稱CS)信號使被接收的命令具備資格。如果沒有任何C/A同位元錯誤，則記憶體模組120在步驟508中檢查是否有任何CRC錯誤。如果沒有任何CRC錯誤，則記憶體模組120回到步驟505。如果有一CRC錯誤，則記憶體模組120在步驟522中觸發X個脈波之一指示信號。
該數目X可以是可讓記憶體控制中心110區分同位元 錯誤與CRC錯誤之任何適當的數目。在本發明的一實施例中，亦可改變該X個脈波之寬度。在可選擇的步驟542中，該記憶體模組檢查錯誤狀態位元220是否被記憶體控制中心110清除或停止觸發。在記憶體控制中心110完成了錯誤命令的錯誤恢復之後，該記憶體控制中心清除錯誤狀態位元220。如果錯誤狀態位元220被清除，則該流程終止。如果錯誤狀態位元220未被清除，則記憶體模組120回到步驟542。
如果有一C/A同位元錯誤，則記憶體模組120在步驟510中不理會具有該C/A同位元錯誤之被接收的命令。在步驟510中，該記憶體模組不理會所有其他的外部命令。在步驟515中，記憶體模組120設定或觸發錯誤狀態位元220，且將錯誤命令框儲存在錯誤記錄位元230。在步驟520中，記憶體模組120持續地觸發一指示信號。在本發明的一實施例中，該指示信號是警示信號340。在步驟525中，記憶體模組120等候所有的現有命令被完成。在該錯誤命令之前即接收到該等現有命令。
在步驟530中，記憶體模組120等候最短有效至預充電命令延遲(tRAS_min)結束。在步驟535中，記憶體模組120關閉所有的開啟記憶體分頁，且只回應來自記憶體控制中心110之更新命令及MRS讀取/寫入命令。在步驟540中，記憶體模組120檢查錯誤狀態位元220是否被記憶體控制中心110清除。在記憶體控制中心110完成了錯誤命令的錯誤恢復之後，該記憶體控制中心清除錯誤 狀態位元220。如果錯誤狀態位元220被清除或被停止觸發，則記憶體模組120在步驟545中停止觸發該指示信號，且該流程終止。如果錯誤狀態位元220未被清除，則記憶體模組120回到步驟540。
第6圖示出根據本發明的一實施例而在一記憶體控制中心110中執行錯誤管理的步驟之一流程圖600。為了顧及解說的清晰，將參照第1圖而說明第6圖。在步驟610中，記憶體控制中心110檢查其是否接收到任何指示信號。在本發明的一實施例中，該指示信號是警示信號340。如果並未接收到任何指示信號，則記憶體控制中心110回到步驟610。如果接收到一指示信號，則記憶體控制中心110在步驟615中檢查該指示信號是否指示一同位元錯誤。如果該指示信號指示了一同位元錯誤，則記憶體控制中心110在步驟620中等候現有命令佇列被完成。
在步驟625中，記憶體控制中心110將一預充電命令傳送到所有的記憶體模組。除了有一同位元錯誤的記憶體模組之外的所有記憶體模組執行或完成來自記憶體控制中心110之該預充電命令。在步驟630中，記憶體控制中心110將一更新命令傳送到所有的記憶體模組，以便保持每一記憶體模組中之資料。包括有一同位元錯誤的記憶體模組之所有記憶體模組執行或完成來自記憶體控制中心110之該更新命令。
在步驟635中，記憶體控制中心110自每一記憶體模組讀取錯誤狀態位元220，以便決定哪一記憶體模組是該 錯誤的來源。例如，在本發明的一實施例中，記憶體控制中心110被連接到四個記憶體模組。記憶體控制中心110自該四個記憶體模組中之每一記憶體模組讀取錯誤狀態位元220，以便決定該四個記憶體模組中之哪一記憶體模組接收到具有一C/A同位元錯誤之一命令。
在步驟640中，記憶體控制中心110清除接收到具有一C/A同位元錯誤的該命令的該記憶體模組之錯誤狀態位元220。在步驟645中，記憶體控制中心110將寫入命令重新傳送(如有需要)到已接收到具有一C/A同位元錯誤的該命令之該記憶體模組，且本流程終止。
在步驟615中，如果並未在該指示信號中偵測到任何同位元錯誤，則意指已偵測到了一CRC錯誤，且本流程進入可選擇的步驟622。為了便於解說，記憶體控制中心110能夠偵測同位元錯誤或CRC錯誤。在可選擇的步驟622中，該記憶體模組決定該等記憶體模組中之哪一記憶體模組接收到具有一CRC錯誤之一寫入命令。在本發明的一實施例中，記憶體控制中心110藉由檢查該指示信號的時序以及該指示信號的傳播延遲，而偵測或決定該等記憶體模組中之哪一記憶體模組已接收到具有一CRC錯誤之一寫入命令。在本發明的另一實施例中，不執行步驟622，且記憶體控制中心110藉由將寫入命令備份到某一點，其假設最遠的DRAM裝置有CRC錯誤，而處理CRC錯誤，然後自該點開始重新傳送所有的寫入命令。可決定該警示信號的最壞狀況延遲作為使用用於寫入命令之記憶 體通通之前的部分訓練。
第7圖示出根據本發明的一實施例而用來實施本發明揭示的方法之一系統700。系統700其中包括(但不限於)桌上型電腦、膝上型電腦、簡易筆記本電腦、筆記本電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、伺服器、工作站、細胞式電話、行動運算裝置、網際網路設備、或任何其他類型的運算裝置。在另一實施例中，被用來實施本發明所揭示方法之系統700可以是一系統單晶片(System On a Chip；簡稱SOC)系統。
處理器710具有用來執行系統700的指令之一處理核心712。處理核心712包含(但不限於)用來提取指令之預先提取邏輯、用來將指令解碼之解碼邏輯、以及用來執行指令之執行邏輯等的邏輯。處理器710具有用來緩衝儲存系統700的指令及/或資料之一快取記憶體716。在本發明的另一實施例中，快取記憶體716包括(但不限於)第一階、第二階、第三階快取記憶體、或處理器710內之快取記憶體的任何其他結構。
記憶體控制中心(Memory Controller Hub；簡稱MCH)714執行使處理器710能夠存取其中包括一揮發性記憶體732及/或一非揮發性記憶體734的一記憶體730，並與該記憶體730通訊。揮發性記憶體732包括(但不限於)同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；簡稱SDRAM)、動態隨機存取記憶體(Dynamic Random Access Memory；簡稱 DRAM)、RAMBUS動態隨機存取記憶體(RAMBUS Dynamic Random Access Memory；簡稱RDRAM)、及/或任何其他類型的隨機存取記憶體裝置。非揮發性記憶體734包括(但不限於)"反及"(NAND)快閃記憶體、相變化記憶體(Phase Change Memory；簡稱PCM)、唯讀記憶體(Read Only Memory；簡稱ROM)、電氣可抹除可程式唯讀記憶體(Electrically Erasable Programmable Read Only Memory；簡稱EEPROM)、及/或任何其他所需類型的非揮發性記憶體。
記憶體730儲存將被處理器710執行之資訊及指令。記憶體730亦可儲存處理器710正在執行指令時之暫時性變數或其他中間資訊。晶片組720經由點對點(Point-to-Point；簡稱PtP)介面717及722而連接到處理器710。晶片組720使處理器710能夠連接到系統700中之其他模組。在本發明的一實施例中，介面717及722根據諸如Intel®快速路徑互連(QuickPath Interconnect；簡稱QPI)或類似通訊協定等的點對點通訊協定而操作。
晶片組720連接到其中包括(但不限於)液晶顯示器(Liquid Crystal Display；簡稱LCD)、陰極射線管(Cathode Ray Tube；簡稱CRT)顯示器、或任何其他形式的視覺顯示裝置之一顯示裝置740。在本發明的一實施例中，處理器710及晶片組720被合併到一SOC中。此外，晶片組720連接到用來互連各模組774、760、762、764、及766之一或多個匯流排750及755。如果有匯流 排速度或通訊協定的不匹配，則可經由一匯流排橋接器772將匯流排750及755互連在一起。晶片組720耦合到(但不限於)一非揮發性記憶體760、一或多個大量儲存裝置762、一鍵盤/滑鼠764、以及一網路介面766。
大量儲存裝置762包括(但不限於)固態硬碟、硬碟機、通用序列匯流排快閃記憶碟、或任何其他形式的電腦資料儲存媒體。使用其中包括(但不限於)以太網路介面、通用序列匯流排(Universal Serial Bus；簡稱USB)介面、周邊組件互連(Peripheral Component Interconnect Express；簡稱PCI Express)介面、無線介面、及/或任何其他適當類型的介面之任何類型的習知網路介面標準以實施網路介面766。該無線介面係根據(但不限於)IEEE 802.11標準及其相關系列標準、Home Plug AV(HPAV)、超寬頻(Ultra Wide Band；簡稱UWB)、藍芽(Bluetooth)、WiMax、或任何形式的無線通訊協定而操作。
雖然係以系統700內之獨立區塊之方式示出第7圖所示之該等模組，但是亦可將這些區塊中之某些區塊執行的功能整合在單一半導體電路內，或者可使用兩個或更多個獨立的積體電路實施該等功能。例如，雖然係以處理器710的一獨立區塊之方式示出快取記憶體716，但是可分別地將快取記憶體716包含在處理核心712內。在本發明的另一實施例中，系統700可包含一個以上的處理器/處理核心。
可以硬體、軟體、韌體、或以上各項的任何組合實施本發明揭示的方法。雖然已說明了本發明揭示的主題的實施例之一些例子，但是對此項技術具有一般知識者將可易於了解：可替代地使用實施本發明揭示的主題之許多其他方法。在前文之說明中，已說明了本發明揭示的主題之各種觀點。為了便於解說，述及了一些特定的數目、系統、及結構，以便提供對該主題的徹底了解。然而，熟悉相關技術者在得益於本揭示之後應可了解：可在沒有該等特定細節的情形下實施該主題。在其他的情形中，省略、簡化、合併、或分割了一些習知的特徵、組件、或電路，以便不會模糊了本發明揭示的主題。
本說明書中使用的術語"是可操作的"意指裝置、系統、或協定等的實體在該裝置或系統處於關閉電源狀態時能夠針對其所需功能而操作或適於操作。可以硬體、韌體、軟體、或以上各項的組合實施本發明揭示的主題之各實施例，且可參照或配合諸如指令等的程式碼、函式、程序、資料結構、邏輯、應用程式、用於設計的模擬、仿真、及製造之設計表示法或格式而說明該等實施例，其中當該等程式碼等的項目被機器存取時，將導致該機器執行工作、界定抽象資料類型或低階硬體環境、或產生結果。
可使用被儲存在諸如一般用途電腦或運算裝置等的一或多個運算裝置中之碼及資料實施各圖式中示出之技術，且在該一或多個運算裝置上執行該等技術。這些運算裝置使用諸如機器可讀取的儲存媒體(例如，磁碟、光碟、隨 機存取記憶體、唯讀記憶體、快閃記憶體裝置、相變化記憶體)以及機器可讀取的通訊媒體(例如，電信號、光信號、聲音信號、或諸如載波、紅外線信號、及數位信號等的信號之其他形式的傳播信號)等的機器可讀取的媒體儲存及傳送或接收(內部地或經由網路而與其他運算裝置)碼及資料。
雖然已參照一些實施例而說明了本發明揭示的主題，但是不應以一種限制之方式詮釋本說明。對該等實施例、以及與本發明揭示的主題有關且為熟悉此項技術者顯而易知之本發明主題的其他實施例之各種修改將被視為在本發明揭示的主題之範圍內。

Claims (21)

  1. 一種記憶體模組，包含：一暫存器；以及錯誤處理邏輯，可用以：接收一命令及與該命令相關聯的同位位元信號；偵測一已接收的命令是否有一同位元錯誤，其中由一晶片選擇信號使該已接收的命令具備資格；以及回應偵測到同位元錯誤而執行下列步驟：不理會該已接收的命令；將該已接收的命令之命令位元及位址位元儲存在一錯誤記錄；觸發(assert)一錯誤狀態位元；觸發一錯誤指示信號；等候直到一或多個待處理有效命令中之所有待處理有效命令都完成了執行，其中在該已接收的命令之前接收到該一或多個待處理有效命令；及在關閉開啟分頁之前等候直到一有效至預充電命令延遲結束。
  2. 如申請專利範圍第1項之記憶體模組，其中可偵測該已接收的命令是否有該同位元錯誤之該錯誤處理邏輯係用以：決定該已接收的命令之該等命令位元或該等位址位元是否有該同位元錯誤。
  3. 如申請專利範圍第1項之記憶體模組，其中該錯 誤處理邏輯回應偵測到該同位元錯誤而進一步用以：只回應一更新命令、一模式暫存器組(MRS)讀取命令或一MRS寫入命令中之一命令。
  4. 如申請專利範圍第1項之記憶體模組，其中該錯誤處理邏輯回應偵測到該同位元錯誤而進一步用以：決定該錯誤狀態位元被停止觸發(de-assert)；及停止觸發該錯誤指示信號。
  5. 如申請專利範圍第1項之記憶體模組，其中該錯誤處理邏輯可進一步用以：偵測一寫入操作是否有一循環冗餘檢查(CRC)錯誤；以及回應偵測到該CRC錯誤，而在該錯誤指示信號上傳送一脈波。
  6. 如申請專利範圍第1項之記憶體模組，其中該記憶體模組包括雙倍資料速率四同步動態隨機存取記憶體(DDR4 SDRAM)。
  7. 如申請專利範圍第1項之記憶體模組，其中該錯誤處理邏輯回應偵測到該同位元錯誤而可進一步用以：在偵測到該同位元錯誤之後不執行在第一窗中接收到的一或多個後續的命令。
  8. 如申請專利範圍第1項之記憶體模組，其中可觸發該錯誤狀態位元之該錯誤處理邏輯係用以：觸發該暫存器之一錯誤狀態位元。
  9. 一種用於記憶體裝置中之錯誤管理的方法，包含 下列步驟：從一記憶體控制器接收一命令及與該命令相關聯的同位位元信號；偵測一已接收的命令是否有一同位元錯誤，其中由一晶片選擇信號使該已接收的命令具備資格；回應偵測到該已接收的命令之同位元錯誤而執行下列步驟：不理會該已接收的命令；儲存該已接收的命令之命令位元及位址位元於錯誤記錄中；不理會在第一間隔中接收到的一或多個後續的命令；觸發一錯誤狀態位元；觸發一錯誤指示信號；等候直到一或多個待處理有效命令中之所有待處理有效命令都完成了執行，其中在該已接收的命令之前接收到該一或多個待處理有效命令；以及在關閉開啟分頁之前等候直到一有效至預充電命令延遲結束。
  10. 如申請專利範圍第9項之方法，其中偵測該已接收的命令是否有該同位元錯誤之該步驟包含下列步驟：決定該已接收的命令之該等命令位元或該等位址位元是否有該同位元錯誤。
  11. 如申請專利範圍第9項之方法，其中回應偵測到 該同位元錯誤，該方法進一步包含下列步驟：決定該錯誤狀態位元被停止觸發；及停止觸發該錯誤指示信號。
  12. 如申請專利範圍第9項之方法，其中該方法進一步包含下列步驟：偵測一寫入操作是否有一循環冗餘檢查(CRC)錯誤；以及回應偵測到該CRC錯誤，而在該錯誤指示信號上傳送一脈波。
  13. 如申請專利範圍第9項之方法，其中回應偵測到該同位元錯誤，該方法進一步包含下列步驟：在偵測到該同位元錯誤之後不執行在第一窗中接收到的一或多個後續的命令。
  14. 一種用於記憶體裝置中之錯誤管理的系統，包含：記憶體控制器，用以耦接至一或多個記憶體模組，該記憶體控制器可傳送命令至該一或多個記憶體模組；以及用以耦接至該記憶體控制器之一記憶體模組包括：一暫存器；以及錯誤處理邏輯，可用以：當耦接時從該記憶體控制器接收一命令及與該命令相關聯的同位位元信號；偵測一已接收的命令是否有一同位元錯誤，其中由一晶片選擇信號使該已接收的命令具備資格；以及 回應偵測到同位元錯誤而執行下列步驟：不理會該已接收的命令；將該已接收的命令之命令位元及位址位元儲存在一錯誤記錄；觸發一錯誤狀態位元；觸發一錯誤指示信號；等候直到一或多個待處理有效命令中之所有待處理有效命令都完成了執行，該一或多個待處理有效命令在該已接收的命令之前被接收；及在關閉開啟分頁之前等候直到一有效至預充電命令延遲結束。
  15. 如申請專利範圍第14項之系統，其中可偵測該已接收的命令是否有該同位元錯誤之該錯誤處理邏輯係用以：決定該已接收的命令之該等命令位元或該等位址位元是否有該同位元錯誤。
  16. 如申請專利範圍第14項之系統，其中該錯誤處理邏輯回應偵測到該同位元錯誤而進一步用以：只回應一更新命令、一模式暫存器組(MRS)讀取命令或一MRS寫入命令中之一命令。
  17. 如申請專利範圍第14項之系統，其中該錯誤處理邏輯回應偵測到該同位元錯誤而進一步用以：決定該錯誤狀態位元被停止觸發；及停止觸發該錯誤指示信號。
  18. 如申請專利範圍第14項之系統，其中該錯誤處理邏輯可進一步用以：偵測一寫入操作是否有一循環冗餘檢查(CRC)錯誤；以及回應偵測到該CRC錯誤，而在該錯誤指示信號上傳送一脈波。
  19. 如申請專利範圍第14項之系統，其中該記憶體模組包括雙倍資料速率四同步動態隨機存取記憶體(DDR4 SDRAM)。
  20. 如申請專利範圍第14項之系統，其中該錯誤處理邏輯回應偵測到該同位元錯誤而可進一步用以：在偵測到該同位元錯誤之後不執行在第一窗中接收到的一或多個後續的命令。
  21. 如申請專利範圍第14項之系統，其中可觸發該錯誤狀態位元之該錯誤處理邏輯係用以：觸發該暫存器之一錯誤狀態位元。
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