TWI566068B - 控制器 - Google Patents

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TWI566068B
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村上弘志
山口幸彥
牧瀬拓也
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瑞薩電子股份有限公司
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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Description

控制器
本發明係關於一種控制器，尤其關於用以控制CPU(Central Processing Unit：中央處理單元)等之半導體裝置之電源之控制器。
已知有可減少電源電壓切換動作時產生之過衝/下衝，且使電壓切換速度高速化之電源裝置。
例如，專利文獻1(日本特開2007-288974號公報)之電源裝置係在提高輸出電壓之過渡狀態時，替代串聯穩壓器300用之暫存器即LDO用暫存器201之DAC值LD01，而將開關穩壓器400用之暫存器即DCDC用暫存器之DAC值DD1供給於LDO用DAC302，串聯穩壓器300之LDO用DAC302參照DCDC用暫存器202之DAC值DD1而進行DAC動作。
[先行技術文獻] [專利文獻]
[專利文獻1]
日本特開2007-288974號公報
專利文獻1之裝置係以兼顧電壓變更時之應答性與效率為目的，為防止電壓切換時之過衝及下衝，於切換時使應答速度較快之LDO、與電力效率較高之DCDC雙方動作，而探究兩者之設定電壓，藉此進行電流驅動比例之最佳 化。
然而，在專利文獻1之裝置中，需要LDO與DCDC此兩種調節器。
因此，本發明之目的係提供一種即使不使用兩種調節器，仍可避免在電壓之切換時產生過衝及下衝之控制器。
本發明之一實施形態之控制器係控制向第1半導體裝置供給電源電壓之複數個電壓調節器之控制器，且包含：介面，其係自外部接收使上述複數個電壓調節器中所要致動之台數之變更指令；及控制部，其係變更使自當前之台數向所指示之變更後之台數階段性地致動之電壓調節器之台數。
根據本發明之一實施形態，即使不使用兩種調節器，仍可避免在電壓切換時產生過衝及下衝。
以下，針對本發明之實施形態，參照圖式進行說明。[第1實施形態]圖1係顯示第1實施形態之半導體系統之構成之圖。
參照圖1，該半導體系統包含控制器1、調節器群30、及CPU25。
調節器群30藉由控制器1、及CPU25之控制，向CPU25供給電壓Vo。調節器群30包含電壓調節器30-1~30-n。
此處，控制器1係以一個晶片(一個半導體晶片)構成。 控制器1包含PIN控制部6、快閃記憶體7、參數暫存器8、性能暫存器9、MCU5、PMBUS(Power Management Bus：電源管理匯流排)介面10、SVID(Serial VID：串列VID)命令判定電路12、硬邏輯電源控制電路13、類比電源控制電路11、及電源異常監視電路2。
在控制器1之構成要件中，以MCU5、硬邏輯電源控制電路13、類比電源控制電路11、及電源異常監視電路2構成控制部161。
SVID命令判定電路12包含SVID介面14、動作模式暫存器16、電壓指示值暫存器18、電源狀態指示值暫存器19。
此處，CPU25係以一晶片構成，且接收自電壓調節器30-1~30-n輸出之電源電壓，而進行各種處理。又，CPU25通過SVID介面14，向控制器1傳送命令。例如，CPU25根據所需之電力量，通過SVID介面14將指示所要致動之電壓調節器之變更之控制信號傳送至控制器1。
PIN控制部6根據由外部之電位固定部26所固定之端子之電位，向MCU5輸出表示外部端子之設定為何之設定資訊。
快閃記憶體7係存儲供MCU5用以進行處理之程式。藉由使用程式，即使存在電源規格之變更，仍可省去再次開發裝置之工夫。又，快閃記憶體7係記憶設定最大容許電壓值、最大容許溫度、及最大容許電流等之初始值之複數個參數之表格。
參數暫存器8通過SVID介面14，記憶數位步驟控制下之 每個步驟之電壓值之變化量(刻度電壓)、及在放電模式下欲降低之最終電壓即指示電壓與將放電模式在達到指示電壓之前結束放電模式時之目標電壓Vs之差即△V之值等。
性能暫存器9接收、記憶快閃記憶體7所記錄之最大容許電壓值、最大容許溫度、及最大容許電流等之資料。
此處，最大容許電壓值係可施加於CPU之最大電源電壓。最大容許溫度係自電壓調節器等所測定之溫度，且為動作上容許之最高溫度。最大容許電流係電壓調節器可流動之最大電流。在超過該等之值之情形下，控制器以降低值之方式將指示信號輸出至電壓調節器等。
MCU5係基於程式進行運算處理。PMBUS介面10通過PMBUS，自外部之系統控制部27接收信號，且向外部之系統控制部27輸出信號。
SVID介面14通過串列通訊線，接收來自CPU25之信號，且向CPU25輸出信號。
動作模式暫存器16係記憶當前之動作模式。例如，作為動作模式，有通常模式、放電模式等。
電壓指示值暫存器18係記憶電壓控制時之指示電壓之值。電源狀態指示值暫存器19係記憶電源狀態控制時之電源狀態模式之指定值。
序列表暫存器15係記憶階段排程表。階段排程表以變更前之位相數、與變更後之位相數之每個組合，決定複數個步驟之各個位相數、執行時間。此處，所謂位相數係所要致動之電壓調節器之數。
硬邏輯電源控制電路13包含DAC數位步驟控制部20、相位時脈產生部21。
DAC數位步驟控制部20，以複數次步驟中達到所指示之電壓之方式，而決定各步驟中之電壓變化值，並將所決定之電壓變化值作為數位電壓DV輸出。
相位時脈產生部21係將針對所要致動之電壓調節器之控制信號SMOD啟用。相位時脈產生部21決定對所要致動之電壓調節器之相位時脈之相位，且輸出所決定之相位之相位時脈。相位時脈產生部21按照內部計時器，以PWM(Pulse Width Modulation：脈衝寬度調變)週期之時序產生相位時脈。電壓調節器之相位時脈之週期雖全部相同(PWM週期)，但電壓調節器之相位時脈之相位全部不同。相位時脈產生部21係將對停止之電壓調節器之控制信號SMOD停用。
相位時脈產生部21在已自CPU25接收指示所要致動之電壓調節器之台數(位相數)之變更之控制命令時，按照序列表暫存器內之階段排程表，自當前之位相數階段性地向自CPU25所指示之變更後之位相數變更位相數。相位時脈產生部21按照階段排程表所決定之各步驟之執行時間，而切換步驟。
類比電源控制電路11包含DAC(Digital Analog Converter：數位類比轉換器)22、差動放大器24、誤差放大器23、及ADC(Analog Digital Converter：類比數位轉換器)17。
DAC22係將自DAC數位步驟控制部20所輸出之數位電壓 DV轉換為類比電壓V1。
差動放大器24係放大CPU25之高電位側之電壓VSEN1與低電位側之電壓VSEN2之差而輸出電壓V2。
誤差放大器23係放大自DAC22輸出之電壓V1、與自差動放大器24輸出之電壓V2之差，而將所放大之電壓作為表示所指定之電壓與當前之CPU25之電壓之差之電壓向電壓調節器輸出。
ADC17將電壓調節器30-1~30-n之輸出電壓等進行AD轉換。電源異常監視電路2包含電壓比較器4、及電源異常監視部3。
電壓比較器4接收由電壓調節器所產生之電壓，與特定之標準電壓以類比處理進行比較。
電源異常監視部3按照電壓比較器4之輸出，而監視CPU25之電源電壓是否異常。
電壓調節器30-1~30-n係向CPU25供給電源電壓。此處，各電壓調節器30-1~30-n分別收納於一個封裝中。再者，此處，封裝內係以高側MOS電晶體196、低側MOS電晶體197、及其他部分(PWM部151與MOS控制部198)之三個晶片而構成。
電壓調節器30-1~30-n包含PWM部151、及DC-DC轉換器33。電壓調節器30-1~30-n，若控制信號SMOD啟用則動作，若控制信號SMOD停用則停止動作。
PWM部151包含PWM比較器31、及鎖定電路32。PWM比較器31係以誤差放大器23之輸出即誤差信號為基礎而輸出 PWM信號。
對鎖定電路32之設置端子S，輸入PWM比較器31之輸出。對鎖定電路32之重置端子R，輸入相位時脈產生部21之輸出即時脈。
DC-DC轉換器33與鎖定電路32之輸出連接，而向CPU25供給電源電壓。此處，根據自鎖定電路32輸出之PWM信號而控制DC-DC轉換器33。
圖1所示之高側MOS電晶體196接通，低側MOS電晶體197斷開，藉此CPU25之高電位側之CPU電壓線之電壓VSEN1上升。另一方面，高側MOS電晶體196斷開，低側MOS電晶體197接通，藉此CPU電壓線之電壓VSEN1下降。
在通常模式下，以使CPU電壓線之電壓VSEN1成為一定之電壓之方式，控制高側MOS電晶體196與低側MOS電晶體197之接通/斷開。即，在電壓較低之情形時使高側MOS電晶體196接通(此時斷開低側MOS電晶體197)而使電壓上升，或在電壓較高之情形時使低側MOS電晶體197接通(此時斷開高側MOS電晶體196)而使電壓下降。
(電源控制動作)圖2係顯示第1實施形態之電壓控制動作之處理程序之流程圖。
參照圖2，CPU25將已指定電壓值Vt之電壓控制命令向串列通訊線輸出(步驟S801)。
SVID介面14解釋自串列通訊線所接收之命令，且對DAC數位步驟控制部20指示電壓控制(步驟S802)。
DAC數位步驟控制部20係將所指示之通常指示電壓Vt作為目標值，而輸出用以達到該目標值之數位電壓DV(步驟S803)。
DAC22將數位電壓DV轉換為類比電壓V1(步驟S804)。
差動放大器24放大CPU25之高電位側之電壓VSEN1與低電位側之電壓VSEN2之差而輸出電壓V2(步驟S805)。
誤差放大器23放大自DAC22輸出之電壓V1、與自差動放大器24輸出之電壓V2之差，而將所放大之電壓(Eout)作為表示所指定之電壓與當前之CPU25之電壓之差之電壓向電壓調節器輸出。電壓調節器基於自誤差放大器23輸出之電壓(Eout)，而修正輸出之電壓。例如，在高電位側之電壓VSEN1低於指示電壓Vt之情形時，藉由接通高側MOS電晶體196，使高電位側之電壓VSEN1上升。又，在高電位側之電壓VSEN1高於指示電壓Vt之情形時，藉由接通低側MOS電晶體197，使高電位側之電壓VSEN1下降(步驟S806)。
其後，回到步驟S803，反復處理。藉此，以使高電位側之電壓VSEN1成為指示電壓Vt之方式進行控制。
(位相數之控制動作)圖3係顯示第1實施形態之位相數之控制程序之圖。
首先，CPU25向串列通訊線輸出指示複數個電壓調節器中所要致動之台數(位相數)之變更之控制命令(步驟S901)。
SVID介面14解釋自串列通訊線所接收之控制命令，對 相位時脈產生部21指示位相數控制(步驟S902)。
相位時脈產生部21自序列表暫存器獲得所指示之位相數及與當前之位相數對應之階段排程表(步驟S903)。
相位時脈產生部21按照階段排程表而使位相數變化。相位時脈產生部21按照各階段之位相數，而決定電壓調節器30-1~30-n中所要致動之電壓調節器、及所要停止之電壓調節器。在使位相數變化之情形時，儘可能以使相位時脈均等之方式而決定。例如，自八個電壓調節器輸出有八個相位時脈時，在位相數變更至四個之情形時，變更之結果，以使輸出之四個相位時脈之間隔均等之方式，而決定所要致動之電壓調節器及停止之電壓調節器。相位時脈產生部21針對所要致動之電壓調節器，使控制信號SMOD啟用，而向所要致動之電壓調節器輸出所決定之相位之時脈。電壓調節器接收經啟用之控制信號SMOD後，基於自相位時脈產生部21傳送之時脈而輸出電壓。相位時脈產生部21針對所要停止之電壓調節器，將控制信號SMOD停用。電壓調節器接收經停用之控制信號SMOD後，停止電壓之輸出(步驟S904)。
圖4係顯示第1實施形態之階段排程表之例之圖。根據圖4之一例，當前之位相數K為8，且變更後之位相數M為1之情形時，以使位相以四階段變化之方式而決定。在步驟1中，以於執行時間△T(1)內位相數以+i(1)增加之方式而決定。在步驟2中，以於執行時間△T(2)內位相數以+i(2)增加之方式而決定。在步驟3中，以於執行時間△T(3)內位相數 以+i(3)增加之方式而決定。在步驟4中，以於執行時間△T(4)內位相數以+1(4)增加之方式而決定。
根據圖4之另一例，當前之位相數K為16，且變更後之位相數M為2之情形時，以使位相以六階段變化之方式而決定。在步驟1中，以於執行時間△T(1)內位相數以+i(1)增加之方式而決定。在步驟2中，以於執行時間△T(2)內位相數以+i(2)增加之方式而決定。在步驟3中，以於執行時間△T(3)內位相數以+i(3)增加之方式而決定。在步驟4中，以於執行時間△T(4)內位相數以+i(4)增加之方式而決定。在步驟5中，以於執行時間△T(5)內位相數以+i(5)增加之方式而決定。在步驟6中，以於執行時間△T(6)內位相數以+i(6)增加之方式而決定。
圖5係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之位相數之變化之圖。此處，設i(1)=0、i(2)=-4、i(3)=-2、i(4)=-1而進行說明。
首先，在步驟1中，位相數為K+i(1)(即8)。在步驟2中，位相數為K+i(1)+i(2)(即4)。在步驟3中，位相數為K+i(1)+i(2)+i(3)(即2)。在步驟4中，位相數為K+i(1)+i(2)+i(3)+i(4)(即1)。
圖6係顯示第1實施形態之調節器群30之輸出電壓(Vo)之變化之例之圖。
如圖6所示，如先前般，使位相數自8急劇地變化為1之情形時，輸出電壓(Vo)會急劇變化，從而產生下衝。
如本實施形態般，在將位相數以8→4→2→1階段性地變 化之情形時，輸出電壓(Vo)緩和地變化，從而不會產生下衝。
如上所示，根據本實施形態，藉由使位相數逐漸變化，可防止產生下衝。
又，根據本實施形態，在抽取位相數之情形時，由於係以使自調節器群30輸出之複數個相位時脈之間隔均等之方式，決定所要致動之電壓調節器與停止之電壓調節器，故可使電壓穩定化。
又，藉由使暫存器預先具有階段排程之設定，可優先電壓穩定，或優先短期間切換，根據狀況變更設定。例如，欲直接進行負荷狀態之變更之情形時，由於有必要快速地進行位相數之切換，故亦可將位相數自8直接變更至1。
又，根據本實施形態，即使存在配電盤設計結束後所發現之電壓變動之情形時，仍無需再調整IC外部之濾波電路而可僅以韌體之變更應對。
另，在PWM週期之中途，抽取位相數之情形時，電壓調節器之切換平衡混亂，而電壓難以穩定之類情形時，亦可使各步驟之執行時間(即，步驟之切換時點與PWM週期之時點同步。又，可行的是，在複數個步驟中，使一部分步驟之切換時點與PWM週期同步，其他步驟之切換時點使用階段排程表所設定者。
[第2實施形態]圖7係顯示第2實施形態之半導體系統之構成之圖。
參照圖7，該半導體系統與圖1之第1實施形態之半導體 系統不同之點為與以下之控制器1A相關之點。
SVID命令判定電路12A之序列表暫存器115係記憶階段排程表。階段排程表係以變更前之位相數、與變更後之位相數之每個組合，決定複數個步驟之各個偏移電壓、執行時間。此處，所謂偏移電壓係為自來自CPU25之指示電壓設定目標電壓而使用。
硬邏輯電源控制電路13A之相位時脈產生部121，自CPU25接收指示所要致動之電壓調節器之台數(位相數)之變更之控制命令之情形時，自當前之位相數向自CPU25所指示之變更後之位相數變更。
硬邏輯電源控制電路13A之DAC數位步驟控制部120，在不自CPU25接收指示所要致動之電壓調節器之台數(位相數)之變更之控制命令時，如第1實施形態所說明般，以將指示電壓作為目標電壓，且賦與CPU25之電壓成為目標電壓之方式進行控制。
DAC數位步驟控制部120，在自CPU25接收指示所要致動之電壓調節器之台數(位相數)之變更之控制命令時，在自當前之台數向所指示之變更後台數之過渡時及過渡之前後，按照序列表暫存器115內之階段排程表中決定之排程，對指示電壓階段性地施加偏移電壓，藉此階段性地變更目標電壓，且以使在各階段賦與CPU25之電壓成為目標電壓之方式進行控制。DAC數位步驟控制部120按照階段排程表中決定之各步驟之執行時間，而切換步驟。
(電源控制動作)圖8係顯示第2實施形態之位相數之變 更時之目標電壓之控制程序之圖。
首先，CPU25向串列通訊線輸出指定有位相數之控制命令(步驟S301)。
SVID介面14解釋自串列通訊線所接收之控制命令，對DAC數位步驟控制部120指示位相數控制(步驟S302)。
DAC數位步驟控制部120自序列表暫存器獲得所指示之位相數及與當前之位相數對應之階段性變更排程(步驟S303)。
DAC數位步驟控制部120按照階段性變更排程，藉由施加偏移電壓而使目標值變化(步驟S304)，而輸出數位電壓DV(步驟S305)。
DAC22將數位電壓DV轉換為類比電壓V1(步驟S306)。差動放大器24放大CPU25之高電位側之電壓VSEN1與低電位側之電壓VSEN2之差而輸出電壓V2(步驟S307)。
誤差放大器23放大自DAC22輸出之電壓V1、與自差動放大器24輸出之電壓V2之差，且將所放大電壓(Eout)作為表示所指定之電壓與當前之CPU25之電壓之差之電壓並向電壓調節器輸出。電壓調節器基於自誤差放大器23輸出之電壓(Eout)，而修正輸出之電壓。例如，高電位側之電壓VSEN1低於指示電壓Vt之情形時，藉由接通高側MOS電晶體196，使高電位側之電壓VSEN1上升。又，高電位側之電壓VSEN1高於指示電壓Vt之情形時，藉由接通低側MOS電晶體197，使高電位側之電壓VSEN1下降(步驟S308)。
其後，回到步驟S304，反復處理。圖9係顯示第2實施形 態之階段排程表之例之圖。
根據圖9之一例，當前之位相數K為8，且變更後之位相數M為1之情形時，以使位相以6階段變化之方式而決定。在執行時間△T(1)之步驟1中，位相數維持為K，目標值係以較指示電壓Vt增加+dv(1)之方式而決定。在執行時間△T(2)之步驟2中，位相數維持為K，目標值係以進而增加+dv(2)之方式而決定。在執行時間△T(3)之步驟3中，位相數變化為M，目標值係以進而增加+dv(3)之方式而決定。在執行時間△T(4)之步驟4中，位相數維持為M，目標值係以進而增加+dv(4)之方式而決定。在執行時間△T(5)之步驟5中，位相數維持為M，目標值係以進而增加+dv(5)之方式而決定。在執行時間△T(6)之步驟6中，位相數維持為M，目標值係以進而增加+dv(6)之方式而決定。
圖10係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之位相數之變化及目標電壓之圖。此處，設dv(1)=+20 mv、dv(2)=+5 mv、dv(3)=0 mv、dv(4)=-5 mv、dv(5)=-20 mv、dv(6)=0 mv而進行說明。
首先，在步驟1中，位相數維持為K，目標值成為Vt+dv(1)。在步驟2中，位相數維持為K，目標值成為Vt+dv(1)+dv(2)。在步驟3中，位相數變化為M，目標值成為Vt+dv(1)+dv(2)+dv(3)。在步驟4中，位相數維持為M，目標值成為Vt+dv(1)+dv(2)+dv(3)+dv(4)。在步驟5中，位相數變化為M，目標值成為Vt+dv(1)+dv(2)+dv(3)+dv(4)+dv(5)。在步驟6中，位相數維持M，目標值成為Vt+dv(1)+ dv(2)+dv(3)+dv(4)+dv(5)+dv(6)。
圖11係顯示第2實施形態之調節器群30之輸出電壓(Vo)之變化之例之圖。
如圖11所示，如先前般，在使位相數變化時，在不對指示電壓施加偏移電壓之情形時，輸出電壓(Vo)會急劇地變化，從而產生下衝。
如本實施形態般，在使位相數變化時，在階段性地對指示電壓施加偏移電壓之情形時，輸出電壓(Vo)緩慢地變化，從而不會產生下衝。
如以上般，根據本實施形態，在位相切換之前，使目標電壓偏移(上升)，位相切換結束之後，解除(下降)目標電壓之偏移，藉此可抵消下衝。
又，在PWM週期之中途，切換步驟之情形時，電壓調節器之切換平衡混亂，而電壓難以穩定之時，亦可使各步驟之執行時間(即，步驟之切換時點)與PWM週期之時點同步。又，可行的是，在複數個步驟中，將一部分步驟(位相數切換之步驟及/或偏移電壓切換之步驟)之切換時點與PWM週期同步，其他步驟之切換時點使用階段排程表所設定者。
又，根據本實施形態，即使存在配電盤設計結束後所發現之電壓變動之情形時，仍無需再調整IC外部之濾波電路而可僅以韌體之變更應對。
[第2實施形態之變形例]在本變形例中，基於每個PWM週期中產生之PWM週期中斷(以相位時脈產生部內之計時 器產生)之時點，而切換位相數。
圖12係用以說明第2實施形態之變形例之控制內容之圖。如第2實施形態所說明般，在將位相數自3變更至1之時，以步驟1~步驟6階段性地變更偏移電壓。
首先，在步驟1中，位相數維持為1，且對指示電壓Vt施加有20 mv之偏移電壓之電壓成為目標電壓。
在步驟2中，位相數維持為1，且施加有增加5 mv之偏移電壓之電壓成為目標電壓。
在步驟3中，位相數變化成3，且不增加偏移電壓。在步驟4中，位相數維持為3，且施加有減少5 mv之偏移電壓之電壓成為目標電壓。
在步驟5中，位相數維持為3，且施加有減少20 mv之偏移電壓之電壓成為目標電壓。
在步驟6中，位相數維持為3，不增加偏移電壓。在接收到位相數之變更指令時，內部狀態自PS0向PS1變化，且在自變化至PS1之時點經過階段排程表所決定之時間「8h05」之時點，步驟1開始。
在自步驟1之開始經過階段排程表所設定之時間「8h30」之時點，步驟1結束，步驟2開始。
在發生PWM週期中斷之時，步驟2結束，步驟3開始。在自步驟3之開始經過階段排程表所設定之時間「8h40」之時點，步驟3結束，步驟4開始。
在自步驟4之開始經過階段排程表所設定之時間「8h10」之時點，步驟4結束，步驟5開始。
在自步驟5之開始經過階段排程表所設定之時間「8h16」之時點，步驟5結束，步驟6開始。
[第3實施形態]圖13係顯示第3實施形態之半導體系統之構成之圖。
參照圖13，該半導體系統與圖1之第1實施形態之半導體系統不同之點為與以下之控制器1B相關之點。
SVID命令判定電路12B之序列表暫存器215係記憶階段排程表。階段排程表係以變更前之位相數、與變更後之位相數之每個組合，決定複數個步驟之各個放大率、執行時間。此處，所謂放大率係放大自差動放大器24輸出之電壓V2之可變放大器224之放大率。
硬邏輯電源控制電路13B之相位時脈產生部121，在自CPU25接收到指示所要致動之電壓調節器之台數(位相數)之變更之控制命令之情形時，自當前之位相數向自CPU25所指示之變更後之位相數變更。
硬邏輯電源控制電路13B之DAC數位步驟控制部220，在不自CPU25接收指示所要致動之電壓調節器之台數(位相數)之變更之控制命令之情形時，通過DAC222，使可變放大器224之放大率設定為「1」(即，不放大)。藉此，將對應於賦與CPU25之電壓與指示電壓之差之電壓賦與電壓調節器。
DAC數位步驟控制部220，在自CPU25接收到指示所要致動之電壓調節器之台數(位相數)之變更之控制命令之時，在自當前之台數向所指示之變更後台數之過渡時及過 渡之前後，按照序列表暫存器115內之階段排程表所決定之排程，階段性地變更可變放大器224之放大率。藉此，在各階段，對電壓調節器賦與對應於以各階段之放大率放大賦與CPU25之電壓之電壓與指示電壓之差之電壓。
DAC數位步驟控制部220按照階段排程表所決定之各步驟之執行時間，而切換步驟。
DAC22將自DAC數位步驟控制部20所輸出之數位電壓DV轉換為類比電壓V1。差動放大器24放大CPU25之高電位側之電壓VSEN1與低電位側之電壓VSEN2之差而輸出電壓V2。可變放大器224將自差動放大器24輸出之電壓V2以DAC222中設定之放大率放大，而輸出電壓V3。
誤差放大器23放大自DAC22輸出之電壓V1、與自可變放大器224輸出之電壓V3之差，且將所放大之電壓作為表示所指定之電壓與當前之CPU25之電壓之差之電壓而向電壓調節器輸出。
(電源控制動作)圖14係顯示第3實施形態之位相數之變更時之放大率之變更程序之圖。
首先，CPU25將指定位相數之控制命令向串列通訊線輸出(步驟S101)。
SVID介面14解釋自串列通訊線所接收之控制命令，而對相位時脈產生部21指示位相數控制(步驟S102)。
DAC數位步驟控制部220自序列表暫存器獲得與所指示之位相數及當前之位相數對應之階段性變更排程表(步驟S103)。
DAC數位步驟控制部220按照階段性變更排程，經由DAC22，而使可變放大器224之放大率變化(步驟S104)。
DAC數位步驟控制部20將所指示之通常指示電壓Vt作為目標值，而輸出用以達到該目標值之數位電壓DV(步驟S105)。
DAC22將數位電壓DV轉換為類比電壓V1(步驟S106)。差動放大器24放大CPU25之高電位側之電壓VSEN1與低電位側之電壓VSEN2之差而輸出電壓V2(步驟S107)。
可變放大器224以所設定之放大率放大差動放大器24之輸出而輸出電壓V3(步驟S108)。
誤差放大器23放大自DAC22輸出之電壓V1、與自可變放大器224輸出之電壓V3之差，且將所放大之電壓(Eout)作為表示所指定之電壓與當前之CPU25之電壓之差之電壓而向電壓調節器輸出。電壓調節器基於自誤差放大器23輸出之電壓(Eout)，而修正輸出之電壓。例如，在高電位側之電壓VSEN1低於指示電壓Vt之情形時，藉由接通高側MOS電晶體196，使高電位側之電壓VSEN1上升。又，在高電位側之電壓VSEN1高於指示電壓Vt之情形時，藉由接通低側MOS電晶體197，使高電位側之電壓VSEN1下降(步驟S109)。
其後，回到步驟S104，反復處理。圖15係顯示第3實施形態之階段排程表之例之圖。
根據圖15之一例，當前之位相數K為8，且變更後之位相數M為1之情形時，係以使位相以5階段變化之方式而決 定。在執行時間△T(1)之步驟1中，係以位相數維持為K，且放大率為F(1)之方式而決定。在執行時間△T(2)之步驟2中，以位相數維持為K，且放大率為F(2)之方式而決定。在執行時間△T(3)之步驟3中，以位相數變化為M，且放大率為F(3)之方式而決定。在執行時間△T(4)之步驟4中，以位相數維持為M，且放大率為F(4)之方式而決定。在執行時間△T(4)之步驟5中，以位相數維持為M，且放大率為F(5)之方式而決定。
圖16係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之放大率之變化之圖。此處，設F(1)=8、F(2)=4、F(3)=4、F(4)=2、F(5)=1而進行說明。
首先，在步驟1中，位相數維持為K，放大率為F(1)(=8)。在步驟2中，位相數維持為K，放大率為F(2)(=4)。
在步驟3中，位相數變化為M，放大率為F(3)(=4)。在步驟4中，位相數維持為M，放大率為F(4)(=2)。
在步驟5中，位相數維持為M，放大率為F(5)(=1)。圖17係顯示第3實施形態之調節器群30之輸出電壓(Vo)之變化之例之圖。
如圖17所示，如先前般，在使位相數變化時，在不變更放大率之情形時，輸出電壓(Vo)會急劇地變化，從而產生下衝。
如本實施形態般，在使位相數變化時，在階段性地變更放大率之情形時，輸出電壓(Vo)緩慢地變化，從而不會產生下衝。
如以上般，根據本實施形態，自位相切換前，階段性地切換可變放大器之放大率，藉此可抵消下衝。
又，在PWM週期之中途，已切換步驟之情形時，電壓調節器之切換平衡混亂，而電壓難以穩定之時，亦可使各步驟之執行時間(即，步驟之切換時點)與PWM週期之時點同步。又，可行的是，在複數個步驟中，使一部分步驟(位相數切換之步驟及/或放大率切換之步驟)之切換時點與PWM週期同步，其他步驟之切換時點使用階段排程表所設定者。
又，根據本實施形態，即使存在配電盤設計結束後所發現之電壓變動之情形時，仍無需再調整IC外部之濾波電路而可僅以韌體之變更應對。
(變形例)本發明並非限定於上述實施形態，例如亦包含如以下之變形例。
(1)亦可組合第1~第3實施形態之功能。該情形時，序列表暫存器將記憶第1~第3實施形態所說明之階段排程表。
應認為，本次所揭示之實施形態係在全部之點上例示而並非限制者。本發明之範圍並非由上述說明顯示，而是由專利申請範圍顯示，且意圖包含與專利申請範圍均等之意義及範圍內之全部變更。
1‧‧‧控制器
1A‧‧‧控制器
1B‧‧‧控制器
2‧‧‧電源異常監視電路
3‧‧‧電源異常監視部
4‧‧‧電壓比較器
5‧‧‧MCU
6‧‧‧PIN控制部
7‧‧‧快閃記憶體
8‧‧‧參數暫存器
9‧‧‧性能暫存器
10‧‧‧PMBUS介面
11‧‧‧類比電源控制電路
12‧‧‧SVID命令判定電路
12A‧‧‧SVID命令判定電路
12B‧‧‧SVID命令判定電路
13‧‧‧硬邏輯電源控制電路
13A‧‧‧硬邏輯電源控制電路
13B‧‧‧硬邏輯電源控制電路
14‧‧‧SVID介面
15‧‧‧序列表暫存器
16‧‧‧動作模式暫存器
17‧‧‧電壓指示值暫存器
18‧‧‧電壓指示值暫存器
19‧‧‧電源狀態指示值暫存器
20‧‧‧DAC數位步驟控制部
21‧‧‧相位時脈產生部
22‧‧‧DAC
23‧‧‧誤差放大器
24‧‧‧差動放大器
25‧‧‧CPU
26‧‧‧電位固定部
27‧‧‧系統控制部
30-1~30-n‧‧‧電壓調節器
31‧‧‧PWM比較器
32‧‧‧鎖定電路
33‧‧‧DC-DC轉換器
115‧‧‧序列表暫存器
120‧‧‧DAC數位步驟控制部
121‧‧‧相位時脈產生部
151‧‧‧PWM部
161‧‧‧控制部
161A‧‧‧控制部
161B‧‧‧控制部
196‧‧‧高側MOS電晶體
197‧‧‧低側MOS電晶體
198‧‧‧MOS控制部
215‧‧‧序列表暫存器
220‧‧‧DAC數位步驟控制部
Eout‧‧‧電壓
PMBUS‧‧‧電源管理匯流排
PWM‧‧‧脈衝寬度調變
SMOD‧‧‧控制信號
V1‧‧‧類比電壓
V2‧‧‧電壓
Vo‧‧‧輸出電壓
VSEN1‧‧‧高電位側電壓
VSEN2‧‧‧低電位側電壓
圖1係顯示第1實施形態之半導體系統之構成之圖。
圖2係顯示第1實施形態之電壓控制動作之處理程序之流 程圖。
圖3係顯示第1實施形態之位相數之控制程序之圖。
圖4係顯示第1實施形態之階段排程表之例之圖。
圖5係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之位相數之變化之圖。
圖6係顯示第1實施形態之調節器群30之輸出電壓(Vo)之變化之例之圖。
圖7係顯示第2實施形態之半導體系統之構成之圖。
圖8係顯示第2實施形態之位相數變更時之目標電壓之控制程序之圖。
圖9係顯示第2實施形態之階段排程表之例之圖。
圖10係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之位相數之變化及目標電壓之圖。
圖11係顯示第2實施形態之調節器群30之輸出電壓(Vo)之變化之例之圖。
圖12係用以說明第2實施形態之變形例之控制內容之圖。
圖13係顯示第3實施形態之半導體系統之構成之圖。
圖14係顯示第3實施形態之位相數變更時之放大率之變更程序之圖。
圖15係顯示第3實施形態之階段排程表之例之圖。
圖16係用以說明當前之位相數K為8，且變更後之位相數M為1之情形之放大率之變化之圖。
圖17係顯示第3實施形態之調節器群30之輸出電壓(V0) 之變化之例之圖。
1‧‧‧控制器
2‧‧‧電源異常監視電路
3‧‧‧電源異常監視部
4‧‧‧電壓比較器
5‧‧‧MCU
6‧‧‧PIN控制部
7‧‧‧快閃記憶體
8‧‧‧參數暫存器
9‧‧‧性能暫存器
10‧‧‧PMBUS介面
11‧‧‧類比電源控制電路
12‧‧‧SVID命令判定電路
13‧‧‧硬邏輯電源控制電路
14‧‧‧SIVD介面
15‧‧‧序列表暫存器
16‧‧‧動作模式暫存器
17‧‧‧ADC
18‧‧‧電壓指示值暫存器
19‧‧‧電源狀態指示值暫存器
20‧‧‧DAC數位步驟控制部
21‧‧‧相位時脈產生部
22‧‧‧DAC
23‧‧‧誤差放大器
24‧‧‧差動放大器
25‧‧‧CPU
26‧‧‧電位固定部
27‧‧‧系統控制部
30‧‧‧調節器群
30-1‧‧‧電壓調節器
30-2‧‧‧電壓調節器
30-n‧‧‧電壓調節器
31‧‧‧PWM比較器
32‧‧‧SQR
33‧‧‧DC-DC轉換器
151‧‧‧PWM部
161‧‧‧控制部
196‧‧‧高側MOS電晶體
197‧‧‧低側MOS電晶體
198‧‧‧MOS控制部
Eout‧‧‧電壓
PMBUS‧‧‧電源管理匯流排
PWM‧‧‧脈衝寬度調變
SMOD‧‧‧控制信號
V1‧‧‧類比電壓
V2‧‧‧電壓
Vo‧‧‧輸出電壓
VSEN1‧‧‧高電位側電壓
VSEN2‧‧‧低電位側電壓

Claims (12)

  1. 一種控制器，其係控制向第1半導體裝置供給電源電壓之複數個電壓調節器者，且包含：介面，其係自外部接收指示所要致動之電壓調節器之台數之指令；及控制部，其係依據上述指令將上述控制器之輸出狀態自當前之狀態變更至中間狀態，及將上述輸出狀態自上述中間狀態變更至目的狀態；且上述控制部於上述當前之狀態中啟用當前之台數之電壓調節器，於上述中間狀態中將上述所要致動之電壓調節器之台數自上述當前之台數階段性地變更至上述指示之台數，於上述目的狀態中啟用上述指示之台數之電壓調節器。
  2. 如請求項1之控制器，其中上述控制器包含：暫存器，其係記憶排程，該排程係針對變更前之電壓調節器之台數與變更後之電壓調節器之台數之每個組合而定有複數個階段之各個台數；且上述控制部按照上述暫存器內之排程，變更階段性地致動之電壓調節器之台數。
  3. 如請求項2之控制器，其中上述暫存器進一步保持各階段之執行時間，且上述控制部按照上述暫存器內之排程所定之各階段之執行時間，變更階段性地致動之電壓調節器之台數。
  4. 如請求項1之控制器，其中上述控制部向所要致動之電壓調節器輸出相位時脈，且各電壓調節器之相位分別不 同，上述控制部將賦與上述電壓調節器之相位時脈之週期作為上述排程之至少一個階段之執行時間。
  5. 一種控制器，其係控制向第1半導體裝置供給電源電壓之複數個電壓調節器者，且包含：介面，其係自外部接收指示電壓及指示所要致動之電壓調節器之台數之指令；及控制部，其係在不接收變更上述電壓調節器之台數之上述指令之時，將上述指示電壓作為目標電壓，並以使賦與上述第1半導體裝置之電壓成為目標電壓之方式進行控制；且上述控制部係依據上述指令將上述控制器之輸出狀態自當前之狀態變更至中間狀態，及將上述輸出狀態自上述中間狀態變更至目的狀態；上述控制部於上述當前之狀態中啟用當前之台數之電壓調節器，，於上述中間狀態中按照將施加於上述指示電壓之偏移電壓階段性地變更之排程，階段性地變更上述目標電壓，且以使各階段中賦與上述第1半導體裝置之電壓成為上述目標電壓之方式進行控制，並於上述目的狀態中啟用上述指示之台數之電壓調節器。
  6. 如請求項5之控制器，其中上述控制器包含：暫存器，其係記憶上述排程，上述排程係針對變更前之電壓調節器之台數與變更後之電壓調節器之台數之每個組合而定有複數個階段之各個上述偏移電壓；且上述控制部按照上述暫存器內之排程，階段性地變更上述偏移電壓。
  7. 如請求項6之控制器，其中上述暫存器進一步保持各階段之執行時間，且上述控制部按照上述暫存器內之排程所定之各階段之執行時間，階段性地變更上述偏移電壓。
  8. 如請求項5之控制器，其中上述控制部向所要致動之電壓調節器輸出相位時脈，各電壓調節器之相位分別不同，且上述控制部將賦與上述電壓調節器之相位時脈之週期作為上述排程之至少一個階段之執行時間。
  9. 一種控制器，其係控制向第1半導體裝置供給電源電壓之複數個電壓調節器者，且包含：介面，其係自外部接收指示電壓及指示中所要致動之電壓調節器台數之指令；及控制部，其係在不接收變更上述電壓調節器之台數之上述指令時，將對應於上述指示電壓與賦與上述第1半導體裝置之當前之電壓之差之電壓賦與上述電壓調節器；且上述控制部係依據上述指令將上述控制器之輸出狀態自當前之狀態變更至中間狀態，及將上述輸出狀態自上述中間狀態變更至目的狀態；上述控制部於上述當前之狀態中啟用當前之台數之電壓調節器，於上述中間狀態中按照階段性地變更上述當前之電壓之放大率之排程，而階段性地變更上述當前之電壓之放大率，在各階段中，將對應於上述指示電壓與以上述放大率放大當前之電壓之電壓之差之電壓賦與上 述電壓調節器，並於上述目的狀態中啟用上述指示之台數之電壓調節器。
  10. 如請求項9之控制器，其中上述控制器包含：暫存器，其係記憶上述排程，上述排程係針對變更前之電壓調節器之台數與變更後之電壓調節器之台數之每個組合而定有複數個階段之各個上述放大率；且上述控制部按照上述暫存器內之排程，階段性地變更上述放大率。
  11. 如請求項10之控制器，其中上述暫存器進一步保持各階段之執行時間，且上述控制部按照上述暫存器內之排程所定之各階段之執行時間，階段性地變更上述放大率。
  12. 如請求項9之控制器，其中上述控制部向所要致動之電壓調節器輸出相位時脈，各電壓調節器之相位分別不同，且上述控制部將賦與上述電壓調節器之相位時脈之週期作為上述排程之至少一個階段之執行時間。
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