TWI553498B

TWI553498B - 平面布局最佳化之堆疊式影像感測器及其方法

Info

Publication number: TWI553498B
Application number: TW104110763A
Authority: TW
Inventors: 沈捷
Original assignee: 豪威科技股份有限公司
Priority date: 2014-04-07
Filing date: 2015-04-01
Publication date: 2016-10-11
Also published as: CN104979366B; US20150288908A1; TW201602818A; US9652575B2; HK1210319A1; CN104979366A

Description

平面布局最佳化之堆疊式影像感測器及其方法

以用於製造積體電路(integrated circuits，IC)的互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)科技製造的影像系統的發展已使照像機在大批量消費產品中無所不在，包括行動計算裝置和汽車產品。

CMOS影像感測器包括一個用於檢測光的影像感測器和一讀出電路。影像感測器包括一像素陣列，其中每一個像素將入射在其上的光轉換成一電訊號來讓讀出電路讀取。在電路層上的讀出電路包括記憶體、一影像訊號處理器、矽通孔(Though-Silicon Vias，TSV)和一個或多個類比-數位轉換器(analog-to-digital converter，ADC)。

各種先前技術的CMOS影像感測器具有不同數目的ADC。感測器(具有感測器級(sensor-level)類比到數位轉換)具有一個用來接收來自影像感測器所有像素的訊號的ADC。感測器(具有列級(column-level)類比到數位轉換)具有一個供每一個像素列專用的ADC。感測器(具有像素級(pixel-level)類比到數位轉換)具有一個供每一個單獨的像素專用的ADC。

在習用的CMOS影像感測器中，影像感測器和讀出電路兩者皆駐留在同一層上。在堆疊式的影像感測器中，影像感測器駐留在一感測器層上，而讀出電路駐留在位於感測器層下方的一單獨的電路層上。通過堆疊此感測器層和電路層，製造商可以將一給定尺寸的影像感測器安裝在一個較小的基板上，或將一較大的影像感測器安裝在一給定尺寸的基板上。

堆疊式影像感測器的電路層具有複數個ADC，每一個ADC連接到一個不同的像素子陣列(pixel sub-array，PSA)，而像素子陣列是由感測器層的像素陣列(pixel array)的一相連的像素子集形成。通過具有複數個ADC，且每一個ADC專用於一相對應的像素子集，這樣的配置可類似於具有列級類比到數位的非堆疊式感測器。

根據一實施例，提供一種平面布局最佳化的堆疊式影像感測器被。此平面布局最佳化的堆疊式影像感測器包括一感測器層和一電路層；此感測器層包括複數個像素子陣列(PSA)，以形成一個相連的二維像素陣列；此電路層包括一局部型空間(local-based space)，此局部型空間具有複數個類比-數位轉換器(ADC)，這些類比-數位轉換器與一個相連的全域型空間(global-based space)交錯，而相連的全域型空間不被此類比-數位轉換器中斷；此類比-數位轉換器是被設置以最大化至少一個此相連的全域型空間。

根據另一個實施例，提供一種方法，用於最佳化一種堆疊式影像感測器的平面布局。根據此方法，在像素陣列內的PSA的數目能被決定。每一個PSA被分割成PSA群組，以形成PSA群組的一個二維陣列。在像素子陣列群組的一列下方的每一個電路層區域內，通過選擇用於放置ADC的一位置數目，形成一個不間斷且相連的全域型空間，其中ADC的位置數目至少是在這些PSA群組的此列中的PSA的數目。

100‧‧‧堆疊式影像感測器

102‧‧‧感測器層

103‧‧‧二維像素陣列

104‧‧‧電訊號

106‧‧‧互連層

109‧‧‧電路層

110‧‧‧ADC

120‧‧‧照相機

122‧‧‧成像透鏡

130‧‧‧物體

132‧‧‧入射光

200‧‧‧PSA

202‧‧‧感測器層

203‧‧‧像素陣列

209‧‧‧電路層

210‧‧‧ADC

300‧‧‧PSA

304‧‧‧全域型空間

306‧‧‧PSA群組

310‧‧‧ADC

326‧‧‧電路層區域

400‧‧‧PSA

401‧‧‧PSA行

402‧‧‧感測器層部分

407‧‧‧PSA群組列

409‧‧‧電路層部分

411、431‧‧‧電路層區域

422‧‧‧ADC

432、434、436、438‧‧‧全域型空間

442‧‧‧虛線

451‧‧‧PSA群組

498‧‧‧坐標軸

502‧‧‧箭頭

506‧‧‧DRAM

508‧‧‧介面

509‧‧‧電路層

609‧‧‧電路層

612、614、616、618‧‧‧局部型空間

613、615、617‧‧‧全域型空間

624‧‧‧ADC行

650‧‧‧電路層

660‧‧‧電路層區域

709‧‧‧電路層

715‧‧‧全域型空間

809‧‧‧電路層

814、816‧‧‧全域型空間

815‧‧‧局部型空間

900‧‧‧ADC平面布局產生器

902‧‧‧處理器

906‧‧‧像素子陣列演算法

910‧‧‧記憶體

912‧‧‧ADC布局演算法

916‧‧‧最佳化演算法

920‧‧‧儲存軟體

932‧‧‧像素陣列數據

934‧‧‧ADC數據

936‧‧‧平面布局限制條件

950‧‧‧ADC平面布局

1000‧‧‧方法

1002、1006、1010、1012‧‧‧步驟

圖1顯示在一實施例中的一平面布局最佳化的堆疊式影像感測器結合於一照相機中，以對一物體成像。

圖2顯示一先前技術中的感測器層和相對應的先前技術中的電路層。

圖3顯示在一實施例中，圖1中的平面布局最佳化的堆疊式影像感測器的一感測器層和相對應的一電路層。

圖4顯示在一實施例中，圖1的感測器層的一部分及電路層相對應的一部分的進一步示例性細節。

圖5顯示一圖4的電路層部分的俯視圖。

圖6顯示在一實施例中，具有三個全域型空間的一電路層的俯視圖。

圖7顯示在一實施例中一電路層的俯視圖，其具有一個位於電路層的中心並佔據電路層長度的三分之一的全域型空間。

圖8顯示在一實施例中一電路層的俯視圖，其具有兩個沿著電路層的邊緣的全域型空間。

圖9顯示在一實施例中的一個示例性的ADC平面布局產生器的一示意圖，用於在圖1的平面布局最佳化的堆疊式影像感測器的電路層產生一ADC的排列。

圖10為顯示一示例性方法的流程圖，用於最佳化圖1的堆疊式影像感測器的平面布局。

在此，由於每一個ADC是與在像素陣列上指定了一個位置的PSA相關聯，因此在堆疊式影像感測器的電路層上被ADC所佔據的空間稱為局部型空間(local-based space)。電路層上的剩餘區域可以容納其它與非局部型或全域型的感測器屬性相關聯的電路元件，例如記憶體、矽通孔(through-silicon vias，TSV)和影像訊號處理器(ISP)。在此，這些剩餘區域稱為全域型空間(global-based space)，而在其中的電路元件為非ADC電路元件。一電路層平面布局(circuit layer floorplan)是指局部型空間和全域型空間在一電路層上的佈置。一ADC平面布局(ADC floorplan)是指ADC在一電路層上的佈置。

最佳化的平面布局最大化電路層的相連(contiguous)且不間斷(uninterrupted)的全域型空間，這增加了適合在此電路層上的非ADC電路元件的最大覆蓋區(footprint)。非最佳化的平面布局可能需要限制適合在此電路層上的非ADC電路元件的尺寸和/或數目，導致性能被抑制，或可能需增加一個第二電路層，使得成本增加。

圖1顯示一示例性的平面布局最佳化的堆疊式影像感測器100結合於照相機120中，而對一物體130成像。平面布局最佳化的堆疊式影像感測器100包括感測器層102、互連層106和電路層109。感測器層102包括一二維像素陣列103，其將入射光132轉換成電訊號104，通過互連層106傳遞到佈置在電路層109的ADC 110。入射光132從物體130通過成像透鏡122聚焦在平面布局最佳化的堆疊式影像感測器100的一像素陣列103上。感測器層102是以例如CMOS實施，但也可在不脫離本發明的範圍下以其他的技術實施。

為了清楚地說明，在圖2和圖3中所顯示的感測器層和電路層具有一小數目的PSA區域和相對應的ADC。在不脫離本發明的範圍，PSA和ADC的數目可能比顯示的更大。

圖2顯示先前技術中的一感測器層202和相對應的先前技術中的電路層209。感測器層202包括一像素陣列203，其具有40個以4乘10的陣列方式排列的PSA 200(1-40)，以像素陣列203內的虛線表示。

電路層209包含40個以4乘10的矩形陣列排列的ADC 210，其中每一個ADC 210是位於像素陣列203的一個不同的PSA 200下方，並與其通訊式耦合。例如，ADC 210(1)是位於PSA 200(1)的下方並與其通訊式耦合，ADC 210(2)是位於PSA 200(2)的下方並與其通訊式耦合，依此類推。每一個ADC 210接收並數位化來自其相關聯的PSA 200的像素的訊號。

每一個ADC 210佔據在電路層209上一個區域，而此區域是被定位於其所連接的PSA 200下方。因此，電路層209缺乏足夠的相連不間斷的大小的區域，以用於其它電路層元件，且因此電路層209上未被ADC 210佔據的區域是電路層209上被浪費的空間。

圖3顯示圖1中的平面布局最佳化的堆疊式影像感測器100的感測器層102及電路層109進一步的示例性細節。為了清楚起見，感測器層102及電路層109未以堆疊狀態顯示。像素陣列103的像素被分組為40個PSA 300，以2行乘20列的陣列排列。

像素子陣列(PSA)群組306(i)包括兩個鄰接的PSA 300。例如，PSA群組306(1)包括PSA 300(1)、300(3)。每一個PSA 300只屬於一個PSA群組(例如，PSA群組306(1))，以使得所有的PSA群組306為不同且互不重疊。

電路層109的每一個ADC 310通訊式耦合於感測器層102中的一個不同的PSA 300。ADC 310(1)、310(3)各自與PSA群組306(1)半對齊，而PSA群組306(1)包括PSA 300(1)、300(3)。電路層區域326表示當感測器層102及電路層109堆疊時，在電路層109上全等於PSA群組306(1)且位於其下的一個區域。

在圖3的例子中，每一個ADC 310佔據電路層109上的一個類似區域，如在圖2中每一個ADC 210在電路層209上所佔據的。然而，通過選擇PSA 300的縱橫比和通過適當地定位每一個ADC 310，全域型空間304可以被最大化，以允許其它電路元件被包括在電路層109上。為了與圖2的先前技術比較，每一個ADC 310相對於圖2的ADC 210圖旋轉90度。

通過選擇PSA 300的寬度等於二分之一ADC 310的長度，並通過將每一個ADC 310定位，使其位於兩個PSA 300下方並朝向電路層109的一個邊緣，全域型空間304將具有一個最大化相連且不間斷的區域，如圖所示。ADC 310是位在其所連接的相對應的PSA下方，這有利於類比像素訊號的低潛伏數位化。

選擇性實例

在以下的例子中，像素陣列103是尺寸為2560×2048個像素的四倍超級擴展圖形陣列(Quad Super Extended Graphics Array，QSXGA)。然而，平面布局最佳化的堆疊式影像感測器100可以其它類型的感測器和尺寸實現而不背離本發明的範圍。

在圖4-8的例子中，如坐標軸498所指，每一個PSA 400在x方向上是一個像素寬，並在y方向是256個像素長。

圖4顯示圖1的感測器層102的感測器層部分(sensor layer portion)402及相對應的電路層109的電路層部分(circuit layer portion)409的進一步示例性細節。PSA 400(1-16)可以被認為是一種PSA群組列(PSA-group column)407，其包括每兩個PSA的8個PSA群組。PSA群組451(1)包括PSA 400(1,9)，其為PSA行(PSA row)401(1)的部分。PSA群組451(8)包括PSA 400(8,16)，其為PSA行401(8)的部分。

電路層部分409是在感測器層部分402的下方。電路層部分409被分割成包含ADC的電路層列，而ADC是連接至在感測器層部分402中的PSA 400。每一列的寬度，例如電路層列412，是兩個像素寬。

將ADC 422(1)和422(2)定位在電路層區域411(1)內是類似於將ADC 310(1)、310(3)定位在圖3的電路層區域326內。沿y方向時，兩個ADC被定位在電路層區域411(1)的下部三分之二之內。在電路層區域411(2)的ADC的配置是鏡射電路層區域411(1)的配置，其導致全域型空間432。在電路層部分409的一個實例中，每八個電路層區域411具有相等於電路層109長度的八分之一的長度。在這個例子中，電路層區域431的長度是電路層區域411的長度的三分之二，或電路層109長度的十二分之一。

在隨後的電路層區域411(3-8)，是重複電路層區域411(1)和 411(2)中ADC的佈置，使得電路層部分409的ADC的平面布局是對稱於虛線442，而虛線442是在PSA行401(4)、401(5)的邊界下方。全域型空間434、436、438與全域型空間432具有相同的長度。

在本文中所呈現的例子中，ADC的平面布局並不作為x的函數而變化。然而，ADC的平面布局亦可以作為x的一個函數而變化，而不脫離本發明的範圍偏離。

圖5顯示如電路層部分409配置的電路層509的俯視圖。電路層509是圖1的電路層109的一個例子。在圖5-8中，垂直方向的箭頭，如箭頭502，表示ADC和放置在鄰接的全域型空間432、434、436、438中的電路元件(未顯示)之間的通訊。

圖6顯示具有三個全域型空間613、615、618的電路層609的俯視圖。電路層609是圖1的電路層109的一個例子。中間的全域型空間615比全域型空間613和618大。電路層609的平面布局類似於圖5的電路層509，除了全域型空間434、436分別被轉換在正y方向和負y方向以符合在電路層650的緯線。電路層609在中間處具有比圖5的電路層509更寬的全域型空間。

三個全域型空間613、615、617與包含ADC的局部型空間612、614、616、618交錯。在電路層609的一個例子中，一個全域型或局部型空間的最短長度是八個PSA列401之一的長度的三分之一。這個最小長度等於電路層109長度的1/24，允許三個ADC安裝於一PSA群組的下方，如PSA群組451(1)。在本實例中，每一個全域型空間613、617的長度為電路層109長度的十二分之一，而全域型空間615的長度為電路層109長度的六分之一。

電路層609的ADC平面布局導致在某些PSA行401包含PSA，其中每個PSA通訊式耦合於一個不直接位於此PSA下方的ADC。例如，在圖4的感測器層部分402的PSA行401(4)中的PSA是定位在圖6的電路層區域660上方。這些PSA包括PSA 400(4)和400(12)，其為PSA群組列407的一部分。電路層區域660的底部三分之一是ADC行624，而剩下的頂部三分之二是全域型空間，因此在電路層區域660內位於PSA 400(4)和400(12)下方的區域包括一個ADC。如果此ADC連接到PSA 400(4)，則PSA 400(12)被通訊式耦合於一不同的ADC，其是直接位於PSA群組列407的下方，但不是直接位於PSA 400(12)的下方。因此，這種ADC被認為是半對準於一PSA群組列，而非與其通訊式耦合的PSA。

圖7顯示電路層709的俯視圖，其具有一個全域型空間715，位於電路層的中心並佔據電路層109長度的三分之一。電路層709是圖1的電路層109的一個實例。電路層709的ADC平面布局類似於電路層609，除了全域型空間617、613分別被轉換為正y方向和負y方向，直到他們個別滿足全域型空間615。其導致的結果即為具有一個全域型空間715的電路層709。

使用電路層709的ADC平面布局，複數個PSA通訊式耦合於不直接位於其下方的ADC，由於全域型空間715跨越在感測器層部分402兩個以上的整行的PSA：PSA行401(4)、401(5)。在這些行中的PSA，如PSA 400(4)、400(5)因此沒有任何ADC直接位於其下方。PSA 400(4)、400(5)例如連接到在電路層709中的ACD，而ADC是位於PSA群組列(例如PSA群組407列)的下方，且PSA群組列包括PSA 400(4)和400(5)。這些ADC因此是半對齊於PSA群組列407。

圖8顯示一電路層809的俯視圖，其具有兩個沿著電路層的邊緣的全域型空間。電路層809是圖1中的電路層109的一個實例。電路層809的ADC平面布局類似於電路層709，除了全域型空間715沿x方向被分為兩半，並且每一半被朝向其各自的最接近電路層邊緣移出。相對於坐標軸498，沿著y方向，電路層809的中間三分之二是由局部型空間815所佔據。鄰接局部型空間815的全域型空間814、816佔據電路層809的六分之一。

全域型空間814、816的每一個跨越在感測器層部分402中的PSA一個以上的整行，分別為PSA行401(1)和401(8)。因此，在這些行中的PSA，如PSA 400(1)、400(9)、400(8)、400(16)，沒有任何的ADC直接位於其下方，並連接到在電路層809中位於PSA群組列407下方的ADC。這些ADC因此是半對齊於PSA群組列407。

在電路層509、609、709、809的實例中，非ADC電路層元件可通訊式耦合於DRAM 506，其是通訊式耦合於介面508，如圖5和圖6所示。介面508例如為符合MIPI聯盟貿易組織制定的標準介面。在替代的例子中，DRAM 506是位於電路層509、609、709、809的全域型空間中，其直接通訊式耦合於介面508，如圖7和圖8所示。

圖9是顯示一個示例性的ADC平面布局產生器900的一示意圖，以用於在圖1的平面布局最佳化的堆疊式影像感測器100的電路層109產生一ADC 110的排列。ADC平面布局產生器900例如是一計算機，包括處理器902、記憶體910和儲存軟體920。記憶體910為如本領域熟知的揮發性和非揮發性記憶體中的一或二者。軟體920具有由處理器902來執行的機器可讀指令，以實施如下所述的ADC平面布局產生器900的功能。機器可讀指令包括像素子陣列演算法906、ADC布局演算法912和可任選地最佳化演算法916。

記憶體910顯示可儲存的像素陣列數據932，其可包括的PSA和PSA的大小。記憶體910還可以儲存ADC數據934，其可包括ADC定位於電路層上的物理尺寸。記憶體910還可以儲存平面布局的限制條件936。平面布局的限制條件936例如包括位在PSA列下方鄰接ADC的最大數目和在電路層上相連的全域型空間的數目。

圖10為顯示用於最佳化堆疊式影像感測器100的平面布局的一示例性方法1000的流程圖。方法1000是在例如圖9的ADC平面布局產生器900中的軟體920中執行。

在步驟1002中，方法1000決定像素陣列內的PSA的數目。在步驟1002的一個實例中，ADC的平面布局產生器900接收來自用戶端的輸入裝置918指示在像素陣列內的PSA的數目的輸入。

在步驟1006中，方法1000將PSA分割成不同、不重疊且相連的PSA群組，以形成一個二維的PSA群組陣列。在步驟1006的一個例子中，PSA群組的數目是PSA數目的一整數除數，使得在每一個PSA群組中的PSA數目相等。在步驟1006的一個實例中，處理器902執行PSA的分割演算法906的指令以分割PSA。

在步驟1010中，方法1000通過對於每一個電路層列選擇一數目用於放置ADC的位置，形成一個不間斷且相連的全域型空間，其中位置的數目是至少在每個PSA群組列中的PSA的數目。其結果為ADC的平面布局950。

在步驟1010的一個實例中，處理器902執行ADC布局演算法912的指令來選擇在電路層上為一個ADC預留的面積。ADC布局演算法912接收平面布局限制條件936，其限制每一個電路層列中鄰接的ADC的最大數目為4，並在電路層上要求4個相連的全域型空間。這種平面布局限制條件產生的結果是具有電路層509的ADC排列的電路層109。一平面布局限制條件將相連的全域型空間的數目限制為1可能會導致具有電路層709的ADC排列的電路層109。一平面布局限制條件將相連的全域型空間的數目限制為2可能會導致具有電路層809的ADC排列的電路層109。

在一個實施例中，方法1000包括可選的步驟1012。當其包括步驟1012時，在步驟1012中，方法1000利用數學最佳化演算法最佳化一個或多個相連的全域型空間的面積。在步驟1012的一個例子中，處理器902執行最佳化演算法916的指令，其中包含有關在電路層上的一個或多個相連的全域型空間的面積的指標函數。

方法1000的步驟順序可以在不脫離本發明的範圍的情況下可以改變。例如，步驟1004可先於步驟1002。

在不脫離本發明的範圍的情況下，可以在上述方法和系統中作出改變。因此，應當注意的是，包含在上述說明或顯示在附圖中的事項應當被解釋為說明性的而不是限制性的。下面的權利要求旨在覆蓋本文中所描述的所有一般和具體特徵，而本發明的方法和系統的範圍的所有陳述，其中，因為語言的關係，亦可以說是落入其間的範圍。