CN104979366A - 平面布局最佳化的堆栈式影像传感器及其方法 - Google Patents

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Abstract

一种平面布局最佳化的堆栈式影像传感器及用于设计该传感器的方法。一传感器层包括分割成PSA群组的复数个PSA；一电路层包括每一个通讯式耦合于一不同的PSA的复数个ADC；每一个ADC半对齐于有关与其通讯式耦合的PSA的PSA群组。ADC的平面布局最大化在电路层上相连且不被一ADC间断的全域型空间。所导致的电路层平面布局具有与一或多个包括ADC的局部型空间交错的一或多个全域型空间。

Description

平面布局最佳化的堆栈式影像传感器及其方法
背景技术
以用于制造集成电路(integrated circuits，IC)的互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)科技制造的影像系统的发展已使照像机在大批量消费产品中无所不在，包括行动计算装置和汽车产品。
影像传感器包括一个用于检测光的影像传感器和一读出电路。CMOS该影像传感器包括一像素数组，其中每一个像素将入射在其上的光转换成一电讯号来让读出电路读取。在电路层上的读出电路包括内存、一影像讯号处理器、硅通孔和一个或多个模拟-数字转换器(analog-to-digital converter，ADC)。
各种先前技术的CMOS影像传感器具有不同数目的ADC。具有传感器级模拟到数字(A/D)转换的传感器有一个用来接收来自该影像传感器所有像素的讯号的ADC。具有列级A/D转换的传感器有一个供每一个像素列专用的ADC。具有像素级A/D转换的传感器有一个供每一个单独的像素专用的ADC。
在习用的CMOS影像传感器中，影像传感器和读出电路两者皆驻留在同一层上。在堆栈式的影像传感器中，影像传感器驻留在一传感器层上而读出电路驻留在位于传感器层下方的一单独的电路层上。通过堆栈所述传感器层和电路层，制造商可以将一给定尺寸的影像传感器安装在一个较小的基板上，或将一较大的影像传感器安装在一给定尺寸的基板上。
堆栈式影像传感器的电路层具有复数个ADC，每一个ADC连接到由传感器层的像素数组的一相连的像素子集形成的一个不同的像素子数组(pixel sub-array，PSA)。通过具有复数个且每一个专用于一相应的像素子集的ADC，这样的配置可类似于具有列级A/D的非堆栈式传感器。
发明内容
根据一实施例，提供一种平面布局最佳化的堆栈式影像传感器被。所述平面布局最佳化的堆栈式影像传感器包括一传感器层和一电路层；所述传感器层包括复数个形成一个相连的二维像素数组的像素子数组(PSA)；所述电路层包括一局部型空间，该局部型空间具有与一个不被一模拟-数字转换器中断的相连的全域型空间交错的复数个模拟-数字转换器(ADC)；该模拟-数字转换器系被设置以最大化该至少一个相邻的全域型空间。
根据另一个实施例，提供一种用于最佳化一种堆栈式影像传感器的平面布局的方法。根据该方法，在该像素数组内的PSA的数目能被决定。每一个PSA被分割成形成一个PSA群组的二维数组的PSA群组。通过在该像素数组群组的一列下方的每一个电路层区域内选择一数目用于放置ADC的位置，形成一个不间断且相连的全域型空间，其中该ADC位置的数目是至少在该PSA群组的该列中的PSA的数目。
附图说明
图1显示在一实施例中的一平面布局最佳化的堆栈式影像传感器结合于一对一物体成像中的照相机。
图2显示一先前技术中的传感器层和一对应的先前技术中的电路层。
图3显示在一实施例中，图1中的平面布局最佳化的堆栈式影像传感器的一传感器层和一对应的电路层。
图4显示在一实施例中，图1的传感器层的一部分及电路层相应的一部分的进一步示例性细节。
图5显示一图4的电路层部分的俯视图。
图6显示在一实施例中，具有三个全域型空间的一电路层的俯视图。
图7显示在一实施例中一电路层的俯视图，其具有一个位于该电路层的中心并占据电路层109长度的三分之一的全域型空间。
图8显示在一实施例中一电路层的俯视图，其具有两个沿着该电路层的边缘的全域型空间。
图9显示在一实施例中，用于在图1的平面布局最佳化的堆栈式影像传感器的电路层产生一ADC的排列的一个示例性的ADC平面布局产生器的一示意图。
图10为显示用于最佳化图1的堆栈式影像传感器的平面布局的一示例性方法的流程图。
具体实施方式
在此，由于每一个ADC是与在该像素数组上指定了一个位置的PSA相关联，堆栈式影像传感器的电路层上被ADC所占据的空间被称为局部型空间。电路层上的剩余区域可以容纳其它与非局部型或全域型的传感器属性相关联的电路组件，例如内存、硅通孔(through-silicon vias，TSV)和ISP。在此，这些剩余区域被称为全域型空间，而在其中的电路组件为非ADC电路组件。一电路层平面布局是指局部型空间和全域型空间在一电路层上的布置。一个ADC的平面布局是指ADC在一电路层上的布置。
一最佳化的平面布局最大化电路层的相连且不间断的全域型空间，这增加了适合在该电路层上的非ADC电路组件的最大足迹。非最佳化的平面布局可能需要限制适合在该电路层上的非ADC电路组件的尺寸和/或数目，导致性能被抑制，或可能需增加一个第二电路层，使得成本增加。
图1显示一示例性的平面布局最佳化的堆栈式影像传感器100结合于一对一物体130成像中的照相机120。平面布局最佳化的堆栈式影像传感器100包括传感器层102、互连层106和电路层109。传感器层102包括一二维像素数组103，其将入射光132转换成电讯号104，通过互连层106传递到布置在电路层109的ADC 110。入射光132从物体130通过成像透镜122聚焦在一平面布局最佳化的堆栈式影像传感器100的像素数组103上。传感器层102是以例如CMOS实施，但也可以其它的技术实施，而不脱离本发明的范围。
为了清楚地说明，在图2和图3中所显示的传感器层和电路层具有一小数目的PSA区域和对应的ADC。PSA和ADC的数目可能比显示的更大，而不脱离本发明的范围。
图2显示一先前技术中的传感器层202和一对应的先前技术中的电路层209。传感器层202包括一像素数组203，其具有40个以一四乘十的数组方式排列的PSA 200(1-40)，以像素数组203内的虚线表示。
电路层209包含40个以一四乘十的矩形数组排列的ADC 210，其中每一个ADC 210是位于像素数组203的一个不同的PSA 200下方，并与其通讯式耦合。例如，ADC 210(1)是位于PSA 200(1)的下方并与其通讯式耦合，ADC 210(2)是位于PSA 200(2)的下方并与其通讯式耦合，依此类推。每一个ADC 210接收并数字化来自其相关联的PSA 200的像素的讯号。
每一个ADC 210占据在电路层209上被定位于其所连接的PSA 200下方的一个区域。因此，电路层209缺乏可用于其它电路层组件的足够的相连不间断的大小的区域，且因此电路层209上未被ADC 210占据的区域是电路层209上被浪费的空间。
图3显示图1中的平面布局最佳化的堆栈式影像传感器100的传感器层102及电路层109进一步的示例性细节。为了清楚起见，传感器层102及电路层109未以堆栈状态显示。像素数组103的像素被分组为40个PSA 300，以一2行乘20列的数组排列。
一PSA群组306(i)包括两个相邻的PSA 300。例如，PSA群组306(1)包括PSA 300(1)和300(3)。每一个PSA 300只属于一个PSA群组(例如，PSA群组306(1))，以使得所有的PSA群组30为不同且互不重迭。
电路层109的每一个ADC 310通讯式耦合于传感器层102中的一个不同的PSA 300。ADC 310(1)和310(3)各自与包括PSA 300(1)和300(3)的PSA群组306(1)半对齐。电路层区域326表示当传感器层102及电路层109堆栈时，在电路层109上全等于PSA群组306(1)且位于其下的一个区域。
在图3的例子中，每一个ADC 310占据电路层109上的一个类似区域，如在图2中每一个ADC 210在电路层209上所占据的。然而，通过选择PSA 300的纵横比和通过适当地定位每一个ADC 310，全域型空间304可以被最大化，以允许其它电路组件被包括在电路层109上。为了与图2的先前技术比较，每一个ADC 310相对于图2的ADC 210图旋转90度。
通过选择PSA 300的宽度等于二分之一ADC 310的长度，并通过将每一个ADC 310定位，使其位于两个PSA 300下方并朝向电路层109的一个边缘，全域型空间304将具有一个最大化相连且不间断的区域，如图所示。ADC 310是位在其所连接的相应的PSA下方，这有利于模拟像素讯号的低潜伏数字化。
选择性实例
在以下的例子中，像素数组103是尺寸为2560×2048个像素的四倍超级扩展图形数组(Quad Super Extended Graphics Array，QSXGA)。然而，平面布局最佳化的堆栈式影像传感器100可以其它类型的传感器和尺寸实现而不背离本发明的范围。
在图4-8的例子中，每一个PSA 400在x方向上是一个像素宽，如坐标轴498所指，并在y方向是256个像素长。
图4显示图1的传感器层102的传感器层部分402及相应的电路层109的电路层部分409的进一步示例性细节。PSA 400(1-16)可以被认为是一种PSA群组列407，其包括8个PSA群组，每个群组两个PSA。PSA群组451(1)包括PSA行401(1)的部分的PSA 400(1,9)。PSA群组451(8)包括PSA行401(8)的部分的PSA 400(8,16)。
电路层部分409是在传感器层部分402的下方。电路层部分409被分割成包含在传感器层部分402与PSA 400连接的ADC的电路层列。每一列的宽度，例如电路层列412，是两个像素宽。
将ADC 422(1)和422(2)定位在电路层区域411(1)内是类似于将ADC 310(1)和310(3)定位在图3的电路层区域326内。沿y方向时，两个ADC被定位在电路层区域411(1)的下部三分之二之内。在电路层区域411(2)的ADC的配置系镜射电路层区域411(1)的配置，其导致全域型空间432。在电路层部分409的一个实例中，每八个电路层区域411具有相等于电路层109长度的八分之一的长度。在这个例子中，电路层区域431的长度是电路层区域411的长度的三分之二，或电路层109长度的十二分之一。
在电路层区域411(1)和411(2)中ADC的布置是重复随后的电路层区域411(3-8)，使得电路层部分409的ADC的平面布局对在PSA行401(4)和401(5)的边界下方的虚线442为对称。全域型空间434、436和438与全域型空间432具有相同的长度。
在本文中所呈现的例子中，ADC的平面布局并不作为x的函数而变化。然而，ADC的平面布局亦可以作为x的一个函数而变化，而不脱离本发明的范围偏离。
图5显示如电路层部分409配置的电路层509的俯视图。电路层509是图1的电路层109的一个例子。在图5–8中，垂直方向的箭头，如箭头502，表示ADC和放置在相邻的全域型空间432、434、436和438中的电路组件(未显示)之间的通讯。
图6显示具有三个全域型空间613、615和618的电路层609的俯视图。电路层609是图1的电路层109的一个例子。中间的全域型空间615比全域型空间613和618大。电路层609的平面布局类似于图5的电路层509，除了全域型空间434和436分别被转换在正y方向和负y方向以符合在电路层650的纬线。电路层609在中间处具有比图5的电路层509更宽的全域型空间。
三个全域型空间613、615和617与包含ADC的局部型空间612、614、616和618交错。在电路层609的一个例子中，一个全域型或局部型空间的最短长度是八个PSA列401之一的长度的三分之一。这个最小长度等于电路层109长度的1/24，允许三个ADC安装于一PSA群组的下方，如PSA群组451(1)。在本实例中，每一个全域型空间613和617的长度为电路层109长度的十二分之一，而全域型空间615的长度为电路层109长度的六分之一。
电路层609的ADC平面布局导致在某些PSA行401包含PSA，其中每个PSA通讯式耦合于一个不直接位于该PSA下方的ADC。例如，在图4的传感器层部分402的PSA行401(4)中的PSA是定位在图6的电路层区域660上方。这些PSA包括PSA 400(4)和400(12)，其为PSA群组列407的一部分。电路层区域660的底部三分之一是ADC行624，而剩下的顶部三分之二是全域型空间，因此在电路层区域660内位于PSA 400(4)和400(12)下方的区域包括一个ADC。如果此ADC连接到PSA 400(4)，则PSA 400(12)被通讯式耦合于一不同的ADC，其系直接位于PSA群组列407的下方，但不是直接位于PSA 400(12)的下方。因此，这种ADC被认为是半对准于一PSA群组，而非与其通讯式耦合的PSA。
图7显示电路层709的俯视图，其具有一个全域型空间715位于该电路层的中心并占据电路层109长度的三分之一。电路层709是图1的电路层109的一个实例。电路层709的ADC平面布局类似于电路层609，除了全域型空间617和613分别被转换为正y方向和负y方向，直到他们个别满足全域型空间615。其导致的结果即为具有一个全域型空间715的电路层709。
使用电路层709的ADC平面布局，复数个PSA通讯式耦合于不直接位于其下方的ADC，由于全域型空间715跨越在传感器层部分402两个以上的整行的PSA：PSA行401(4)和401(5)。在这些行中的PSA，如PSA 400(4)和400(5)因此没有任何ADC直接位于其下方。PSA 400(4)和400(5)连接到例如在电路层709位于PSA群组列包括PSA 400(4)和400(5)的下方的ACD：PSA群组407，这些ADC因此是半对齐于PSA群组列407。
图8显示一电路层809的俯视图，其具有两个沿着该电路层的边缘的全域型空间。电路层809是图1中的电路层109的一个实例。电路层809的ADC平面布局类似于电路层709，除了全域型空间715沿x方向被分为两半，并且每一半被朝向其各自的最接近电路层边缘移出。相对于坐标轴498，沿着y方向，电路层809的中间三分之二是由局部型空间815所占据。邻近于局部型空间815的全域型空间814和816占据电路层809的六分之一。
全域型空间814和816的每一个跨越在传感器层部分402中的PSA一个以上的整行，分别为PSA行401(1)和401(8)。因此，在这些行中的PSA，如PSA 400(1)、400(9)、400(8)、400(16)，没有任何的ADC直接位于其下方，并连接到在电路层809中位于PSA群组列407下方的ADC。这些ADC因此是半对齐于PSA群组列407。
在电路层509、609、709和809的实例中，非ADC电路层组件可以通讯式耦合于DRAM506，其系通讯式耦合于接口508，如图5和图6所示。接口508为，例如，符合MIPI联盟贸易组织制定的标准接口。在替代的例子中，DRAM 506是位于直接通讯式耦合于接口508的电路层509、609、709和809的全域型空间，如图7和图8所示。
图9是显示用于在图1的平面布局最佳化的堆栈式影像传感器100的电路层109产生一ADC 110的排列的一个示例性的ADC平面布局产生器900的一示意图。ADC平面布局产生器900是例如包括处理器902、内存910和储存软件920的一计算器。内存910为如本领域熟知的易失性和非易失性内存中的一或二者。软件920具有由处理器902来执行的机器可读指令，以实施如下所述的ADC平面布局产生器900的功能。机器可读指令包括像素子数组算法906、ADC布局算法912和可任选地最佳化算法916。
内存910显示可储存的像素数组数据932，其可包括的PSA和PSA的大小。内存910还可以储存ADC数据934，其可包括ADC定位于电路层上的物理尺寸。内存910还可以储存平面布局的限制条件936。平面布局的限制条件936包括，例如，位在PSA列下方相邻的ADC的最大数目和在电路层上相连的全域型空间的数目。
图10为显示用于最佳化堆栈式影像传感器100的平面布局的一示例性方法1000的流程图。方法1000是在例如图9的ADC平面布局产生器900中的软件920中执行。
在步骤1002中，方法1000决定该像素数组内的PSA的数目。在步骤1002的一个实例中，ADC的平面布局产生器900接收来自客户端的输入装置918指示在像素数组内的PSA的数目的输入。
在步骤1006中，方法1000将PSA分割成不同、不重迭且相连的PSA群组，以形成一个二维的PSA群组数组。在步骤1006的一个例子中，PSA群组的数目是PSA数目一整数除数，使得在每一个PSA群组中的PSA数目相等。在步骤1006的一个实例中，处理器902执行PSA的分割算法906的指令以分割PSA。
在步骤1010中，方法1000通过对于每一个电路层列选择一数目用于放置ADC的位置，形成一个不间断且相连的全域型空间，其中位置的数目是至少在每个PSA群组列中的PSA的数目。其结果为ADC的平面布局950。
在步骤1010的一个实例中，处理器902执行ADC布局算法912的指令来选择在电路层上为一个ADC预留的面积。ADC布局算法912接收平面布局限制条件936，其限制每一个电路层列中相邻的ADC的最大数目为4，并在电路层上要求4个相连的全域型空间。这种平面布局限制条件产生的结果是具有电路层509的ADC排列的电路层109。一平面布局限制条件将相连的全域型空间的数目限制为1可能会导致具有电路层709的ADC排列的电路层109。一平面布局限制条件将相连的全域型空间的数目限制为2可能会导致具有电路层809的ADC排列的电路层109。
在一个实施例中，方法1000包括可选的步骤1012。当其包括步骤1012时，在步骤1012中，方法1000利用数学最佳化算法最佳化一个或多个相连的全域型空间的面积。在步骤1012的一个例子中，处理器902执行最佳化算法916的指令，其中包含有关在电路层上的一个或多个相连的全域型空间的面积的指针函数。
方法1000的步骤顺序可以在不脱离本发明的范围的情况下可以改变。例如，步骤1002可先于步骤1004，而步骤1008可以先于步骤1006。
在不脱离本发明的范围的情况下，可以在上述方法和系统中作出改变。因此，应当注意的是，包含在上述说明或显示在附图中的事项应当被解释为说明性的而不是限制性的。下面的权利要求旨在覆盖本文中所描述的所有一般和具体特征，而本发明的方法和系统的范围的所有陈述，其中，因为语言的关系，亦可以说是落入其间的范围。

Claims (17)

1.一种平面布局最佳化的堆栈式影像传感器，包括：
传感器层，其具有形成相连的二维像素数组的多个像素子数组；
电路层，其具有局部型空间，所述局部型空间具有与至少一个不被模拟-数字转换器中断的相连的全域型空间交错的多个模拟-数字转换器；所述模拟-数字转换器被设置以最大化所述至少一个相邻的全域型空间。
2.根据权利要求1所述的平面布局最佳化的堆栈式影像传感器，其中每一个模拟-数字转换器的至少一部分位于与其通讯式耦合的像素子数组像素子数组的下方，且其中每一个像素子数组通讯式耦合于所述多个模拟-数字转换器中不同的一个。
3.根据权利要求1所述的平面布局最佳化的堆栈式影像传感器，其中每一个模拟-数字转换器的至少一部分位于包括两个或更多个所述相邻的像素子数组像素子数组的像素子数组群组中的每一个的下方。
4.根据权利要求3所述的平面布局最佳化的堆栈式影像传感器，其中所述像素子数组群组是相连、不重迭且不同的。
5.根据权利要求3所述的平面布局最佳化的堆栈式影像传感器，其中所述至少一个相邻的全域型空间的面积通过将一个模拟-数字转换器定位于所述多个像素子数组群组中包括与所述模拟-数字转换器通讯式耦合的像素子数组的像素子数组群组以外的一个像素子数组群组的下方而增加，其中每一个像素子数组通讯式耦合于所述多个模拟-数字转换器中不同的一个。
6.根据权利要求5所述的平面布局最佳化的堆栈式影像传感器，其中在所述电路层的一个全等且在一个像素子数组下方的区域完全是全域型空间。
7.根据权利要求5所述的平面布局最佳化的堆栈式影像传感器，其中所述全域型空间的两个尺寸超过所述像素子数组的两个各别的尺寸。
8.一种用于最佳化具有电路层的一种堆栈式影像传感器的平面布局的方法，所述电路层具有多个模拟-数字转换器，每一个所述模拟-数字转换器通讯式耦合于在位于所述电路层之上的传感器层中布置以形成相连的二维像素数组的多个像素子数组中不同的一个，其包括：
决定在所述像素数组内的像素子数组的数目；
将所述像素子数组分割成像素子数组群组，所述像素子数组群组形成一个像素子数组群组的二维数组；
通过在所述像素数组群组的一列下方的每一个电路层区域内选择一个数目用于放置模拟-数字转换器的位置，形成一个不间断且相连的全域型空间，其中所述模拟-数字转换器位置的数目是至少在所述像素子数组群组的所述列中的像素子数组的数目。
9.根据权利要求8所述的方法，其中所述分割步骤包括分割所述像素子数组，以使所述像素子数组群组是不同、不重迭且相连的。
10.根据权利要求8所述的方法，其中所述分割步骤包括将所述像素子数组分割成所述像素子数组群组的数目的整数除数。
11.根据权利要求8所述的方法，更包括决定在所述电路层上不同的全域型空间的数目。
12.根据权利要求8所述的方法，更包括决定模拟-数字转换器的空间尺寸，以使完全适合在像素子数组群组下方的模拟-数字转换器的数目超过在所述群组中的像素子数组的数目。
13.根据权利要求8所述的方法，更包括决定平面布局的限制条件。
14.根据权利要求8所述的方法，其中所述形成步骤包括最大化不间断且相连的全域型空间。
15.根据权利要求8所述的方法，其中所述形成步骤更包括用数学最佳化算法最佳化一个或多个相连的全域型空间的区域。
16.一种平面布局最佳化的堆栈式影像传感器，包括：
传感器层，其具有形成相连的二维像素数组的多个像素子数组；
电路层，其具有局部型空间，所述局部型空间包括与至少一个不被模拟-数字转换器中断的相连的全域型空间交错的多个模拟-数字转换器；
其中每一个所述像素子数组通讯式耦合于所述多个模拟-数字转换器中不同的一个，且所述多个像素子数组群组是相连、不重迭且不同的；
其中在所述像素子数组群组的每一列下方的模拟-数字转换器的数目是至少每列中的像素子数组的数目，且所述多个模拟-数字转换器中的每一个是在构成像素子数组群组的每一个像素子数组的下方；以及
其中每一个模拟-数字转换器的至少一部分位于与其通讯式耦合的像素子数组像素子数组的下方，且所述全域型空间的数目等于在像素子数组群组的一列中的像素子数组群组的数目的一半。
17.一种平面布局最佳化的堆栈式影像传感器，包括：
传感器层，其具有形成相连的二维像素数组的多个像素子数组；
电路层，其具有局部型空间，所述局部型空间包括与至少一个不被模拟-数字转换器中断的相连的全域型空间交错的多个模拟-数字转换器；
其中每一个所述像素子数组通讯式耦合于所述多个模拟-数字转换器中不同的一个，且所述多个像素子数组群组是相连、不重迭且不同的；
其中在所述像素子数组群组的每一列下方的模拟-数字转换器的数目超过所述像素子数组群组中的像素子数组的数目，且在所述像素子数组群组的每一列下方的模拟-数字转换器的数目是至少在所述列中的像素子数组的数目；
其中每一个所述多个模拟-数字转换器中的一部分是在构成像素子数组群组的每一个像素子数组的下方，且所述全域型空间的面积通过将一个模拟-数字转换器定位于所述多个像素子数组群组中包括与所述模拟-数字转换器通讯式耦合的像素子数组的像素子数组群组以外的一个像素子数组群组的下方而增加；以及
其中在所述电路层的一个全等且在一个像素子数组下方的区域完全是全域型空间，且所述全域型空间的两个尺寸超过所述像素子数组的两个各别的尺寸。
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