TWI549410B - 開關電源電路及方法 - Google Patents

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陳躍東
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Description

開關電源電路及方法
本發明涉及一種電子電路，更具體地說，本發明涉及一種開關電源電路及方法。
開關電源電路由於高效率，在電源轉換領域得到了廣泛應用。在應用中，開關電源電路的開關頻率通常被設置得比較高，以減小無源器件（如變壓器、濾波器）的尺寸。但高的開關頻率使得開關損耗較大。為了減小開關損耗的同時保持較高的開關頻率，引入了諧振技術。諧振技術通常在開關電源電路的功率級和輸出負載之間耦接由電感和電容構成的諧振槽，並通過調節開關電源電路的開關頻率來調節輸出功率。 第1圖示意性地示出了使用諧振技術的開關電源電路的電路增益Gain隨頻率f變化的曲線圖，其中f為歸一化的頻率。第1圖示出了電路的品質因數Q為1、0.3和0.15時的三條曲線圖。第1圖所示陰影部分諧振槽中電容起主導作用，此時電路的工作模式被定義為容性模式；而在陰影部分外部，諧振槽中電感起主導作用，此時電路的工作模式被定義為感性模式。當系統的開關頻率位於諧振頻率fr 的左側時，如果此時突發重載，或者甚至短路的情形，即Q值突然變大，那麼開關電源電路會由正常感性區進入容性區。在感性模式下，功率級中的功率開關可被控制為零電壓開通（zero voltage switching，ZVS）。相反的，容性模式應該被避免。在容性模式下，功率級中的功率開關不能被控制為零電壓開通，使得開關損耗增大。更為嚴重的是，在容性模式下，功率開關的寄生二極體將會出現反向恢復問題，導致上下功率開關直通，而直通問題將很可能損壞功率開關。因此在電路控制中，有必要對電路的工作模式進行檢測以避免容性模式。
因此本發明的目的在於解決現有技術的上述技術問題，提出一種改進的開關電源電路及方法。 為實現上述目的，本發明提出了一種開關電源電路，包括：輸入埠，接收輸入電壓；輸出埠，提供輸出電壓；功率級，該功率級包括串聯耦接在輸入埠和參考地之間的第一功率開關和第二功率開關；諧振槽，耦接在第一功率開關和第二功率開關的串聯耦接節點和輸出埠之間，該諧振槽包括諧振電感和諧振電容；時鐘信號產生器，提供時鐘信號；極性判斷電路，接收表徵流過諧振電感的電流的電流採樣信號和時鐘信號，該極性判斷電路基於電流採樣信號和時鐘信號產生容性判斷信號；控制與邏輯電路，耦接至時鐘信號產生器和極性判斷電路，接收時鐘信號和容性判斷信號，並基於時鐘信號和容性判斷信號產生第一邏輯信號和第二邏輯信號；邏輯延遲電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，並基於第一邏輯信號和第二邏輯信號產生第一邏輯延遲信號和第二邏輯延遲信號；驅動電路，耦接至邏輯延遲電路接收第一邏輯延遲信號和第二邏輯延遲信號，產生第一驅動信號和第二驅動信號，用以分別控制第一功率開關和第二功率開關的運行。 為實現上述目的，本發明還提出了一種開關電源電路，包括：輸入埠，接收輸入電壓；輸出埠，提供輸出電壓；功率級，該功率級包括串聯耦接在輸入埠和參考地之間的第一功率開關和第二功率開關；諧振槽，耦接在第一功率開關和第二功率開關的串聯耦接節點和輸出埠之間，該諧振槽包括諧振電感和諧振電容；時鐘信號產生器，提供時鐘信號；極性判斷電路，接收表徵流過諧振電感的電流的電流採樣信號和時鐘信號，該極性判斷電路基於電流採樣信號和時鐘信號產生容性判斷信號；控制與邏輯電路，耦接至時鐘信號產生器和極性判斷電路，接收時鐘信號和容性判斷信號，並基於時鐘信號和容性判斷信號產生第一邏輯信號和第二邏輯信號；中間電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，並基於第一邏輯信號和第二邏輯信號產生第一邏輯延遲信號和第二邏輯延遲信號；驅動電路，耦接至中間電路接收第一邏輯延遲信號和第二邏輯延遲信號，產生第一驅動信號和第二驅動信號，用以分別控制第一功率開關和第二功率開關的運行。 為實現上述目的，本發明還提出了一種用於開關電源電路的方法，該開關電源電路接收輸入電壓，產生輸出電壓，該開關電源電路包括功率級和諧振槽，該功率級具有串聯耦接的第一功率開關和第二功率開關，該諧振槽包括諧振電感和諧振電容，該方法包括：提供具有50%占空比的時鐘信號和反相時鐘信號，該時鐘信號和反相時鐘信號互補；提供表徵流過諧振電感的電流的電流採樣信號；檢測該電流採樣信號的方向：若在反相時鐘信號的上升沿該方向為正且在時鐘信號的上升沿該方向為負，根據第一功率開關和第二功率開關串聯耦接節點處的電壓提供死區時間信號；反之，若在反相時鐘信號的上升沿該方向為負或在時鐘信號的上升沿該方向為正，提供定時信號，根據定時信號提供當前開關週期的死區時間信號；回應時鐘信號、反相時鐘信號和死區時間信號，產生第一邏輯信號和第二邏輯信號；對該第一邏輯信號和第二邏輯信號進行延遲，產生第一邏輯延遲信號和第二邏輯延遲信號，用以分別控制第一功率開關和第二功率開關的運行。 根據本發明各方面的上述開關電源電路及方法，能有效檢測出系統是否將進入容性模式，從而避免系統工作在容性模式下。
下面將詳細描述本發明的具體實施例，應當注意，這裡描述的實施例只用於舉例說明，並不用於限制本發明。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對於本領域普通技術人員顯而易見的是：不必採用這些特定細節來實行本發明。在其他實例中，為了避免混淆本發明，未具體描述公知的電路、材料或方法。 在整個說明書中，對“一個實施例”、“實施例”、“一個示例”或“示例”的提及意味著：結合該實施例或示例描述的特定特徵、結構或特性被包含在本發明至少一個實施例中。因此，在整個說明書的各個地方出現的短語“在一個實施例中”、“在實施例中”、“一個示例”或“示例”不一定都指同一實施例或示例。此外，可以以任何適當的組合和/或子組合將特定的特徵、結構或特性組合在一個或多個實施例或示例中。此外，本領域普通技術人員應當理解，在此提供的附圖都是為了說明的目的，並且附圖不一定是按比例繪製的。應當理解，當稱元件“耦接到”或“連接到”另一元件時，它可以是直接耦接或耦接到另一元件或者可以存在中間元件。相反，當稱元件“直接耦接到”或“直接連接到”另一元件時，不存在中間元件。相同的附圖標記指示相同的元件。這裡使用的術語“和/或”包括一個或多個相關列出的專案的任何和所有組合。 第2圖為根據本發明實施例的開關電源電路100的電路結構示意圖。在第2圖所示實施例中，該開關電源電路100包括：輸入埠101，接收輸入電壓VIN ；輸出埠102，提供輸出電壓VO ；功率級103，該功率級103包括串聯耦接在輸入埠101和參考地之間的第一功率開關31和第二功率開關32；諧振槽104，耦接在第一功率開關31和第二功率開關32的串聯耦接節點（即開關節點）SW和輸出埠102之間，該諧振槽包括諧振電感41和諧振電容42；時鐘信號產生器105，提供時鐘信號CLK；極性判斷電路106，接收表徵流過諧振電感41的電流的電流採樣信號VCS 和時鐘信號CLK，該極性判斷電路106基於電流採樣信號VCS 和時鐘信號CLK產生容性判斷信號MC ；控制與邏輯電路107，耦接至時鐘信號產生器105和極性判斷電路106，接收時鐘信號CLK和容性判斷信號MC ，並基於時鐘信號CLK和容性判斷信號MC 產生第一邏輯信號H1和第二邏輯信號L1；邏輯延遲電路108，耦接至控制與邏輯電路107接收第一邏輯信號H1和第二邏輯信號L1，並基於第一邏輯信號H1和第二邏輯信號L1產生第一邏輯延遲信號HD和第二邏輯延遲信號LD；驅動電路109，耦接至邏輯延遲電路108接收第一邏輯延遲信號HD和第二邏輯延遲信號LD，產生第一驅動信號HG和第二驅動信號LG，用以分別控制第一功率開關31和第二功率開關32的運行。 在一個實施例中，該極性判斷電路106判斷第一邏輯信號H1和第二邏輯信號L1下降沿（即從邏輯高電平跳變為邏輯低電平）時刻電流採樣信號VCS 的電流極性，產生容性判斷信號MC 。若在第一邏輯信號H1的下降沿電流採樣信號VCS 的方向為正（即流過諧振電感41的電流IL 為從節點SW流向輸出埠102），或者在第二邏輯信號L1的下降沿電流採樣信號VCS 的方向為負（即流過諧振電感41的電流IL 為從輸出埠102流向節點SW），則開關電源電路將會進入感性模式。此時系統的工作模式為所期望的模式。反之，若在第一邏輯信號H1的下降沿電流採樣信號VCS 的方向為負（即流過諧振電感41的電流IL 為從輸出埠102流向節點SW），或者在第二邏輯信號L1的下降沿電流採樣信號VCS 的方向為正（即流過諧振電感41的電流IL 為從節點SW流向輸出埠102），則開關電源電路將會進入容性模式。此時，邏輯與控制電路啟動容性保護，以避免系統處於容性模式。 從下文的闡述中可以看到，在開關電源電路100中，第一邏輯信號H1的下降沿即為時鐘信號CLK的下降沿。 第3圖示意性地示出了根據本發明實施例的開關電源電路200的電路結構圖。在第3圖所示實施例中，諧振槽104包括串聯耦接在節點SW和參考地之間的諧振電感41、諧振電容42以及勵磁電感43（即所謂的LLC諧振電路）。該開關電源電路200進一步包括採樣電容110和採樣電阻111，該採樣電容110與採樣電阻111串聯耦接後與諧振電容42並聯耦接；其中該電流採樣信號VCS 在採樣電容110與採樣電阻111的串聯耦接節點處提供。開關電源電路200的其他電路結構與開關電源電路100相似，為敘述簡明，這裡不再詳述。 第4圖示意性地示出了根據本發明實施例的極性判斷電路106的電路結構圖。在第4圖所示實施例中，該極性判斷電路106包括：正向比較器61，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號VCS ，第二輸入端子接收第一門限信號Vth1 ，該正向比較器61基於電流採樣信號VCS 和第一門限信號Vth1 產生正向比較信號；負向比較器62，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號VCS ，第二輸入端子接收第二門限信號Vth2 ，該負向比較器62基於電流採樣信號VCS 和第二門限信號Vth2 產生負向比較信號；第一D觸發器63，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號CLKN（即時鐘信號CLK的互補信號），重定端子Rst接收時鐘信號CLK，該第一D觸發器63基於正向比較信號和反相時鐘信號CLKN的上升沿在其輸出端子產生正向判斷信號，並在時鐘信號CLK的上升沿將正向判斷信號重定（如重定為邏輯低電平）；第二D觸發器64，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至負向比較器62的輸出端子接收負向比較信號，時鐘輸入端子接收時鐘信號CLK，重定端子Rst接收反相時鐘信號CLKN，該第二D觸發器64基於負向比較信號和時鐘信號CLK的上升沿在其輸出端子產生負向判斷信號，並在反相時鐘信號CLKN的上升沿將負向判斷信號重定；邏輯或電路65，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負向判斷信號，該邏輯或電路65基於正向判斷信號和負向判斷信號在其輸出端子產生該容性判斷信號MC 。 在一個實施例中，該第一門限信號Vth1 和第二門限信號Vth2 互為相反數，即Vth1 =-Vth2 ，且該第一門限信號Vth1 和第二門限信號Vth2 的絕對值在零值附近，如Vth1 =50mV；Vth2 =-50mV。 第5圖示意性地示出了根據本發明實施例的控制與邏輯電路107的電路結構圖。在第5圖所示實施例中，該控制與邏輯電路107包括：計時器71，提供定時信號Tout ；第一邏輯與電路72，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至計時器71接收定時信號Tout ，第二輸入端子接收容性判斷信號MC ，該第一邏輯與電路72基於定時信號Tout 和容性判斷信號MC 在其輸出端子產生容性重定信號RC ；第一邏輯或電路73，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路72的輸出端子接收容性重定信號RC ，第二輸入端子接收第一死區設定信號Td1 ，該第一邏輯或電路73基於容性重定信號RC 和第一死區設定信號Td1 在其輸出端子產生第一重定信號；第二邏輯或電路74，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路72的輸出端子接收容性重定信號RC ，第二輸入端子接收第二死區設定信號Td2 ，該第二邏輯或電路74基於容性重定信號RC 和第二死區設定信號Td2 在其輸出端子產生第二重定信號；第一RS觸發器75，具有置位輸入端子S、復位輸入端子R和輸出端子Q，其置位輸入端子S接收時鐘信號CLK，重定輸入端子R耦接至第一邏輯或電路73的輸出端子接收第一重定信號，該第一RS觸發器75基於時鐘信號CLK和第一重定信號在其輸出端子產生第一死區時間信號；第二RS觸發器76，具有置位輸入端子S、復位輸入端子R和輸出端子Q，其置位輸入端子S接收反相時鐘信號CLKN，重定輸入端子R耦接至第二邏輯或電路74的輸出端子接收第二重定信號，該第二RS觸發器76基於反相時鐘信號CLKN和第二重定信號在其輸出端子產生第二死區時間信號；邏輯或非電路77，具有第一輸入端子、第二輸入端子、第一輸出端子和第二輸出端子，其第一輸入端子耦接至第一RS觸發器75的輸出端子接收第一死區時間信號，第二輸入端子耦接至第二RS觸發器76的輸出端子接收第二死區時間信號，該邏輯或非電路77基於第一死區時間信號和第二死區時間信號，在第一輸出端子產生死區時間信號ADT，在第二輸出端子產生非死區時間信號NADT；第二邏輯與電路78，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路77接收非死區時間信號NADT，第二輸入端子接收時鐘信號CLK，該第二邏輯與電路78基於時鐘信號CLK和非死區時間信號NADT在其輸出端子產生第一邏輯信號H1；第三邏輯與電路79，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路77接收非死區時間信號NADT，第二輸入端子接收反相時鐘信號CLKN，該第三邏輯與電路79基於反相時鐘信號CLKN和非死區時間信號NADT在其輸出端子產生第二邏輯信號L1。 在一個實施例中，該定時信號Tout 的有效（如邏輯高電平）時長大於第一死區設定信號Td1 和第二死區設定信號Td2 的有效（如邏輯高電平）時長。 在一個實施例中，該第一死區設定信號Td1 和第二死區設定信號Td2 可根據開關電源電路的實際情況做適應性變化。例如，該第一死區設定信號Td1 和第二死區設定信號Td2 根據開關節點SW處的電壓VSW 的變化而變化。 由於第二邏輯與電路78和第三邏輯與電路79的作用，第一邏輯信號H1的下降沿即為時鐘信號CLK的下降沿（反相時鐘信號CLKN的上升沿），第二邏輯信號L1的下降沿即為反相時鐘信號CLKN的下降沿（時鐘信號CLK的上升沿）。 第6圖示意性地示出了根據本發明實施例的邏輯延遲電路108的電路結構圖。在第6圖所示實施例中，該邏輯延遲電路108包括：第一短脈衝電路81，接收反相時鐘信號CLKN，並基於反相時鐘信號CLKN的上升沿產生第一短脈衝信號P1；第一邏輯或單元83，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一短脈衝電路81接收第一短脈衝信號P1，第二輸入端子接收第一邏輯信號H1，該第一邏輯或單元83基於第一短脈衝信號P1和第一邏輯信號H1在其輸出端子產生第一邏輯延遲信號HD；第二短脈衝電路82，接收時鐘信號CLK，並基於時鐘信號CLK的上升沿產生第二短脈衝信號P2；第二邏輯或單元84，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第二短脈衝電路82接收第二短脈衝信號P2，第二輸入端子接收第二邏輯信號L1，該第二邏輯或單元84基於第二短脈衝信號P2和第二邏輯信號L1在其輸出端子產生第二邏輯延遲信號LD。經過短脈衝電路和邏輯或單元，第一邏輯信號H1和第二邏輯信號L1被分別延遲了短脈衝時間段，得到第一邏輯延遲信號HD和第二邏輯延遲信號LD。 第7圖示意性地示出了根據本發明實施例的時鐘信號產生器105的電路結構圖。在第7圖所示實施例中，該時鐘信號產生器105包括：供電節點51，耦接至供電電源Vcc；中間節點52；第一電流源53和第一控制開關54，串聯耦接在供電節點51和中間節點52之間；第二電流源55和第二控制開關56，串聯耦接在中間節點52和參考地之間；第三控制開關57，具有第一端子和第二端子，其第一端子耦接至中間節點52；充電電容58，耦接在第三控制開關57的第二端子和參考地之間；第一比較器91，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收第一臨界值Vc1，第二輸入端子耦接至充電電容58接收充電電容58兩端電壓Vct，該第一比較器91基於第一臨界值Vc1和充電電容58兩端電壓Vct產生第一比較信號；第二比較器92，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收第二臨界值Vc2，其第二輸入端子耦接至充電電容58接收充電電容58兩端電壓Vct，該第二比較器92基於第二臨界值Vc2和充電電容58兩端電壓Vct產生第二比較信號；RS觸發器93，具有置位輸入端子S、復位輸入端子R、第一輸出端子Q和第二輸出端子/Q，其置位輸入端子S耦接至第一比較器91的輸出端子接收第一比較信號，其重定輸入端子R耦接至第二比較器92的輸出端子接收第二比較信號，該RS觸發器93基於第一比較信號和第二比較信號在其第一輸出端子Q產生時鐘信號CLK，在其第二輸出端子/Q產生反相時鐘信號CLKN。 在一個實施例中，該第一控制開關54由時鐘信號CLK控制導通與斷開，該第二控制開關56由反相時鐘信號CLKN控制導通與斷開，該第三控制開關57由非死區時間信號NADT控制導通與斷開。其中第一功率開關31和第二功率開關32在非死區時間信號NADT有效時間（如邏輯高電平），即非死區時間內至少有一個被導通，在死區時間信號ADT有效時間（如邏輯高電平），即死區時間內均被斷開。由於第三控制開關57的存在，時鐘信號產生器105在死區時間內暫停振盪，使得時鐘信號CLK和反相時鐘信號CLKN的高電平寬度基本相同，帶來50%的占空比。 在一個實施例中，第一臨界值Vc1小於第二臨界值Vc2，例如Vc1=1V，Vc2=3V。 以下結合第8圖闡述開關電源電路100和/或200的運行原理。 1）0~t0時刻：如第8圖所示，在開始時刻時鐘信號CLK為邏輯低電平、反相時鐘信號CLKN為邏輯高電平，此時已經歷了死區時間，則第一功率開關31被斷開，第二功率開關32被導通，則開關節點SW處電壓VSW 被拉至地。流過諧振電感41的電流從正向峰值開始減小，減小至零後開始反向增大。相應地，電流採樣信號VCS 也從其正向峰值開始減小，減小至零後開始反向增大。 在時鐘信號產生器105處，第一控制開關54被斷開，第二控制開關56被導通，第三控制開關57被導通。此時，第二電流源55給充電電容58放電，充電電容58兩端電壓Vct開始減小。直至t0時刻，充電電容58兩端電壓Vct減小至小於第一臨界值Vc1時，第一比較信號變為邏輯高電平，從而置位RS觸發器93，使得時鐘信號CLK跳變為邏輯高電平，反相時鐘信號CLKN跳變為邏輯低電平。 在極性判斷電路106處，正向比較器61比較電流採樣信號VCS 與第一門限信號Vth1 的大小，負向比較器62比較電流採樣信號VCS 與第二門限信號Vth2 的大小。如上所述，時鐘信號CLK在t0時刻出現上升沿（從邏輯低電平跳變為邏輯高電平）。如第8圖所示，此時電流採樣信號VCS 小於第二門限信號Vth2 （流過諧振電感41的電流方向為負），因此，反向比較信號為邏輯低電平，該低電平的反向比較信號不對第二D觸發器64進行觸發，則容性判斷信號MC 為邏輯低電平，表明此時開關電源電路將會進入感性模式。 在控制與邏輯電路107處，由於此時容性判斷信號MC 為邏輯低電平，則容性重定信號RC 也為邏輯低電平，因此第一重定信號由第一死區設定信號Td1 決定、第二重定信號由第二死區設定信號Td2 決定。因此，死區時間信號ADT和非死區時間信號NADT也由第一死區設定信號Td1 和第二死區設定信號Td2 決定。 在邏輯延遲電路108處，第二短脈衝電路82在t0時刻回應時鐘信號CLK的上升沿，產生第二短脈衝信號P2。該第二短脈衝信號P2經由第二邏輯或單元84被疊加到第二邏輯信號L1上，產生第二邏輯延遲信號LD。因此，第二功率開關32在t0時刻之後的短脈衝時間段後被斷開，也即第二功率開關32的斷開時間滯後時鐘信號CLK的上升沿一短脈衝時間段。 2）t0~t1時刻：如上所述，t0時刻，反相時鐘信號CLKN跳變為邏輯低電平，時鐘信號CLK跳變為邏輯高電平，第二功率開關32繼續導通短脈衝時間後被斷開。隨後，在經過死區時間後，第一邏輯信號H1（第一驅動信號HG）跳變為邏輯高電平。相應地，第一功率開關31被導通。 在時鐘信號產生器105處，第一控制開關54被導通，第二控制開關56被斷開，第三控制開關57被導通。此時，第一電流源53給充電電容58充電，充電電容58兩端電壓Vct開始線性增大。直至t1時刻，充電電容58兩端電壓Vct增大至大於第二臨界值Vc2，第二比較信號變為邏輯高電平，從而重定RS觸發器93，使得時鐘信號CLK跳變為邏輯低電平，反相時鐘信號CLKN跳變為邏輯高電平。 由第8圖可見，在t1時刻，電流採樣信號VCS 大於第一門限信號Vth1 （流過諧振電感41的電流方向為正），則正向比較信號為邏輯低電平，該低電平的正向比較信號不對第一D觸發器63進行觸發，則容性判斷信號MC 為邏輯低電平，表明此時開關電源電路將會進入感性模式。因此，控制與邏輯電路107、邏輯延遲電路108如前所述工作。 3）t1~t2時刻：開關電源電路100和200這個時間段內的運行與0~t0時刻相似。但由第8圖可見，在時鐘信號CLK跳變為邏輯高電平、反相時鐘信號CLKN跳變為邏輯低電平的t2時刻，電流採樣信號VCS 大於第二門限信號Vth2 （流過諧振電感41的電流方向為正），則反向比較信號為邏輯高電平，該高電平的反向比較信號觸發第二D觸發器64，使得負向判斷信號為正，經由邏輯或電路65後，容性判斷信號MC 也為邏輯高電平，表明此時開關電源電路將會進入容性模式。 相應地，在控制與邏輯電路107處，定時信號Tout 開始發生作用。在定時信號Tout 有效（如邏輯高電平）的時間段內，容性重定信號RC 經由第一邏輯或電路73後將第一RS觸發器75重定、經由第二邏輯或電路74後將第二RS觸發器76復位。因此，死區時間信號ADT由定時信號Tout 決定，死區時間被延長。也就是說，此時，開關電源電路100與200啟動容性保護。 如第8圖所示，直至t3時刻，電流恢復正常極性，開關節點SW處的電壓VSW 被沖高。相應地，第一死區設定信號Td1 變為邏輯高電平，從而重定第一RS觸發器75的輸出，開關電源電路100與200恢復正常運行，第一功率開關31被導通、第二功率開關32被斷開，系統進入新的工作週期，並如前所述工作。如果計時器71定時結束，第一死區設定信號Td1 沒有出現邏輯正跳變，則Tout 置高，復位第一RS觸發器75的輸出，開關電源電路100與200恢復正常運行，第一功率開關31被導通，系統也進入新的工作週期，並如前所述工作。 由於極性判斷電路106基於時鐘信號CLK和反相時鐘信號CLKN的上升沿判斷電流採樣信號VCS 的電流方向，產生容性判斷信號MC ；而邏輯延遲電路108對第一邏輯信號H1和第二邏輯信號L1進行了短脈衝時間段的延遲，使得第一驅動信號HG和第二驅動信號LG滯後時鐘信號CLK和反相時鐘信號CLKN一短脈衝時間（如幾十納秒）。因此根據本發明前述實施例的開關電源電路在第一功率開關或第二功率開關斷開前對流過諧振電感的電流方向進行檢測並判斷，當判斷結果指示系統將要進入感性模式時，開關電源電路正常運行；當判斷結果指示系統將要進入容性模式時，開關電源電路啟動容性保護。因此，本發明前述實施例的開關電源電路可以有效檢測出系統是否將進入容性模式，從而避免系統工作容性模式下，避免了容性開關的發生。 在一個實施例中，該開關電源電路不包括邏輯延遲電路108。開關電源電路通過系統各電路模組自身的延遲起到延遲作用。如第9圖所示的根據本發明實施例的開關電源電路300的電路結構示意圖。在第9圖所示實施例中，該開關電源電路300包括：輸入埠101，接收輸入電壓VIN ；輸出埠102，提供輸出電壓VO ；功率級103，該功率級103包括串聯耦接在輸入埠101和參考地之間的第一功率開關31和第二功率開關32；諧振槽104，耦接在第一功率開關31和第二功率開關32的串聯耦接節點（即開關節點）SW和輸出埠102之間，該諧振槽包括諧振電感41和諧振電容42；時鐘信號產生器105，提供時鐘信號CLK；極性判斷電路106，接收表徵流過諧振電感41的電流的電流採樣信號VCS 和時鐘信號CLK，該極性判斷電路106基於電流採樣信號VCS 和時鐘信號CLK產生容性判斷信號MC ；控制與邏輯電路107，耦接至時鐘信號產生器105和極性判斷電路106，接收時鐘信號CLK和容性判斷信號MC ，並基於時鐘信號CLK和容性判斷信號MC 產生第一邏輯信號H1和第二邏輯信號L1；中間電路112，耦接至控制與邏輯電路107接收第一邏輯信號H1和第二邏輯信號L1，並基於第一邏輯信號H1和第二邏輯信號L1產生第一邏輯延遲信號HD和第二邏輯延遲信號LD；驅動電路109，耦接至中間電路112接收第一邏輯延遲信號HD和第二邏輯延遲信號LD，產生第一驅動信號HG和第二驅動信號LG，用以分別控制第一功率開關31和第二功率開關32的運行。 在一個實施例中，該中間電路112包括各種中間處理模組，如緩衝模組、邏輯模組等等，由於第一邏輯信號H1和第二邏輯信號L1在傳輸時，各中間處理模組本身具有一定的傳輸延遲（如幾十納秒），因此第一邏輯延遲信號HD和第二邏輯延遲信號LD相比於第一邏輯信號H1和第二邏輯信號L1具有一定的延遲。 第10圖示意性地示出了第9圖所示開關電源電路300中各信號的時序波形圖。第10圖所示波形與第8圖所示波形相似，與第8圖所示波形不同的是，在第10圖中，第一邏輯延遲信號HD和第二邏輯延遲信號LD相比於第一邏輯信號H1和第二邏輯信號L1，其上升沿和下降沿均有一定時間的延遲。 在開關電源電路300中，由於極性判斷電路106基於時鐘信號CLK和反相時鐘信號CLKN的上升沿判斷電流採樣信號VCS 的電流方向，產生容性判斷信號MC ；而中間電路112對第一邏輯信號H1和第二邏輯信號L1進行了一定時間的延遲，使得第一驅動信號HG和第二驅動信號LG滯後時鐘信號CLK和反相時鐘信號CLKN一定時間（如幾十納秒）。因此根據本發明實施例的開關電源電路300在第一功率開關或第二功率開關斷開前對流過諧振電感的電流方向進行檢測並判斷，當判斷結果指示系統將要進入感性模式時，開關電源電路正常運行；當判斷結果指示系統將要進入容性模式時，開關電源電路啟動容性保護。因此，本發明前述實施例的開關電源電路300也可以有效檢測出系統是否將進入容性模式，從而避免系統工作容性模式下，避免了容性開關的發生。 在實際運行中，某些情況（如輸出短路等）下，在時鐘信號/反相時鐘信號上升沿時，極性判斷電路的判斷結果為系統將進入感性狀態，而流過諧振電感的電流變化非常快，可能導致在第一功率開關/第二功率開關導通時，流過諧振電感的電流已改變方向，使得系統依舊可能進入容性模式。為了避免出現上述情況，根據本發明的實施例，提出了“再次確認（double check）”（即多次檢測容性模式）的方法。 第11圖示意性地示出了根據本發明實施例的極性判斷電路106-1的電路結構圖。在第11圖所示實施例中，該極性判斷電路106-1包括：正向比較器61，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號VCS ，第二輸入端子接收第一門限信號Vth1 ，該正向比較器61基於電流採樣信號VCS 和第一門限信號Vth1 產生正向比較信號；負向比較器62，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號VCS ，第二輸入端子接收第二門限信號Vth2 ，該負向比較器62基於電流採樣信號VCS 和第二門限信號Vth2 產生負向比較信號；第一D觸發器63，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號CLKN，重定端子Rst接收時鐘信號CLK，該第一D觸發器63基於正向比較信號和反相時鐘信號CLKN的上升沿在其輸出端子產生正向判斷信號，並在時鐘信號CLK的上升沿將正向判斷信號重定；第二D觸發器64，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至負向比較器62的輸出端子接收負向比較信號，時鐘輸入端子接收時鐘信號CLK，重定端子Rst接收反相時鐘信號CLKN，該第二D觸發器64基於負向比較信號和時鐘信號CLK的上升沿在其輸出端子產生負向判斷信號，並在反相時鐘信號CLKN的上升沿將負向判斷信號重定；第一延遲電路66，接收反相時鐘信號CLKN，對該反相時鐘信號CLKN進行上升沿延遲，產生反相時鐘延遲信號；第三D觸發器68，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時鐘輸入端子耦接至第一延遲電路66接收反相時鐘延遲信號，重定端子Rst接收時鐘信號CLK，該第三D觸發器68基於正向比較信號和反相時鐘延遲信號的上升沿在其輸出端子產生正向確認信號，並在時鐘信號CLK的上升沿將正向確認信號重定；第二延遲電路67，接收時鐘信號CLK，對該時鐘信號CLK進行上升沿延遲，產生時鐘延遲信號；第四D觸發器69，具有觸發輸入端子D、時鐘輸入端子、重定端子Rst和輸出端子，其觸發輸入端子D耦接至負向比較器62的輸出端子接收負向比較信號，時鐘輸入端子耦接至第二延遲電路67接收時鐘延遲信號，重定端子Rst接收反相時鐘信號CLKN，該第四D觸發器69基於負向比較信號和時鐘延遲信號的上升沿在其輸出端子產生負向確認信號，並在反相時鐘信號CLKN的上升沿將負向確認信號重定；邏輯或電路65，接收正向判斷信號、正向確認信號、負向判斷信號和負向確認信號，並基於正向判斷信號、正向確認信號、負向判斷信號和負向確認信號產生該容性判斷信號MC 。 在一個實施例中，第一延遲電路66和第二延遲電路67的延遲時間等於開關電源電路的最小死區時間。 圖第12圖示意性示出了根據本發明實施例的用於開關電源電路的方法流程圖300。該開關電源電路接收輸入電壓，產生輸出電壓，該開關電源電路包括功率級和諧振槽，該功率級具有串聯耦接的第一功率開關和第二功率開關，該諧振槽包括諧振電感和諧振電容，該方法包括： 步驟301，提供時鐘信號和反相時鐘信號，該時鐘信號和反相時鐘信號互補； 步驟302，提供表徵流過諧振電感的電流的電流採樣信號； 步驟303，檢測該電流採樣信號的方向：若在反相時鐘信號的上升沿該方向為正且在時鐘信號的上升沿該方向為負，進入步驟304；反之，若在反相時鐘信號的上升沿該方向為負或在時鐘信號的上升沿該方向為正，進入步驟305； 步驟304，根據第一功率開關和第二功率開關串聯耦接節點處的電壓提供死區時間信號； 步驟305，提供定時信號，根據定時信號提供當前開關週期的死區時間信號； 步驟306，回應時鐘信號、反相時鐘信號和死區時間信號，產生第一邏輯信號和第二邏輯信號； 步驟307，對該第一邏輯信號和第二邏輯信號進行延遲，產生第一邏輯延遲信號和第二邏輯延遲信號，用以分別控制第一功率開關和第二功率開關的運行。 在一個實施例中，該時鐘信號和反相時鐘信號各具有50%占空比。 在一個實施例中，該步驟303“檢測該電流採樣信號的方向”進一步包括：對反相時鐘信號的上升沿和時鐘信號的上升沿分別進行延遲，產生時鐘延遲信號和反相時鐘延遲信號；若在反相時鐘信號的上升沿和反相時鐘延遲信號的上升沿該方向均為正，且在時鐘信號的上升沿和時鐘延遲信號的上升沿該方向均為負，根據第一功率開關和第二功率開關串聯耦接節點處的電壓提供死區時間信號；若在反相時鐘信號的上升沿或反相時鐘延遲信號的上升沿該方向為負，或在時鐘信號的上升沿或時鐘延遲信號的上升沿該方向為正，提供定時信號，根據定時信號提供當前開關週期的死區時間信號。 雖然已參照幾個典型實施例描述了本發明，但應當理解，所用的術語是說明和示例性、而非限制性的術語。由於本發明能夠以多種形式具體實施而不脫離發明的精神或實質，所以應當理解，上述實施例不限於任何前述的細節，而應在隨附申請專利範圍所限定的精神和範圍內廣泛地解釋，因此落入申請專利範圍或其等效範圍內的全部變化和改型都應為隨附申請專利範圍所涵蓋。
ADT‧‧‧死區時間信號
f‧‧‧頻率
fr‧‧‧諧振頻率
Gain‧‧‧電路增益
Q‧‧‧品質因數
CLK‧‧‧時鐘信號
CLKN‧‧‧反相時鐘信號
H1‧‧‧第一邏輯信號
HD‧‧‧第一邏輯延遲信號
HG‧‧‧第一驅動信號
L1‧‧‧第二邏輯信號
LD‧‧‧第二邏輯延遲信號
LG‧‧‧第二驅動信號
Mc‧‧‧容性判斷信號
NADT‧‧‧非死區時間信號
P1‧‧‧第一短脈衝信號
P2‧‧‧第二短脈衝信號
Q‧‧‧第一輸出端子
/Q‧‧‧第二輸出端子
R‧‧‧復位輸入端子
RC‧‧‧容性重定信號
Rst‧‧‧重定端子
S‧‧‧置位輸入端子
SW‧‧‧節點
Td1‧‧‧第一死區設定信號
Td2‧‧‧第二死區設定信號
Tout‧‧‧定時信號
Vc1‧‧‧第一臨界值
Vc2‧‧‧第二臨界值
Vcc‧‧‧供電電源
VCS‧‧‧電流採樣信號
Vct‧‧‧兩端電壓
VIN‧‧‧接收輸入電壓
VO‧‧‧提供輸出電壓
VSW‧‧‧電壓
Vth1‧‧‧第一門限信號
Vth2‧‧‧第二門限信號
31‧‧‧第一功率開關
32‧‧‧第二功率開關
41‧‧‧諧振電感
42‧‧‧諧振電容
51‧‧‧供電節點
52‧‧‧中間節點
53‧‧‧第一電流源
54‧‧‧第一控制開關
55‧‧‧第二電流源
56‧‧‧第二控制開關
57‧‧‧第三控制開關
61、62‧‧‧負向比較器
63‧‧‧第一D觸發器
64‧‧‧第二D觸發器
65‧‧‧邏輯或電路
66‧‧‧第一延遲電路
67‧‧‧第二延遲電路
68‧‧‧第三D觸發器
69‧‧‧第四D觸發器
71‧‧‧計時器
72‧‧‧第一邏輯與電路
73‧‧‧第一邏輯或電路
74‧‧‧第二邏輯或電路
75‧‧‧第一RS觸發器
76‧‧‧第二RS觸發器
77‧‧‧邏輯或非電路
78‧‧‧第二邏輯與電路
79‧‧‧第三邏輯與電路
81‧‧‧第一短脈衝電路
82‧‧‧第二短脈衝電路
83‧‧‧第一邏輯或單元
84‧‧‧第二邏輯或單元
91‧‧‧第一比較器
92‧‧‧第二比較器
93‧‧‧RS觸發器
100、200、300‧‧‧開關電源電路
101‧‧‧輸入埠
102‧‧‧輸出埠
103‧‧‧功率級
104‧‧‧諧振槽
105‧‧‧時鐘信號產生器
106、106-1‧‧‧極性判斷電路
107‧‧‧控制與邏輯電路
108‧‧‧邏輯延遲電路
109‧‧‧驅動電路
第1圖示意性地示出了使用諧振技術的開關電源電路的電路增益Gain隨頻率f變化的曲線圖； 第2圖為根據本發明實施例的開關電源電路100的電路結構示意圖； 第3圖示意性地示出了根據本發明實施例的開關電源電路200的電路結構圖； 第4圖示意性地示出了根據本發明實施例的極性判斷電路106的電路結構圖； 第5圖示意性地示出了根據本發明實施例的控制與邏輯電路107的電路結構圖； 第6圖示意性地示出了根據本發明實施例的邏輯延遲電路108的電路結構圖； 第7圖示意性地示出了根據本發明實施例的時鐘信號產生器105的電路結構圖； 第8圖示意性地示出了第2圖和第3圖所示開關電源電路100與200中各信號的時序波形圖； 第9圖示意性地示出了根據本發明實施例的開關電源電路300的電路結構圖； 第10圖示意性地示出了第9圖所示開關電源電路300中各信號的時序波形圖； 第11圖示意性地示出了根據本發明實施例的極性判斷電路106-1的電路結構圖； 第12圖示意性示出了根據本發明實施例的用於開關電源電路的方法流程圖300。
CLK‧‧‧時鐘信號
H1‧‧‧第一邏輯信號
HD‧‧‧第一邏輯延遲信號
HG‧‧‧第一驅動信號
L1‧‧‧第二邏輯信號
LD‧‧‧第二邏輯延遲信號
LG‧‧‧第二驅動信號
Mc‧‧‧容性判斷信號
SW‧‧‧節點
VO‧‧‧提供輸出電壓
VCS‧‧‧電流採樣信號
VIN‧‧‧接收輸入電壓
31‧‧‧第一功率開關
32‧‧‧第二功率開關
41‧‧‧諧振電感
42‧‧‧諧振電容
43‧‧‧勵磁電感
100‧‧‧開關電源電路
101‧‧‧輸入埠
102‧‧‧輸出埠
103‧‧‧功率級
104‧‧‧諧振槽
105‧‧‧時鐘信號產生器
106‧‧‧極性判斷電路
107‧‧‧控制與邏輯電路
108‧‧‧邏輯延遲電路
109‧‧‧驅動電路
110‧‧‧採樣電容
111‧‧‧採樣電阻

Claims (10)

  1. 一種開關電源電路，包括： 輸入埠，接收輸入電壓； 輸出埠，提供輸出電壓； 功率級，該功率級包括串聯耦接在輸入埠和參考地之間的第一功率開關和第二功率開關； 諧振槽，耦接在第一功率開關和第二功率開關的串聯耦接節點和輸出埠之間，該諧振槽包括諧振電感和諧振電容； 時鐘信號產生器，提供時鐘信號； 極性判斷電路，接收表徵流過諧振電感的電流的電流採樣信號和時鐘信號，該極性判斷電路基於電流採樣信號和時鐘信號產生容性判斷信號； 控制與邏輯電路，耦接至時鐘信號產生器和極性判斷電路，接收時鐘信號和容性判斷信號，並基於時鐘信號和容性判斷信號產生第一邏輯信號和第二邏輯信號； 邏輯延遲電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，並基於第一邏輯信號和第二邏輯信號產生第一邏輯延遲信號和第二邏輯延遲信號； 驅動電路，耦接至邏輯延遲電路接收第一邏輯延遲信號和第二邏輯延遲信號，產生第一驅動信號和第二驅動信號，用以分別控制第一功率開關和第二功率開關的運行。
  2. 如申請專利範圍第1項所述的開關電源電路，其中該極性判斷電路包括： 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第一門限信號，該正向比較器基於電流採樣信號和第一門限信號產生正向比較信號； 負向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第二門限信號，該負向比較器基於電流採樣信號和第二門限信號產生負向比較信號； 第一D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號，重定端子接收時鐘信號，該第一D觸發器基於正向比較信號和反相時鐘信號的上升沿在其輸出端子產生正向判斷信號； 第二D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，時鐘輸入端子接收時鐘信號，重定端子接收反相時鐘信號，該第二D觸發器基於負向比較信號和時鐘信號的上升沿在其輸出端子產生負向判斷信號； 邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負向判斷信號，該邏輯或電路基於正向判斷信號和負向判斷信號在其輸出端子產生該容性判斷信號。
  3. 如申請專利範圍第1項所述的開關電源電路，其中該控制與邏輯電路包括： 計時器，提供定時信號； 第一邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至計時器接收定時信號，第二輸入端子接收容性判斷信號，該第一邏輯與電路基於定時信號和容性判斷信號在其輸出端子產生容性重定信號； 第一邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路的輸出端子接收容性重定信號，第二輸入端子接收第一死區設定信號，該第一邏輯或電路基於容性重定信號和第一死區設定信號在其輸出端子產生第一重定信號； 第二邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路的輸出端子接收容性重定信號，第二輸入端子接收第二死區設定信號，該第二邏輯或電路基於容性重定信號和第二死區設定信號在其輸出端子產生第二重定信號； 第一RS觸發器，具有置位輸入端子、復位輸入端子和輸出端子，其置位元輸入端子接收時鐘信號，重定輸入端子耦接至第一邏輯或電路的輸出端子接收第一重定信號，該第一RS觸發器基於時鐘信號和第一重定信號在其輸出端子產生第一死區時間信號； 第二RS觸發器，具有置位輸入端子、復位輸入端子和輸出端子，其置位輸入端子接收反相時鐘信號，重定輸入端子耦接至第二邏輯或電路的輸出端子接收第二重定信號，該第二RS觸發器基於反相時鐘信號和第二重定信號在其輸出端子產生第二死區時間信號； 邏輯或非電路，具有第一輸入端子、第二輸入端子、第一輸出端子和第二輸出端子，其第一輸入端子耦接至第一RS觸發器的輸出端子接收第一死區時間信號，第二輸入端子耦接至第二RS觸發器的輸出端子接收第二死區時間信號，該邏輯或非電路基於第一死區時間信號和第二死區時間信號，在第一輸出端子產生死區時間信號，在第二輸出端子產生非死區時間信號； 第二邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路接收非死區時間信號，第二輸入端子接收時鐘信號，該第二邏輯與電路基於時鐘信號和非死區時間信號在其輸出端子產生第一邏輯信號； 第三邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路接收非死區時間信號，第二輸入端子接收反相時鐘信號，該第三邏輯與電路基於反相時鐘信號和非死區時間信號在其輸出端子產生第二邏輯信號。
  4. 如申請專利範圍第1項所述的開關電源電路，其中該邏輯延遲電路包括： 第一短脈衝電路，接收反相時鐘信號，並基於反相時鐘信號的上升沿產生第一短脈衝信號； 第一邏輯或單元，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一短脈衝電路接收第一短脈衝信號，第二輸入端子接收第一邏輯信號，該第一邏輯或單元基於第一短脈衝信號和第一邏輯信號在其輸出端子產生第一邏輯延遲信號； 第二短脈衝電路，接收時鐘信號，並基於時鐘信號的上升沿產生第二短脈衝信號； 第二邏輯或單元，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第二短脈衝電路接收第二短脈衝信號，第二輸入端子接收第二邏輯信號，該第二邏輯或單元基於第二短脈衝信號和第二邏輯信號在其輸出端子產生第二邏輯延遲信號。
  5. 如申請專利範圍第1項所述的開關電源電路，其中該極性判斷電路包括： 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第一門限信號，該正向比較器基於電流採樣信號和第一門限信號產生正向比較信號； 負向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第二門限信號，該負向比較器基於電流採樣信號和第二門限信號產生負向比較信號； 第一D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號，重定端子接收時鐘信號，該第一D觸發器基於正向比較信號和反相時鐘信號的上升沿在其輸出端子產生正向判斷信號； 第二D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，時鐘輸入端子接收時鐘信號，重定端子接收反相時鐘信號，該第二D觸發器基於負向比較信號和時鐘信號的上升沿在其輸出端子產生負向判斷信號； 第一延遲電路，接收反相時鐘信號，對該反相時鐘信號進行上升沿延遲，產生反相時鐘延遲信號； 第三D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子耦接至第一延遲電路接收反相時鐘延遲信號，重定端子接收時鐘信號，該第三D觸發器基於正向比較信號和反相時鐘延遲信號的上升沿在其輸出端子產生正向確認信號； 第二延遲電路，接收時鐘信號，對該時鐘信號進行上升沿延遲，產生時鐘延遲信號； 第四D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，時鐘輸入端子耦接至第二延遲電路接收時鐘延遲信號，重定端子接收反相時鐘信號，該第四D觸發器基於負向比較信號和時鐘延遲信號的上升沿在其輸出端子產生負向確認信號； 邏輯或電路，接收正向判斷信號、正向確認信號、負向判斷信號和負向確認信號，並基於正向判斷信號、正向確認信號、負向判斷信號和負向確認信號產生該容性判斷信號。
  6. 一種開關電源電路，包括： 輸入埠，接收輸入電壓； 輸出埠，提供輸出電壓； 功率級，該功率級包括串聯耦接在輸入埠和參考地之間的第一功率開關和第二功率開關； 諧振槽，耦接在第一功率開關和第二功率開關的串聯耦接節點和輸出埠之間，該諧振槽包括諧振電感和諧振電容； 時鐘信號產生器，提供時鐘信號； 極性判斷電路，接收表徵流過諧振電感的電流的電流採樣信號和時鐘信號，該極性判斷電路基於電流採樣信號和時鐘信號產生容性判斷信號； 控制與邏輯電路，耦接至時鐘信號產生器和極性判斷電路，接收時鐘信號和容性判斷信號，並基於時鐘信號和容性判斷信號產生第一邏輯信號和第二邏輯信號； 中間電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，並基於第一邏輯信號和第二邏輯信號產生第一邏輯延遲信號和第二邏輯延遲信號； 驅動電路，耦接至中間電路接收第一邏輯延遲信號和第二邏輯延遲信號，產生第一驅動信號和第二驅動信號，用以分別控制第一功率開關和第二功率開關的運行。
  7. 如申請專利範圍第6項所述的開關電源電路，其中該極性判斷電路包括： 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第一門限信號，該正向比較器基於電流採樣信號和第一門限信號產生正向比較信號； 負向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第二門限信號，該負向比較器基於電流採樣信號和第二門限信號產生負向比較信號； 第一D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號，重定端子接收時鐘信號，該第一D觸發器基於正向比較信號和反相時鐘信號的上升沿在其輸出端子產生正向判斷信號； 第二D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，其時鐘輸入端子接收時鐘信號，重定端子接收反相時鐘信號，該第二D觸發器基於負向比較信號和時鐘信號的上升沿在其輸出端子產生負向判斷信號； 邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負向判斷信號，該邏輯或電路基於正向判斷信號和負向判斷信號在其輸出端子產生該容性判斷信號。
  8. 如申請專利範圍第6項所述的開關電源電路，其中該極性判斷電路包括： 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第一門限信號，該正向比較器基於電流採樣信號和第一門限信號產生正向比較信號； 負向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流採樣信號，第二輸入端子接收第二門限信號，該負向比較器基於電流採樣信號和第二門限信號產生負向比較信號； 第一D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子接收反相時鐘信號，重定端子接收時鐘信號，該第一D觸發器基於正向比較信號和反相時鐘信號的上升沿在其輸出端子產生正向判斷信號； 第二D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，時鐘輸入端子接收時鐘信號，重定端子接收反相時鐘信號，該第二D觸發器基於負向比較信號和時鐘信號的上升沿在其輸出端子產生負向判斷信號； 第一延遲電路，接收反相時鐘信號，對該反相時鐘信號進行上升沿延遲，產生反相時鐘延遲信號； 第三D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時鐘輸入端子耦接至第一延遲電路接收反相時鐘延遲信號，重定端子接收時鐘信號，該第三D觸發器基於正向比較信號和反相時鐘延遲信號的上升沿在其輸出端子產生正向確認信號； 第二延遲電路，接收時鐘信號，對該時鐘信號進行上升沿延遲，產生時鐘延遲信號； 第四D觸發器，具有觸發輸入端子、時鐘輸入端子、重定端子和輸出端子，其觸發輸入端子耦接至負向比較器的輸出端子接收負向比較信號，時鐘輸入端子耦接至第二延遲電路接收時鐘延遲信號，重定端子接收反相時鐘信號，該第四D觸發器基於負向比較信號和時鐘延遲信號的上升沿在其輸出端子產生負向確認信號； 邏輯或電路，接收正向判斷信號、正向確認信號、負向判斷信號和負向確認信號，並基於正向判斷信號、正向確認信號、負向判斷信號和負向確認信號產生該容性判斷信號。
  9. 一種用於開關電源電路的方法，該開關電源電路接收輸入電壓，產生輸出電壓，該開關電源電路包括功率級和諧振槽，該功率級具有串聯耦接的第一功率開關和第二功率開關，該諧振槽包括諧振電感和諧振電容，該方法包括： 提供時鐘信號和反相時鐘信號，該時鐘信號和反相時鐘信號互補； 提供表徵流過諧振電感的電流的電流採樣信號； 檢測該電流採樣信號的方向：若在反相時鐘信號的上升沿該方向為正且在時鐘信號的上升沿該方向為負，根據第一功率開關和第二功率開關串聯耦接節點處的電壓提供死區時間信號；反之，若在反相時鐘信號的上升沿該方向為負或在時鐘信號的上升沿該方向為正，提供定時信號，根據定時信號提供當前開關週期的死區時間信號； 回應時鐘信號、反相時鐘信號和死區時間信號，產生第一邏輯信號和第二邏輯信號； 對該第一邏輯信號和第二邏輯信號進行延遲，產生第一邏輯延遲信號和第二邏輯延遲信號，用以分別控制第一功率開關和第二功率開關的運行。
  10. 如申請專利範圍第9項所述的方法，其中該步驟 “檢測該電流採樣信號的方向”進一步包括： 對反相時鐘信號的上升沿和時鐘信號的上升沿分別進行延遲，產生時鐘延遲信號和反相時鐘延遲信號； 若在反相時鐘信號的上升沿和反相時鐘延遲信號的上升沿該方向均為正，且在時鐘信號的上升沿和時鐘延遲信號的上升沿該方向均為負，根據第一功率開關和第二功率開關串聯耦接節點處的電壓提供死區時間信號； 若在反相時鐘信號的上升沿或反相時鐘延遲信號的上升沿該方向為負，或在時鐘信號的上升沿或時鐘延遲信號的上升沿該方向為正，提供定時信號，根據定時信號提供當前開關週期的死區時間信號。
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