TWI546808B - 半導體記憶體設備及其分區程式控制電路與程式方法 - Google Patents

半導體記憶體設備及其分區程式控制電路與程式方法 Download PDF

Info

Publication number
TWI546808B
TWI546808B TW101115452A TW101115452A TWI546808B TW I546808 B TWI546808 B TW I546808B TW 101115452 A TW101115452 A TW 101115452A TW 101115452 A TW101115452 A TW 101115452A TW I546808 B TWI546808 B TW I546808B
Authority
TW
Taiwan
Prior art keywords
program
partition
signal
enable signal
mode
Prior art date
Application number
TW101115452A
Other languages
English (en)
Other versions
TW201320075A (zh
Inventor
安龍福
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201320075A publication Critical patent/TW201320075A/zh
Application granted granted Critical
Publication of TWI546808B publication Critical patent/TWI546808B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)

Description

半導體記憶體設備及其分區程式控制電路與程式方法
本發明係關於半導體系統，尤其係關於半導體記憶體設備及其分區程式控制電路與程式方法。
PCRAM(相變RAM)為使用特定基板的相變特性建構一記憶體單元之記憶體設備。相變基板可根據溫度情況轉換成無結晶狀態或結晶狀態，並且可包括例如硫化基合金。代表性相變基板包括使用鍺、銻和碲的Ge2Sb2Te5(此後稱為「GST」)基板。
大部分基板具有不同熔點以及結晶溫度，並且結晶程度絕大部分取決於冷卻時間以及冷卻溫度。這可當成基板的獨特特性。尤其是，GST基板可比其他基板更清楚分辨出無結晶狀態與結晶狀態。
第1圖為解釋一般相變基板根據溫度的相變之圖式。將使用GST基板當成範例。
以等於或大於GST熔點的高溫加熱GST一段預定時間(數十到數百奈秒[ns])並且淬火一段預定時間Tq，則維持GST的無結晶狀態，並且電阻值變成數百千歐姆(k Ω)至數百萬歐姆(M Ω)。
另外，若GST維持在結晶溫度一段預選時間(數百ns至數微秒[μs])然後冷卻，則GST轉換成結晶狀態並且電阻值變成數k Ω至數十k Ω。隨著維持結晶溫度的時間延長，則 改善該結晶狀態並且因此讓GST具有較小的電阻值。
第2圖為解釋一般相變基板根據溫度的相變之另一圖式。同樣將使用GST基板當成範例。
第2圖顯示其中利用供應接近GST熔點的溫度一段預定時間，然後緩慢冷卻GST讓GST結晶之範例。即使在此案例中，GST的電阻值變成數k Ω至數十k Ω之間，並且隨著冷卻時間延長，改善該結晶狀態。另外相較於第1圖，結晶時間已經縮短。
為了運用這種GST特性，可直接對GST加熱；或利用電流通過導體或半導體以通電方式產生焦耳熱量，在無結晶狀態與結晶狀態之間轉換GST。
雖然第1圖和第2圖顯示該相變記憶體設備的一般操作，不過因為一設定資料程式時間，也就是GST所需的結晶時間短，所以主要使用第2圖的方法。
第3圖為例示傳統相變記憶體設備的單元陣列之設置圖。
請參閱第3圖，每一記憶體單元MC都由連接在一字線WL與一位元線BL之間的一相變基板GST以及一切換元件所構成。
底下將參考第4圖來說明相變記憶體設備的程式操作。
第4圖為傳統相變記憶體設備的設置圖。
請參閱第4圖，相變記憶體設備1包括一程式脈衝產生區塊11、一寫入驅動器12以及一記憶體區塊13。
程式脈衝產生區塊11可設置成產生一第一寫入控制信 號RESETEN以及第二寫入控制信號SETP<0：n>，以回應一程式編輯致能信號PGMP。程式脈衝產生區塊11提供該第一寫入控制信號RESETEN以及該第二寫入控制信號SETP<0：n>給寫入驅動器12。進一步，產生該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>的操作完成時，程式脈衝產生區塊11產生一程式完成信號PGMNDP，並且將該程式完成信號PGMNDP傳送至一控制器。
寫入驅動器12設置成被驅動來回應一寫入致能信號WDEN。將該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>提供給寫入驅動器12，並且該寫入驅動器12提供程式編輯電流I_PGM給記憶體區塊13，以回應要程式編輯的資料DATA以及位元線選擇開關控制信號YSW<0：m>。
因此在記憶體區塊13內，隨著GST的電阻狀態根據要程式編輯的該資料DATA之位準而變，可記錄該資料DATA。
第5圖為第4圖內所示該程式脈衝產生區塊的示範方塊圖。
請參閱第5圖，程式脈衝產生區塊11設置成包括一初始脈衝產生單元111、一重設脈衝產生單元113以及一淬火脈衝產生單元115。
初始脈衝產生單元111設置成產生一週期設定信號QSSETP，以回應由該控制器提供的程式編輯致能信號 PGMP。該週期設定信號QSSETP為決定供應熱量來接近GST熔點的時間之信號。初始脈衝產生單元111在計數一預設時間之後致能該週期設定信號QSSETP，以回應該程式編輯致能信號PGMP。
該重設脈衝產生單元113設置成產生該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP以及利用將該週期設定信號QSSETP延遲一預定時間所產生的一重設信號IRSTP。
淬火脈衝產生單元115設置成產生具有不同致能週期的複數第二寫入控制信號SETP<0：n>，以回應該程式編輯致能信號PGMP以及該週期設定信號QSSETP。進一步，產生該等第二寫入控制信號SETP<0：n>完成之後，淬火脈衝產生單元115產生一程式完成信號PGMNDP。
根據這種設置，在從已致能該程式編輯致能信號PGMP至已致能該重設信號IRSTP的週期期間，重設脈衝產生單元113產生該第一寫入控制信號RESETEN。淬火脈衝產生單元115在相同位準上致能該等第二寫入控制信號SETP<0：n>，直到已致能該週期設定信號QSSETP，並且在已產生該週期設定信號QSSETP之後產生該等第二寫入控制信號SETP<0：n>。
第6圖為例示傳統相變記憶體設備的程式操作之時序圖。
隨著已經供應程式指令PGM，從該控制器產生該程式編輯致能信號PGMP。因此，初始脈衝產生單元111操作並 產生一內部時脈致能信號IPWEN。然後在已產生一內部時脈ICK之後，利用計數該預設時間來產生複數計數碼Q<0：3>，並且在完成計數時，產生該週期設定信號QSSETP。
重設脈衝產生單元113致能該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP，以及隨著該重設信號IRSTP已經致能，停用該第一寫入控制信號RESETEN。利用將該週期設定信號QSSETP延遲該預定時間，來產生該重設信號IRSTP。在已致能該第一寫入控制信號RESETEN的週期期間，從寫入驅動器12產生程式編輯電流並提供給一位元線BL0。
淬火脈衝產生單元115產生一計數致能信號CKEN(CNTENB)以及一內部時脈QSCK，以回應該週期設定信號QSSETP。因此，產生具有不同週期的第二寫入控制信號SETP<0：3>。在產生該等第二寫入控制信號SETP<0：3>完成之後，則停用一淬火脈衝完成信號QSND，然後在已致能一重設信號QSRSTP之後，則輸出該程式完成信號PGMNDP。在此情況下，根據該等第二寫入控制信號SETP<0：3>的致能週期，依序減弱寫入驅動器12的電流驅動力量，並且將一淬火脈衝提供給該GST。
在一程式操作中，一字線選擇開關位於停用狀態時，一字線維持在高電位(等於或大於VCC)，並且隨著致能該字線選擇開關，放電至一接地電壓的位準。透過由該寫入驅動器12選擇的一位元線，形成一電流路徑。該電流路徑可由寫入驅動器12通過一位元線選擇開關、該位元線、一切 換元件以及該GST至該字線來形成。
用此方式形成該電流路徑時，根據取決於要程式編輯的資料位準(0/1)之第一寫入控制信號RESETEN或第二寫入控制信號SETP<0：n>，決定寫入驅動器12所驅動的電流量，並且透過該位元線提供該程式電流給該記憶體單元。例如：假設由該第一寫入控制信號RESETEN提供的電流量為100%，則所有該等第二寫入控制信號SETP<0：3>都已經致能時，提供給該記憶體單元的電流量控制在30至90%的比例。
在該程式操作中，通過該位元線的電流在重設資料案例中以矩形類型提供。在設定資料的案例中，一開始以類似於矩形類型的類型提供該電流，接著由該等第二寫入控制信號SETP<0：n>降低為一階梯類型來提供該電流。進一步，程式操作中消耗的電流大約是1mA。如此，由單元X16執行程式編輯時消耗16mA，並且由單元X32執行程式編輯時消耗32mA。
如此，因為一位元線選擇開關連接至每一單元，所以就沒有如何供應電流的問題。不過，因為複數個單元連接至一字線連接開關，一個字線選擇開關應該負責供應電流給所有複數個單元，並且構成該字線選擇開關的電晶體大小應該對應增加。
增加電晶體大小會導致晶片大小增加。另外，有大量電流同時通過該電晶體時，因為接地反彈產生的雜訊影響，可能會導致程式錯誤。
在本發明的一個具體實施例內，一半導體記憶體設備包括：一程式脈衝產生區塊，其設置成產生複數寫入控制信號以及一程式完成信號，以回應一程式編輯致能信號；一分區程式控制電路，其設置成根據一預定程式分區次數來產生一分區程式編輯致能信號，以回應該程式完成信號；以及一控制器，其設置成產生該程式編輯致能信號，以回應該分區程式編輯致能信號。
在本發明的另一個具體實施例內，一半導體記憶體設備包括：一程式脈衝產生區塊，其設置成輸出複數寫入控制信號，以回應根據一分區程式編輯致能信號所產生的一程式編輯致能信號；以及一寫入驅動器，其設置成提供產生用來回應該等寫入控制信號的一程式脈衝至一記憶體區塊。
在本發明的另一具體實施例內，一分區程式控制電路與產生一程式完成信號的一程式脈衝產生區塊連接，以回應根據一分區程式編輯致能信號產生的一程式編輯致能信號，並且該分區程式控制電路根據一預定程式分區次數來產生該分區程式編輯致能信號，以回應該程式完成信號。
在本發明的另一個具體實施例內，用於一半導體記憶體設備的一程式方法包括：將程式資料輸入至包括一程式脈衝產生區塊的半導體記憶體設備；利用該程式脈衝產生區塊，重複產生具有對應至一預定程式分區次數之一預設循環的一程式編輯致能信號；以及由一寫入驅動器程式編 輯資料至一記憶體區塊的一所選取區域，以回應該程式編輯致能信號。
底下將參考附圖，說明根據本發明的半導體記憶體設備及其分區程式控制電路和程式方法。
第7圖為根據本發明具體實施例的半導體記憶體設備之設置圖。
請參閱第7圖，半導體記憶體設備10包括一程式脈衝產生區塊100、一分區程式控制電路200、一控制器300、一寫入驅動器400以及一記憶體區塊500。該程式脈衝產生區塊100可設置成產生一第一寫入控制信號RESETEN以及複數第二寫入控制信號SETP<0：n>，以回應一程式編輯致能信號PGMP。該分區程式控制電路200可設置成根據一預設分區模式，產生一分區程式編輯致能信號DIVPGMP以及複數分區碼DIVPGM<0：x>。該分區程式控制電路200可與該程式脈衝產生區塊100連接。該控制器300可設置成提供包括該程式編輯致能信號PGMP、一位址以及一資料信號的程式操作相關控制信號。該寫入驅動器400可設置成產生用於程式編輯輸入資料DATA的程式編輯電流I_PGM，以回應該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>(由該程式脈衝產生區塊100提供)以及複數位元線選擇開關控制信號YSW<0：m>。該記憶體區塊500可包括複數個記憶體單元，並且可設置成根據該寫入驅動器400提供的電流， 將資料記錄在個別記憶體單元內。
在半導體記憶體設備10內，該分區程式控制電路200利用該預設分區模式，也就是利用已分區的記憶體區塊數量，產生可讓程式操作重複執行的分區程式編輯致能信號DIVPGMP，並且提供該分區程式編輯致能信號DIVPGMP至該控制器300。該控制器300將該程式編輯致能信號PGMP(為了回應該分區程式編輯致能信號DIVPGMP而產生)提供給該程式脈衝產生區塊100，如此一程式操作會執行一預定次數(反覆)。如此，該程式脈衝產生區塊100可產生具有對應至一預定程式分區次數之一預設循環的程式編輯致能信號PGMP，其中以該程式完成信號的一產生循環來重複產生該程式編輯致能信號PGMP。
此外，該分區程式控制電路200也產生該等分區碼DIVPGM<0：x>，並且提供該等分區碼DIVPGM<0：x>至該控制器300。該控制器300驅動由該等分區碼DIVPGM<0：x>指定的一寫入驅動器400，如此在一記憶體區塊的對應區域內執行程式操作。
下面將詳細說明個別組件部分的操作。
該程式脈衝產生區塊100產生該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>，以回應該控制器300產生的程式編輯致能信號PGMP。該程式脈衝產生區塊100提供該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>至該寫入驅動器400。進一步，產生該第一寫入控制信號RESETEN以及該等第二寫入 控制信號SETP<0：n>的操作完成時，該程式脈衝產生區塊100產生一程式完成信號PGMNDP，並且將該程式完成信號PGMNDP傳送至該分區程式控制電路200。也就是說，由程式脈衝產生區塊100產生的第一寫入控制信號RESETEN和第二寫入控制信號SETP<0：n>完成程式操作一次時，將該程式完成信號PGMNDP通訊至該分區程式控制電路200，指出程式操作已經完成，如此可根據該分區模式執行後續程式操作。
該寫入驅動器400被驅動來回應一寫入致能信號WDEN。將該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>提供至該寫入驅動器400，並且該寫入驅動器400提供該程式編輯電流I_PGM給該記憶體區塊500，以回應要程式編輯的資料DATA以及該等位元線選擇開關控制信號YSW<0：m>。
根據此因素，資料可根據要程式編輯的資料DATA之位準，記錄在該記憶體區塊500內。在本發明的具體實施例內，可使用由電流驅動方式所記錄與感應的資料內或來自之記憶體單元來設置該記憶體區塊500。由電流驅動方式所記錄與感應的資料內或來自之記憶體單元，例如相變記憶體單元以及磁性記憶體單元。
該分區程式控制電路200使用由該程式脈衝產生區塊100提供的程式完成信號PGMNDP當成一時脈信號，並且根據該預設分區模式，產生該分區程式編輯致能信號DIVPGMP以及該等分區碼DIVPGM<0：x>。換言之，該分區 程式控制電路200根據該預定分區程式次數執行一計數操作，並且將當成該計數操作結果產生的分區程式編輯致能信號DIVPGMP傳輸至該寫入驅動器400和該控制器300。進一步，該分區程式控制電路200也根據該預設分區模式產生該等分區碼DIVPGM<0：x>，用於決定分區程式區域。該分區程式區域可使用一保險絲選項、一模式暫存器集合(MRS)或一測試模式信號來設定，但不受限於此。
在本發明的具體實施例內，該分區程式控制電路200可用無限制感應設置成在一程式操作完成一次之後，由該程式脈衝產生區塊100所產生的第一寫入控制信號RESETEN和第二寫入控制信號SETP<0：n>來操作。
若該分區模式為1，也就是要程式編輯的區域不分區，則再根據該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>執行該程式一次之後就結束程式模式。
再者，一程式區域一分為二時(分區模式為2)，則重複程式兩次，並且一程式區域一分為四時(該分區模式為4)，則重複程式四次。如此，由該程式區域所分的數量來重複程式。
程式不分區而只執行一程式操作一次時，讓一字線選擇開關充電的電流量隨著程式處理單元增加而增加。因此，該字線選擇開關的大小增加，並且隨著峰值電流通過，因為接地反彈產生的雜訊影響，可能會導致程式錯誤。
不過在本發明的具體實施例內，隨著該程式區域分區，峰值電流會降低並且可進行控制，如此就不會發生錯 誤。
再者，獨立於第7圖內的程式脈衝產生區塊100來顯示該分區程式控制電路200，不過該分區程式控制電路200可設置成包含在該程式脈衝產生區塊100內。也就是說，該程式脈衝產生區塊100可包括該分區程式控制電路200。
第8圖為根據本發明具體實施例的一分區程式控制電路之設置圖，並且第9圖為示範第8圖內所示該分區程式控制電路的圖式。
請參閱第8圖和第9圖，該分區程式控制電路200可設置成包括一計數單元210、一模式決定單元220、一分區程式脈衝產生單元230以及一區域選擇控制單元240。
該計數單元210設置成計數分區程式次數，以回應由一計數致能信號DIVCNTB和該程式完成信號PGMNDP所產生的一時脈信號DIVCNTCK、一設定信號DIVSETP以及一重設信號RSTP。隨著使用從該程式完成信號PGMNDP產生的時脈信號DIVCNTCK，可在程式操作完成一次之後執行分區程式的計數操作。該計數單元210因為這種計數操作結果，輸出複數計數信號DIVCNT<0：y>以及複數計數完成信號BCNTB<0：y>。該等計數信號DIVCNT<0：y>傳輸至稍後將詳細說明的區域選擇控制單元240，並且該等計數完成信號BCNTB<0：y>傳輸至該模式決定單元220。
如第9圖內所示，該計數單元210可設置成例如使用三個階段的往下計數器211、213和215(DNCNT)。
一計數致能信號DIVCNTB已經致能至例如低位準 時，該第一階段的往下計數器211執行計數來回應該時脈信號DIVCNTCK，並且輸出該第一計數信號DIVCNT<0>以及該第一計數完成信號BCNTB<0>。
該第一計數完成信號BCNTB<0>用來當成致能下一階段之往下計數器213的一信號。因此，該往下計數器213輸出該第二計數信號DIVCNT<1>以及該第二計數完成信號BCNTB<1>，並且該往下計數器215輸出該第三計數信號DIVCNT<2>以及該第三計數完成信號BCNTB<2>。
從個別往下計數器211、213和215輸出的計數完成信號BCNTB<0：2>可提供至該模式決定單元220，並且該等計數信號DIVCNT<0：y>可提供給區域選擇控制單元240的分區碼產生區段241。如此，該計數單元210可包括複數個計數器，這些串聯連接來計數分區程式次數(反覆)，以回應一計數致能信號。
由於此因素，該計數單元210以產生一個程式脈衝而完成程式操作之後產生下一個程式脈衝之方式來操作。若已經完成所有分區程式編輯，則該重設信號RSTP重設該計數單元210，因此結束該計數單元210的操作。
該模式決定單元220設置成產生一模式決定信號BCNTINB，以回應該計數致能信號DIVCNTB、該等計數完成信號BCNTB<0：y>以及複數分區模式信號DIVMOD<0：y>。換言之，若計數單元210內完成計數，則該模式決定單元220根據該等預設分區模式信號DIVMOD<0：y>，產生決定該分區程式所要執行次數的模式 決定信號BCNTINB。
該模式決定單元220所產生的模式決定信號BCNTINB提供給分區程式脈衝產生單元230。如第9圖內所示，該分區程式脈衝產生單元230可設置成包括一週期設定區段231以及一脈衝輸出區段233。
該週期設定區段231設置成產生一分區週期致能信號IDIVPGM，指出此為一分區程式週期。該週期設定區段231可產生該分區週期致能信號IDIVPGM，以回應該模式決定信號BCNTINB、該時脈信號DIVCNTCK以及該重設信號RSTP。詳細來說，該分區週期致能信號IDIVPGM根據該設定信號DIVSETP設定為高位準時，當輸入該時脈信號DIVCNTCK時，則將該分區週期致能信號IDIVPGM重設為低位準，並且指示其為一分區程式週期。
該脈衝輸出區段233設置成產生該分區程式編輯致能信號DIVPGMP，以回應該程式編輯致能信號PGMP、該分區週期致能信號IDIVPGM以及該程式完成信號PGMNDP，並且該脈衝輸出區段233提供該分區程式編輯致能信號DIVPGMP給控制器300。該脈衝輸出區段233設置成在將該分區週期致能信號IDIVPGM設定至高位準之前，傳輸該程式編輯致能信號PGMP(通知程式操作開始)，而不修改該程式編輯致能信號PGMP，並且脈衝輸出區段233設置成該分區週期致能信號IDIVPGM致能至高位準時傳輸該程式完成信號PGMNDP。
在本發明的具體實施例內，該週期設定區段231由一往 下計數器所構成，但不受限於此。
該區域選擇控制單元240可設置成包括該分區碼產生區段241，如第9圖內所示。
該分區碼產生區段241設置成產生該等分區碼DIVPGM<0：x>，以回應該分區週期致能信號IDIVPGM、該等計數信號DIVCNT<0：y>以及該等分區模式信號DIVMOD<0：y>。該等分區模式信號DIVMOD<0：y>可使用一保險絲選項、一模式暫存器集合(MRS)或一測試模式信號來設定，但不受限於此。
該分區碼產生區段241可結合某些該等分區模式信號DIVMOD<0：y>，例如該等分區模式信號DIVMOD<0：3>與該等計數信號DIVCNT<0：2>，並且產生該等分區碼DIVPGM<0：7>當成旗標信號，並且該分區碼產生區段241可將該等分區碼DIVPGM<0：7>傳輸至該控制器300。
在本發明的具體實施例內，該等分區模式信號DIVMOD<0：3>可由預設為一保險絲選項、一MRS或一測試模式信號的分區選項碼DIVMODE<0：1>所產生。
從上述可了解，根據本發明具體實施例的分區程式控制電路200利用區分一記憶體區塊的程式區域來執行程式操作，如此降低峰值電流並且穩定程式編輯記憶體單元。
為此，該計數單元210根據該程式完成信號PGMNDP執行計數，直到已經致能該重設信號RSTP。該計數單元210執行的計數完成時，該模式決定單元220根據對應至已分區區域的預設分區模式信號DIVMOD<0：y>決定該分區模 式，並且產生該模式決定信號BCNTINB。另外，若該週期設定區段231產生指出此為一分區程式週期的分區週期致能信號IDIVPGM，則該脈衝輸出區段233根據該分區週期致能信號IDIVPGM的位準產生該分區程式編輯致能信號DIVPGMP，並且該區域選擇控制單元240產生該等分區碼DIVPGM<0：x>，指出要執行分區程式編輯的記憶體區域。
結果，由該等分區碼DIVPGM<0：x>驅動一特定寫入驅動器，並且隨著該程式脈衝產生區塊100產生該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>，執行該分區程式操作一預定分區次數。因此，隨著該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>產生該預定分區次數，則可選擇性將資料程式編輯至該等記憶體單元。
第10圖為示範第8圖內所示模式決定單元的圖式。
請參閱第10圖，該模式決定單元220結合該計數致能信號DIVCNTB、該等計數完成信號BCNTB<0：2>以及該等分區模式信號DIVMOD<0：y>，並且產生該模式決定信號BCNTINB。
詳細來說，該模式決定單元220在分區次數為1的程式模式中選擇並輸出該計數致能信號DIVCNTB、在分區次數為2的程式模式中選擇並只輸出該第一計數完成信號BCNTB<0>、在分區次數為4的程式模式中選擇並輸出該第一計數完成信號BCNTB<0>和該第二計數完成信號BCNTB<1>，以及在分區次數為8的程式模式中選擇並輸出 該第一計數完成信號BCNTB<0>、該第二計數完成信號BCNTB<1>及該第三計數完成信號BCNTB<2>。
為此，可控制該計數單元210，讓其在分區次數為1時不會操作，分區次數為2時只有該計數單元210的第一階往下計數器211被操作、分區次數為4時該計數單元210的第一階往下計數器211和該第二階往下計數器213被操作，以及分區次數為8時該計數單元210的第一階往下計數器211、該第二階往下計數器213及該第三階往下計數器215被操作。
更進一步可了解，因為該等分區模式信號DIVMOD<0：y>設置成低致能，如此不選擇對應至一選取分區模式的一往下計數器之輸出，而選擇一未選擇之往下計數器的輸出，因此簡化電路設置。
第11圖為示範第9圖內所示該脈衝輸出區段的圖式。
程式操作剛開始時，該程式編輯致能信號PGMP不修改當成該分區程式編輯致能信號DIVPGMP來傳輸。在該分區週期致能信號IDIVPGM指出已經產生一分區程式週期的週期中，因為已經停用該程式編輯致能信號PGMP，所以該程式完成信號PGMNDP當成該分區程式編輯致能信號DIVPGMP來傳輸，因此產生用於分區程式的一分區程式編輯致能信號DIVPGMP。
第12圖為示範第9圖內所示該分區碼產生區段的圖式。
該分區碼產生區段241可包括一解碼器，其產生該等分區碼DIVPGM<0：7>，以回應該分區週期致能信號IDIVPGM、該等計數信號DIVCNT<0：2>以及該等分區模式 信號DIVMOD<0：2>。再者，雖然第12圖內示範產生8位元的分區碼DIVPGM<0：7>並且分區次數設定為最大值8，不過為了方便可進一步增加分區次數。
請參閱第12圖，在分區次數為1的程式模式內，該等分區碼DIVPGM<0：7>全都已致能(例如為高位準)。
該分區次數為2時，該等分區碼DIVPGM<0：7>的偶數分區碼致能於一第一分區程式模式中，並且該等分區碼DIVPGM<0：7>的奇數分區碼致能於一第二分區程式模式中。
該分區次數為4時，該等分區碼DIVPGM<0,4>致能於一第一分區程式模式內、該等分區碼DIVPGM<1,5>致能於一第二分區程式模式內、該等分區碼DIVPGM<2,6>致能於一第三分區程式模式內並且該等分區碼DIVPGM<3,7>致能於一第四分區程式模式內。
同樣地，該分區次數為8時，該等分區碼DIVPGM<0：7>依序致能並且傳輸至一寫入驅動器與一控制器。
第13圖為示範可包含於本發明內的一程式脈衝產生區塊之圖式。
請參閱第13圖，該程式脈衝產生區塊100包括一初始脈衝產生單元110、一重設脈衝產生單元120以及一淬火脈衝產生單元130。
該初始脈衝產生單元110設置成產生該週期設定信號QSSETP，以回應由該控制器300提供的程式編輯致能信號PGMP。該週期設定信號QSSETP為決定提供熱量接近GST 熔點的時間之信號。初始脈衝產生單元110在計數一預設時間間隔之後致能該週期設定信號QSSETP，以回應該程式編輯致能信號PGMP。
該重設脈衝產生單元120設置成產生該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP以及利用將該週期設定信號QSSETP延遲一預定時間間隔所產生的重設信號IRSTP。
該淬火脈衝產生區塊130設置成產生具有不同致能週期的第二寫入控制信號SETP<0：n>，以回應該程式編輯致能信號PGMP以及該週期設定信號QSSETP。產生該等第二寫入控制信號SETP<0：n>完成之後，該淬火脈衝產生單元130產生該程式完成信號PGMNDP。
根據上述該設置，在從已致能該程式編輯致能信號PGMP至已致能該重設信號IRSTP的週期期間，該重設脈衝產生單元120產生該第一寫入控制信號RESETEN。該淬火脈衝產生單元130以從該程式編輯致能信號PGMP致能之後到已致能該週期設定信號QSSETP的相同位準，來致能該等第二寫入控制信號SETP<0：n>，並且在產生該週期設定信號QSSETP之後產生在該致能週期內控制的第二寫入控制信號SETP<0：n>。
底下有詳細說明。
首先，該初始脈衝產生單元110包括一輸入鎖存區段1101、一時脈產生區段1103、一第一計數區段1105、一比較區段1107以及一延遲區段1109。
該輸入鎖存區段1101設置成輸出該內部時脈致能信號IPWEN和一計數重設信號IPWRST，以回應該程式編輯致能信號PGMP和該重設信號IRSTP。也就是說，若已經致能該程式編輯致能信號PGMP至例如高位準，則將該內部時脈致能信號IPWEN啟動至高位準，並且若該重設信號IRSTP致能至高位準，則將該計數重設信號IPWRST啟動至高位準。
詳細來說，該輸入鎖存區段1101可設置成該內部時脈致能信號IPWEN已經致能至高位準，並且該計數重設信號IPWRST已經致能至低位準。該輸入鎖存區段1101可設置成使用由NAND閘或NOR閘構成的R-S鎖，或一正反器。
該時脈產生區段1103設置成產生一內部時脈ICK，以回應該內部時脈致能信號IPWEN。換言之，時脈產生區段1103輸出該內部時脈ICK，其會在該內部時脈致能信號IPWEN啟動至高位準時觸發。
該第一計數區段1105設置成根據該內部時脈致能信號IPWEN、該計數重設信號IPWRST以及該內部時脈ICK的控制，輸出已經計數的計數碼Q<0：3>。也就是該內部時脈致能信號IPWEN啟動至高位準時，第一計數區段1105根據該內部時脈ICK的控制執行計數操作。若該計數重設信號IPWRST已經啟動至高位準，則將從第一計數區段1105輸出的計數碼Q<0：3>初始化。如此，隨著使用該第一計數區段1105產生該等計數碼Q<0：3>，可顯著縮小一電路尺寸。該第一計數區段1105可由往上計數器來設置。
該比較區段1107設置成該等計數碼Q<0：3>達到預設值 時，啟動並輸出該週期設定信號QSSETP。詳細來說，該比較區段1107設置成比較該等計數碼Q<0：3>與供應的次數控制碼IPWSET<0：3>，並且該比較區段1107設置成當該等計數碼Q<0：3>與該等次數控制碼IPWSET<0：3>相同時，啟動該週期設定信號QSSETP。也就是說，該週期設定信號QSSETP的啟動時機可由控制該等次數控制碼IPWSET<0：3>來控制。
在本發明的具體實施例內，利用同時增加構成第一計數區段1105的計數器數量以及時間控制碼IPWSET的數量，可延遲該週期重設信號QSSETP的產生時機。這表示構成一記憶體單元的GST所需之熔化時間可改變。
該延遲區段1109設置成使用預定時間間隔將該週期設定信號QSSETP延遲，並且輸出該重設信號IRSTP。該延遲區段1109的延遲值設定成滿足一規定時序餘裕。該延遲區段1109所產生的重設信號IRSTP重設該輸入鎖存區段1101並且停用該內部時脈致能信號IPWEN，並且致能該計數重設信號IPWRST，如此該時脈產生區段1103和第一計數區段1105都停用。
該重設脈衝產生單元120由該程式編輯致能信號PGMP來致能，並且由該週期設定信號QSSETP來停用。換言之，該重設脈衝產生單元120在由該等次數控制碼IPWSET<0：3>所設定的時間上產生該第一寫入控制信號RESETEN，並且提供該第一寫入控制信號RESETEN至該寫入驅動器400。
接下來，該淬火脈衝產生單元130可設置成包括一輸入鎖存區段1301、一時脈產生區段1303、一第二計數區段1305、一重設控制區段1307以及一延遲區段1309。
該輸入鎖存區段1301設置成輸出該計數致能信號CNTENB以及該內部時脈致能信號QSEN，以回應該週期設定信號QSSETP和該重設信號QSRSTP。該時脈產生區段1303設置成產生一內部時脈QSCK，以回應一內部時脈致能信號QSEN。換言之，該時脈產生區段1303輸出該內部時脈QSCK，其會在該內部時脈致能信號QSEN啟動至高位準時觸發。
該第二計數區段1305設置成輸出該等第二寫入控制信號SETP<0：3>，以回應一計數致能信號CNTENB、該內部時脈QSCK、該程式編輯致能信號PGMP以及該重設信號QSRSTP。因此，該等第二寫入控制信號SETP<0：3>的更新循環受到控制，對應至該內部時脈QSCK的觸發循環。
在本發明的具體實施例內，該第二計數區段1305可設置成包括往下計數器。在此案例中，該第二計數區段1305會在最終輸出從0x1111b改變為0x0000b時被操作。若該最終輸出變成0x0000b，則該第二寫入控制信號SETP<3>的輸出信號驅動該重設控制區段1307。
該重設控制區段1307設置成從該第二計數區段1305輸出的第二寫入控制信號SETP<0：3>之值到達預定值時，也就是該第二寫入控制信號SETP<3>的輸出信號從高位準轉換成低位準時，致能該重設信號QSRSTP。
為此，該重設控制區段1307可包括一計數結束控制部分以及一脈衝產生部分。該計數結束控制部分會在該第二計數區段1305的計數完成時產生一淬火脈衝完成信號QSND，並且該脈衝產生部分產生該重設信號QSRSTP，以回應該淬火脈衝完成信號QSND。例如：由該計數結束控制部分輸出的淬火脈衝完成信號QSND利用該程式編輯致能信號PGMP來維持高位準，並且在該等第二寫入控制信號SETP<3>變成低位準時轉換成低位準。該脈衝產生部分藉由該淬火脈衝完成信號QSND轉換成低位準，來致能該重設信號QSRSTP。
該延遲區段1309設置成將該重設信號QSRSTP延遲一預定時間，並且產生該程式完成信號PGMNDP。該程式完成信號PGMNDP傳輸至該控制器300，並通知該程式已經完成。
第14圖為例示第13圖內所示第一計數區段設置的示範圖。
在本發明的具體實施例內，可使用複數個1位元往上計數器來設置該第一計數區段1105，並且於第14圖顯示一往上計數器的範例。
請參閱第14圖，一1位元往上計數器150可包括一信號輸入部分151、一鎖存部分153以及一進位產生部分155。
該信號輸入部分151設置成決定該鎖存部分153的節點A之信號位準，以回應一計數致能信號，也就是在本發明具體實施例內的內部時脈致能信號IPWEN和該第一計數碼 Q<0>。
該鎖存部分153設置成根據該內部時脈ICK的控制，鎖存來自該信號輸入部分151的信號輸出，並且輸出該第一計數碼Q<0>。該進位產生部分155設置成根據該內部時脈致能信號IPWEN和該第一計數碼Q<0>，來輸出一進位信號COUT。該進位信號COUT用來當成下一階段的1位元往上計數器的一計數致能信號。該鎖存部分153的內部節點初始化或改變成指定的位準，以回應該計數重設信號IPWRST。
詳細來說，該信號輸入部分151在該內部時脈致能信號IPWEN停用至低位準時，選擇一輸出節點Q的結果值，並且在該內部時脈致能信號IPWEN致能至高位準時，相對選擇該輸出節點Q的結果值並將該相對選擇的結果值傳輸至該下一階段的1位元往上計數器。
該節點A的信號為低位準時，該鎖存部分153傳輸該節點A的信號至一節點C，並且該節點A的信號為高位準時，將該節點A的信號傳輸至該輸出節點Q。
若該計數重設信號IPWRST變成高位準，則該輸出節點Q重設為低位準，並且該進位產生部分155根據供應至一先前階段的1位元往上計數器的輸出節點Q之信號來操作，該信號當成一計數致能信號。也就是說，根據供應至先前階段之1位元往上計數器的輸出節點Q之信號的信號位準，觸發下一階段的1位元往上計數器。
第15圖為示範第13圖內所示比較區段的圖式。
請參閱第15圖，該比較區段1107可包括複數個比較部 分71、72、73和74以及一信號組合部分75。該複數個比較部分71、72、73和74都設置成比較該等計數碼Q<0：3>與該等時間控制碼IPWSET<0：3>的個別位元值，並且輸出複數個比較結果信號。該比較組合部分75設置成組合從該等複數個比較部分71、72、73和74輸出的複數個比較結果信號，並且輸出該週期設定信號QSSETP。換言之，在具體實施例內，該等計數碼Q<0：3>和該等次數控制碼IPWSET<0：3>彼此相同時，該比較區段1107啟動並輸出該週期設定信號QSSETP。
第16圖為例示第9圖內所示該計數單元以及第13圖內所示該第二計數區段的設置圖。進一步，第16圖內所示的計數器可供應至第13圖內所示的計數結束控制部分，並且可使用1位元往下計數器來設置。底下將示範第16圖內所示的計數器應用於第9圖。
請參閱第16圖，該1位元往下計數器160可包括一信號輸入部分161、一鎖存部分163以及一借位產生部分165。
該信號輸入部分161設置成根據該計數致能信號DIVCNTB以及供應至一輸出節點Q的計數信號DIVCNT，決定鎖存部分163的節點A之信號位準。
該鎖存部分163設置成根據該時脈信號DIVCNTCK的控制，鎖存該信號輸入部分161輸出的信號，並且輸出該計數信號DIVCNT至該輸出節點Q。
該借位產生部分165設置成根據該計數致能信號DIVCNTB以及供應至該鎖存部分163的輸出節點之信號位 準，輸出一借位信號BOUTB，也就是該計數完成信號BCNTB。該借位信號BOUTB用來當成下一階段之1位元往下計數器的一計數致能信號。該鎖存部分163的內部節點初始化或改變成指定的位準，以回應該重設信號RSTP以及該設定信號DIVSETP。
詳細來說，該信號輸入部分161在該計數致能信號DIVCNTB停用至高位準時，選擇該輸出節點Q的結果值，並且在該計數致能信號DIVCNTB致能至低位準時，相對選擇該輸出節點Q的結果值並將該相對選擇的結果值傳輸至該下一階段。
該信號輸入部分161所選的信號供應至該節點A。因此，該節點A的信號為低位準時，該鎖存部分163傳輸該節點A的信號至一節點C，並且該節點A的信號為高位準時，將該節點A的信號傳輸至該輸出節點Q。
若該設定信號DIVSETP變成高位準，則將該輸出節點Q設定為高位準。若該重設信號RSTP變成高位準，則將該輸出節點Q重設為低位準。
先前階段之1位元往下計數器的輸出節點變成低位準時，該借位產生部分165輸出一低位準的借位信號BOUTB，並且將該借位信號BOUTB傳輸至一下一階段的1位元往下計數器。因此，只有由該先前階段的1位元往下計數器將該借位信號BOUTB的位準設定為低時，才會觸發該下一階段的1位元往下計數器。
第17圖為示範可包含在本發明內的一寫入驅動器之圖 式。
請參閱第17圖，該寫入驅動器400可包括一電流控制區段410、一電流驅動區段420以及一選擇區段430。
該電流控制區段410設置成接收要程式編輯的資料DATA，並且在已經啟動該寫入致能信號WDEN時，根據該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：3>的一程式碼組合，來控制一控制節點N1的電壓位準。選擇性開啟由該等第二寫入控制信號SETP<0：3>控制的複數個NMOS電晶體，並且控制該控制節點N1的電壓位準。該第一寫入控制信號RESETEN已經啟動並且控制該控制節點N1的電壓位準時，則開啟由該第一寫入控制信號RESETEN控制的NMOS電晶體。
該等第二寫入控制信號SETP<0：3>為循環更新的複數信號，並且該第一寫入控制信號RESETEN為以脈衝格式輸入的信號。
該電流驅動區段420設置成驅動該程式編輯電流I_PGM脈衝，其可能具有對應至該控制節點N1電壓位準的幅度。該電流驅動區段420可驅動該程式編輯電流I_PGM脈衝至一輸出節點N2。該程式編輯電流脈衝I_PGM可區分成一第一程式編輯電流脈衝，其對應至該第一寫入控制信號RESETEN，以及一第二程式編輯電流脈衝，其對應至該等第二寫入控制信號SETP<0：3>。
該選擇區段430設置成將由電流驅動區段420驅動的程式編輯電流脈衝I_PGM，輸出到對應至該等複數個位元線 選擇開關控制信號YSW<0：m>的位元線BL0至BLm。
第18圖為例示根據一分區程式模式的半導體記憶體設備操作之時序圖。這將另外回頭參閱第9圖來說明。
分區次數為1時(分區模式1)，該等分區選項碼DIVMODE<0：1>可皆為低位準，並且在此案例中，該計數單元210不操作，並且該分區程式脈衝產生單元230的脈衝輸出區段233傳輸該程式編輯致能信號PGMP當成該分區程式編輯致能信號DIVPGMP。在高位準上輸出該分區週期致能信號IDIVPGM。
因此，從該區域選擇控制單元240的分區碼產生區段241輸出之所有該等分區碼DIVPGM<0：x>都變成高位準。也就是說，已經驅動用於控制一記憶體區域不區分該記憶體區域的所有寫入驅動器，並且執行程式操作。
一重設脈衝利用該第一寫入控制信號RESETEN，供應至要程式編輯重設資料的單元，並且一設定脈衝利用該等第二寫入控制信號SETP<0：n>，供應至要程式編輯設定資料的單元。
分區次數為2時(分區模式2)，該等分區選項碼DIVMODE<0：1>可分別為高位準以及低位準，並且從完成第一程式操作之後產生的程式完成信號PGMNDP產生該分區程式編輯致能信號DIVPGMP。再者，該區域選擇控制單元240的分區碼產生區段241致能該等偶數分區碼DIVPGM<0,2,4,6>於一第一分區程式模式內的，以及致能該等奇數分區碼DIVPGM<1,3,5,7>於一第二分區程式模式 內。
同樣地，分區次數為4時(分區模式4)，該區域選擇控制單元240的分區碼產生區段241將該等分區碼DIVPGM<0,4>致能於一第一分區程式模式內、該等分區碼DIVPGM<1,5>致能於一第二分區程式模式內、該等分區碼DIVPGM<2,6>致能於一第三分區程式模式內並且該等分區碼DIVPGM<3,7>致能於一第四分區程式模式內。
更進一步，分區次數為8時(分區模式8)，該區域選擇控制單元240的分區碼產生區段241依序致能該等分區碼DIVPGM<0：7>，並且將該等依序致能的分區碼DIVPGM<0：7>傳輸至該寫入驅動器以及該控制器。
每一分區程式操作都從該分區程式編輯致能信號DIVPGMP開始，並且如上述由該程式完成信號PGMNDP產生該分區程式編輯致能信號DIVPGMP。
第19圖為例示分區次數為4的案例中程式操作之時序圖。
隨著供應該程式指令PGM之後，從該控制器300產生該程式編輯致能信號PGMP，並且該分區程式脈衝產生單元230傳輸該程式編輯致能信號PGMP(並未修改)當成該分區程式編輯致能信號DIVPGMP。
在從該區域選擇控制單元240輸出的分區碼之間，該等分區碼DIVPGM<0,4>致能於一第一分區程式模式內，如上面參考第18圖所描述。
另一方面，該初始脈衝產生單元110產生該內部時脈致 能信號IPWEN。在從該內部時脈致能信號IPWEN產生該內部時脈ICK之後，利用計數該預設時間來產生該等計數碼Q<0：3>，並且在完成計數時，產生該週期設定信號QSSETP。
該重設脈衝產生單元120致能該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP，並且隨著利用將該週期設定信號QSSETP延遲該預定時間所產生的重設信號IRSTP被致能，該重設脈衝產生單元120停用該第一寫入控制信號RESETEN。在已致能該第一寫入控制信號RESETEN的週期期間，從該寫入驅動器400產生該程式編輯電流並提供給該位元線BL0。
該淬火脈衝產生單元130產生該計數致能信號CKEN(CNTENB)以及該內部時脈QSCK，以回應該週期設定信號QSSETP。進一步根據此因素，該淬火脈衝產生單元130進一步產生具有不同致能週期的第二寫入控制信號SETP<0：3>。已經完成該等第二寫入控制信號SETP<0：3>的產生時，則停用該淬火脈衝完成信號QSND，並且在據此致能該重設信號QSRSTP之後，則輸出該程式完成信號PGMNDP。在此情況下，根據該等第二寫入控制信號SETP<0：3>的致能週期，依序減弱該寫入驅動器400的電流驅動力量，將一淬火脈衝提供給一記憶體單元。在具體實施例內，該寫入驅動器400具有與位元線單元的對應連接，其中該位元線單元包括一預定數量位元線。
因為分區次數為4，所以第二程式操作由該程式完成信號PGMNDP執行。此時，隨著該等分區碼DIVPGM<1,5>已 經致能，則透過上述處理來執行程式。
該等分區碼DIVPGM<2,6>致能於一第三分區程式模式內、該等分區碼DIVPGM<3,7>致能於一第四分區程式模式，並且根據該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>供應一重設脈衝與一設定脈衝，如此來實施一程式操作。
如此在本發明的具體實施例內，要程式編輯的資料從一主機同時輸入時，則從內部區分要程式編輯的記憶體區塊之區域，並且程式編輯已經分區的同時輸入資料。
因此，因為可避免來自峰值電流產生造成的雜訊影響，所以可用穩定並且精準的方式執行程式操作。
雖然上面已經說明特定具體實施例，不過精通此技術的人士瞭解所說明的具體實施例僅為範例。因此，本說明書說明的該半導體記憶體設備及其分區程式控制電路和程式方法不應受限於所說明的具體實施例。而在與上述說明與附圖結合時，本說明書中的該半導體記憶體設備及其分區程式控制電路和程式方法應只受限於底下的申請專利範圍。
1‧‧‧相變記憶體設備
10‧‧‧半導體記憶體設備
11‧‧‧程式脈衝產生區塊
12‧‧‧寫入驅動器
13‧‧‧記憶體區塊
71-74‧‧‧比較部分
75‧‧‧信號組合部分
100‧‧‧程式脈衝產生區塊
110‧‧‧初始脈衝產生單元
111‧‧‧初始脈衝產生單元
113‧‧‧重設脈衝產生單元
115‧‧‧淬火脈衝產生單元
120‧‧‧重設脈衝產生單元
130‧‧‧淬火脈衝產生單元
150‧‧‧1位元往上計數器
151‧‧‧信號輸入部分
153‧‧‧鎖存部分
155‧‧‧進位產生部分
160‧‧‧1位元往下計數器
161‧‧‧信號輸入部分
163‧‧‧鎖存部分
165‧‧‧借位產生部分
200‧‧‧分區程式控制電路
210‧‧‧計數單元
211‧‧‧往下計數器
213‧‧‧往下計數器
215‧‧‧往下計數器
220‧‧‧模式決定單元
230‧‧‧分區程式脈衝產生單元
231‧‧‧週期設定區段
233‧‧‧脈衝輸出區段
240‧‧‧區域選擇控制單元
241‧‧‧分區碼產生區段
300‧‧‧控制器
400‧‧‧寫入驅動器
410‧‧‧電流控制區段
420‧‧‧電流驅動區段
430‧‧‧選擇區段
500‧‧‧記憶體區塊
1101‧‧‧輸入鎖存區段
1103‧‧‧時脈產生區段
1105‧‧‧第一計數區段
1107‧‧‧比較區段
1109‧‧‧延遲區段
1201‧‧‧鎖存區段
1301‧‧‧輸入鎖存區段
1303‧‧‧時脈產生區段
1305‧‧‧第二計數區段
1307‧‧‧重設控制區段
1309‧‧‧延遲區段
A‧‧‧節點
BCNTB<0：y>‧‧‧計數完成信號
BCNTB<0>‧‧‧第一計數完成信號
BCNTB<1>‧‧‧第二計數完成信號
BCNTB<2>‧‧‧第三計數完成信號
BCNTINB‧‧‧模式決定信號
BL‧‧‧位元線
BL0,BL1,BL2,BL3‧‧‧位元線
BOUTB‧‧‧借位信號
C‧‧‧節點
CKEN‧‧‧計數致能信號
CNTENB‧‧‧計數致能信號
COUT‧‧‧進位信號
DATA‧‧‧資料
DIVCNT<0：y>‧‧‧計數信號
DIVCNT<0>‧‧‧第一計數信號
DIVCNT<1>‧‧‧第二計數信號
DIVCNT<2>‧‧‧第三計數信號
DIVCNTB‧‧‧計數致能信號
DIVCNTCK‧‧‧時脈信號
DIVMOD<0：y>‧‧‧分區模式信號
DIVPGMP‧‧‧分區程式編輯致能信號
DIVPGM<0：x>‧‧‧分區碼
DIVSETP‧‧‧設定信號
DNCNT‧‧‧往下計數器
GST‧‧‧Ge2Sb2Te5
I_PGM‧‧‧程式編輯電流
ICK‧‧‧內部時脈
IDIVPGM‧‧‧分區週期致能信號
IPWRST‧‧‧計數重設信號
IPWSET<0：3>‧‧‧次數控制碼
IPWEN‧‧‧內部時脈致能信號
IRSTP‧‧‧重設信號
MC‧‧‧記憶體單元
MRS‧‧‧模式暫存器集合
N1‧‧‧控制節點
N2‧‧‧輸出節點
PGM‧‧‧程式指令
PGMNDP‧‧‧程式完成信號
PGMP‧‧‧程式編輯致能信號
Q‧‧‧輸出節點
Q<0：3>‧‧‧計數碼
QSCK‧‧‧內部時脈
QSEN‧‧‧內部時脈致能信號
QSND‧‧‧淬火脈衝完成信號
QSRSTP‧‧‧重設信號
QSSETP‧‧‧週期設定信號
RESETEN‧‧‧第一寫入控制信號
RSTP‧‧‧重設信號
SETP<0：n>‧‧‧第二寫入控制信號
Tq‧‧‧預定時間
WDEN‧‧‧寫入致能信號
WL,WL1,WL2‧‧‧字線
YSW<0：m>‧‧‧位元線選擇開關控制信號
YSW0-YSW3‧‧‧位元線選擇開關控制信號
底下將參閱附圖說明特色、態樣與具體實施例，其中：第1圖 為解釋一般相變基板根據溫度的相變之圖式。
第2圖 為解釋一般相變基板根據溫度的相變之另一圖式。
第3圖 為例示傳統相變記憶體設備的單元陣列之設置圖。
第4圖 為傳統相變記憶體設備的設置圖。
第5圖 為示範第4圖內所示該程式脈衝產生區塊的方塊圖。
第6圖 為例示傳統相變記憶體設備的程式操作之時序圖。
第7圖 為根據本發明具體實施例的半導體記憶體設備之設置圖。
第8圖 為根據本發明具體實施例的分區程式控制電路之設置圖。
第9圖 為示範第8圖內所示該分區程式控制電路的圖式。
第10圖為示範第8圖內所示該模式決定單元的圖式。
第11圖為示範第9圖內所示一脈衝輸出區段的圖式。
第12圖為示範第9圖內所示該分區碼產生區段的圖式。
第13圖為示範可供應給本發明具體實施例的一程式脈衝產生區塊之圖式。
第14圖為例示第13圖內所示該第一計數區段設置的示範圖。
第15圖為示範第13圖內所示一比較區段的圖式。
第16圖為例示第9圖內所示一計數單元以及第13圖內所示一第二計數區段的設置圖。
第17圖為示範可套用至本發明具體實施例的一寫入驅動器之圖式。
第18圖為例示根據一分區程式模式的半導體記憶體設備操作之時序圖。
第19圖為例示分區次數為4時的程式操作之時序圖。
10‧‧‧半導體記憶體設備
100‧‧‧程式脈衝產生區塊
200‧‧‧分區程式控制電路
300‧‧‧控制器
400‧‧‧寫入驅動器
500‧‧‧記憶體區塊
DATA‧‧‧資料
DIVCNTB‧‧‧計數致能信號
DIVMOD<0：y>‧‧‧分區模式信號
DIVPGM<0：x>‧‧‧分區碼
DIVPGMP‧‧‧分區程式編輯致能信號
DIVSETP‧‧‧設定信號
I_PGM‧‧‧程式編輯電流
PGMP‧‧‧程式編輯致能信號
PGMNDP‧‧‧程式完成信號
RESETEN‧‧‧第一寫入控制信號
RSTP‧‧‧重設信號
SETP<0：n>‧‧‧第二寫入控制信號
WDEN‧‧‧寫入致能信號
YSW<0：m>‧‧‧位元線選擇開關控制信號

Claims (28)

  1. 一種半導體記憶體設備，包括：一程式脈衝產生區塊，其設置成產生複數寫入控制信號以及一程式完成信號，以回應一程式編輯致能信號；一分區程式控制電路，其設置成根據一預定程式分區次數及指示一分區程式模式的一分區週期致能信號的一位準，來產生一分區程式編輯致能信號，以回應該程式完成信號及該分區週期致能信號；以及一控制器，其設置成產生該程式編輯致能信號，以回應該分區程式編輯致能信號。
  2. 如申請專利範圍第1項所述之半導體記憶體設備，其中該程式脈衝產生區塊產生該等寫入控制信號，以回應該程式編輯致能信號，並且當完成產生該等寫入控制信號的一操作時，產生該程式完成信號。
  3. 如申請專利範圍第1項所述之半導體記憶體設備，其中該分區程式控制電路根據已經產生該分區程式編輯致能的預定程式分區次數，透過一計數操作產生該分區程式編輯致能信號，以回應該程式完成信號。
  4. 如申請專利範圍第3項所述之半導體記憶體設備，其中該分區程式控制電路產生分區碼，以回應複數指定分區程式區域對應至該預定程式分區次數的複數分區模式信號。
  5. 如申請專利範圍第4項所述之半導體記憶體設備，另包括：一寫入驅動器，其設置成根據該等分區碼來驅動，並且將產生回應該等寫入控制信號的程式電流提供至一記 憶體區塊。
  6. 如申請專利範圍第1項所述之半導體記憶體設備，另包括：一寫入驅動器，其設置成產生程式電流，其對應至該等寫入控制信號並且程式編輯資料至一記憶體區塊。
  7. 如申請專利範圍第6項所述之半導體記憶體設備，其中該程式脈衝產生區塊以對應該預定程式分區次數的次數產生該等寫入控制信號，並且該寫入驅動器與包括一預定數量位元線的一位元線單元連接，以及其中當已經產生該等寫入控制信號時，該控制器驅動一對應的寫入驅動器，並且程式編輯資料至該記憶體區塊。
  8. 如申請專利範圍第6項所述之半導體記憶體設備，其中該記憶體區塊包括複數個記憶體單元，其中以一電流驅動方式記錄與感應資料。
  9. 一種半導體記憶體設備，包括：一程式脈衝產生區塊，其設置成輸出複數寫入控制信號，以回應根據一分區程式編輯致能信號所產生的一程式編輯致能信號；以及一寫入驅動器，其設置成提供產生來回應該等寫入控制信號的一程式脈衝至一記憶體區塊，其中，產生該分區程式編輯致能信號，以回應一程式完成信號及指示一分區程式模式的一分區週期致能信號。
  10. 如申請專利範圍第9項所述之半導體記憶體設備，其中以對應至一預定程式分區次數來致能該分區程式編輯致 能信號。
  11. 如申請專利範圍第10項所述之半導體記憶體設備，其中該程式脈衝產生區塊以對應至該預定程式分區次數的次數產生該等寫入控制信號。
  12. 如申請專利範圍第9項所述之半導體記憶體設備，其中該程式脈衝產生區塊在已經產生該等寫入控制信號之後產生一程式完成信號，並且產生該分區程式編輯致能信號以回應該程式完成信號。
  13. 如申請專利範圍第9項所述之半導體記憶體設備，其中該等寫入控制信號包括用於程式編輯一第一位準資料的一第一寫入控制信號，以及用於程式編輯一第二位準資料的一第二寫入控制信號。
  14. 一種分區程式控制電路，其中該分區程式控制電路與產生一程式完成信號之一程式脈衝產生區塊連接，以回應根據一分區程式編輯致能信號所產生的一程式編輯致能信號，以及其中該分區程式控制電路根據一預定程式分區次數來產生該分區程式編輯致能信號，以回應該程式完成信號，其中，產生該分區程式編輯致能信號，以回應一程式完成信號及指示一分區程式模式的一分區週期致能信號。
  15. 如申請專利範圍第14項所述之分區程式控制電路，其中該分區程式控制電路包括：一計數單元，其設置成透過回應該程式完成信號的一 計數操作，來產生複數計數信號以及複數計數完成信號；一模式決定單元，其設置成產生一模式決定信號，以回應該等計數完成信號以及指定複數分區程式區域的複數分區模式信號；一分區程式脈衝產生單元，其設置成根據該模式決定信號來驅動，並且產生該分區程式編輯致能信號，以回應該程式編輯致能信號以及該程式完成信號；以及一區域選擇控制單元，其設置成根據該模式決定信號來驅動，並且輸出複數分區碼來回應該等分區模式信號以及該等計數信號。
  16. 如申請專利範圍第15項所述之分區程式控制電路，其中該分區程式脈衝產生單元輸出該程式編輯致能信號與該程式完成信號之一者當成該分區程式編輯致能信號。
  17. 如申請專利範圍第15項所述之分區程式控制電路，其中該計數單元包括複數個計數器，該等計數器串聯來計數複數分區程式次數，以回應一計數致能信號、來自該程式完成信號的一時脈信號、一設定信號以及一重設信號。
  18. 如申請專利範圍第17項所述之分區程式控制電路，其中每一計數器都包括一往下計數器。
  19. 如申請專利範圍第15項所述之分區程式控制電路，其中該分區程式脈衝產生單元包括：一週期設定區段，其設置成產生該分區週期致能信號，其中該分區週期致能信號被產生來回應該模式決定信號、該時脈信號、該設定信號以及該重設信號；以及 一脈衝輸出區段，其設置成輸出該分區程式編輯致能信號，以回應該分區週期致能信號、該程式編輯致能信號以及該程式完成信號。
  20. 如申請專利範圍第19項所述之分區程式控制電路，其中該週期設定區段包括一往下計數器。
  21. 如申請專利範圍第19項所述之分區程式控制電路，其中該區域選擇控制單元包括一分區碼產生區段，其設置成根據該模式決定信號來驅動並且產生該等分區碼，以回應該分區週期致能信號、該等分區模式信號以及該等計數信號。
  22. 如申請專利範圍第21項所述之分區程式控制電路，其中該等分區模式信號預設為一保險絲選項、一模式暫存器集合或一測試模式信號。
  23. 如申請專利範圍第21項所述之分區程式控制電路，其中該分區程式控制電路利用該等分區碼來驅動一寫入驅動器。
  24. 一種用於一半導體記憶體設備的程式方法，包括：將程式資料輸入至包括一程式脈衝產生區塊的半導體記憶體設備；利用該程式脈衝產生區塊，重複產生具有對應至一預定程式分區次數之一預設循環的一程式編輯致能信號，以回應一程式完成信號及指示一分區程式模式的一分區週期致能信號；以及由一寫入驅動器程式編輯資料至一記憶體區塊的一 所選取區域，以回應該程式編輯致能信號。
  25. 如申請專利範圍第24項所述之方法，其中根據產生來回應該程式編輯致能信號的寫入控制信號，將該資料程式編輯至該記憶體區塊的所選取區域，以及其中該方法另包括：在產生該等寫入控制信號之後輸出該程式完成信號。
  26. 如申請專利範圍第25項所述之方法，其中以該程式完成信號的一產生循環，重複產生該程式編輯致能信號。
  27. 如申請專利範圍第25項所述之方法，其中根據產生來回應該程式完成信號的一分區程式編輯致能信號，來產生該程式編輯致能信號。
  28. 如申請專利範圍第24項所述之方法，其中該方法另包括：以對應至該預定程式分區次數，產生指定複數分區程式區域的複數分區模式信號，以及其中該資料的程式編輯包括：將資料程式編輯至該等分區模式信號所選的一區域。
TW101115452A 2011-11-04 2012-05-01 半導體記憶體設備及其分區程式控制電路與程式方法 TWI546808B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110114429A KR101372434B1 (ko) 2011-11-04 2011-11-04 반도체 메모리 장치, 이를 위한 분할 프로그램 제어 회로 및 프로그램 방법

Publications (2)

Publication Number Publication Date
TW201320075A TW201320075A (zh) 2013-05-16
TWI546808B true TWI546808B (zh) 2016-08-21

Family

ID=48206299

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101115452A TWI546808B (zh) 2011-11-04 2012-05-01 半導體記憶體設備及其分區程式控制電路與程式方法

Country Status (5)

Country Link
US (1) US8891320B2 (zh)
JP (1) JP2013097857A (zh)
KR (1) KR101372434B1 (zh)
CN (1) CN103093817B (zh)
TW (1) TWI546808B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298191B1 (ko) * 2011-11-04 2013-08-20 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 연속 프로그램 제어 회로 및 프로그램 방법
KR20150119547A (ko) * 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
KR20190075332A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 반도체 장치
KR102634840B1 (ko) * 2018-08-24 2024-02-08 에스케이하이닉스 주식회사 전자 장치
CN110473580B (zh) * 2019-08-21 2021-08-20 南京邮电大学 一种基于忆阻器芯片的可编程电路最小单元及其操作方法
CN112816804B (zh) * 2019-11-15 2024-04-26 中车株洲电力机车研究所有限公司 一种高集成度的脉冲测试装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048771A (ko) * 1997-12-10 1999-07-05 김영환 플래쉬 메모리에서 워드 모드시의 프로그램 방법
EP1835508B1 (en) 2006-03-16 2012-01-18 Samsung Electronics Co., Ltd. Pram and associated operation method and system
KR100791341B1 (ko) * 2006-09-04 2008-01-03 삼성전자주식회사 비휘발성 메모리 장치의 기입 방법 및 그 방법을 사용하는비휘발성 메모리 장치
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
KR20110029402A (ko) * 2009-09-15 2011-03-23 삼성전자주식회사 비휘발성 메모리 장치, 및 그것을 포함한 메모리 시스템, 그것의 쓰기 전류 제어 방법
US8639903B2 (en) 2010-05-13 2014-01-28 Micron Technology, Inc. Staggered programming for resistive memories

Also Published As

Publication number Publication date
KR20130049420A (ko) 2013-05-14
TW201320075A (zh) 2013-05-16
KR101372434B1 (ko) 2014-03-11
US20130114356A1 (en) 2013-05-09
JP2013097857A (ja) 2013-05-20
CN103093817A (zh) 2013-05-08
CN103093817B (zh) 2017-11-21
US8891320B2 (en) 2014-11-18

Similar Documents

Publication Publication Date Title
JP4832817B2 (ja) 相変化メモリ装置及びプログラム方法
US7746688B2 (en) PRAM and method of firing memory cells
TWI546808B (zh) 半導體記憶體設備及其分區程式控制電路與程式方法
US8014190B2 (en) Resistance variable memory device and method of writing data
KR100773095B1 (ko) 상 변화 메모리 장치 및 그것의 프로그램 방법
US7573758B2 (en) Phase-change random access memory (PRAM) performing program loop operation and method of programming the same
US8644061B2 (en) Variable resistance memory device performing program and verification operation
US7511993B2 (en) Phase change memory device and related programming method
TWI550613B (zh) 半導體記憶體設備及其設定程式控制電路與程式方法
TWI543168B (zh) 半導體記憶體裝置及其連續程式控制電路與程式方法
KR20040053230A (ko) 상변화 물질 메모리 소자에 기록 동작을 실행하는 기술 및장치
US7787316B2 (en) Semiconductor memory device and write control method thereof
CN1959846B (zh) 随机存取存储器、升压电荷泵和产生写驱动电压的方法
JP2008165964A (ja) 電力消費を制限するメモリ
KR100871880B1 (ko) 상 변화 메모리 장치의 메모리 셀 내의 상 변화 물질의일부를 리셋하기 위한 리셋 전류를 감소시키는 방법 및 상변화 메모리 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees