TWI541948B - 半導體封裝件及其製法 - Google Patents

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TWI541948B
TWI541948B TW103100604A TW103100604A TWI541948B TW I541948 B TWI541948 B TW I541948B TW 103100604 A TW103100604 A TW 103100604A TW 103100604 A TW103100604 A TW 103100604A TW I541948 B TWI541948 B TW I541948B
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許習彰
劉鴻汶
陳彥亨
紀傑元
戴瑞豐
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矽品精密工業股份有限公司
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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具有線路重佈結構之半導體封裝件及其製法。
隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為追求半導體封裝件之輕薄短小，因而發展出一種晶片級封裝件(chip scale package,CSP)，其特徵在於此種晶片級封裝件僅具有與晶片尺寸相等或略大的尺寸。
第1A至1H圖係為習知半導體封裝件1之製法的剖面示意圖。
如第1A圖所示，提供一具有一結合層100之第一承載件10a，且設置複數半導體元件11於該結合層100上。該半導體元件11具有相對之主動面11a與非主動面11b，該主動面11a結合於該結合層100，並於該主動面11a上具有複數電極墊110。
如第1B圖所示，形成一封裝層13以包覆該些半導體元件11，且該封裝層13上設有第二承載件10b。
如第1C圖所示，移除該第一承載件10a及結合層100，以外露該封裝層13之下表面13b(或稱背側)與該半導體元件11之主動面11a。
如第1D圖所示，形成一介電層12於該封裝層13之下表面13b與該半導體元件11之主動面11a，且該介電層12具有開孔120,120’，其中，部分該開孔120外露該電極墊110，而藉由另一部分該開孔120’以對位形成連通該封裝層13之複數通孔140，該些通孔140係位於該些半導體元件11之外圍。
如第1E圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成線路161於該介電層12上，且形成導電盲孔162,162’於該開孔120,120’中，令該線路161、導電盲孔162,162’與該介電層12作為下側線路重佈結構16之一部分，使該下側線路重佈結構16之線路161藉由部分該導電盲孔162電性連接至該半導體元件11之電極墊110。同時，形成導電通孔14於各該通孔140中，令該線路161藉由部分該導電盲孔162’電性連接各該導電通孔14。
之後，形成一絕緣保護層18於該介電層12與線路161上並外露該線路161之部分表面。
如第1F圖所示，設置第三承載件10c於該絕緣保護層18上，再移除該第二承載件10b。
如第1G圖所示，進行另一線路重佈層(RDL)製程，即形成上側線路重佈結構15於該封裝層13之上表面13a(或稱前側)上，且該上側線路重佈結構15具有一介電層150、設於該介電層150上之線路151與設於該介電層150中之導電盲孔152，使該線路151藉由該導電盲孔152電性連接各該導電通孔14。
接著，形成另一絕緣保護層18’於該介電層150與該線路151上。
如第1H圖所示，進行切單製程及移除該第三承載件10c，再形成如銲球之導電元件17於該下側線路重佈結構16之外露線路161上，以令該導電元件17電性連接該下側線路重佈結構16之線路161。
惟，於該半導體封裝件1之製法中，係於該封裝層13之上表面13a與下表面13b均進行RDL製程，因而於製程中需多次(至少三次)進行結合/移除承載件(即該第一至第三承載件10a-10c)之步驟，致使製程步驟繁多。
再者，於RDL製程中，需形成介電層12,150及利用黃光製程製作介電層開孔以形成導電盲孔152,162,162’，致使製程步驟繁多，且因大量進行黃光製程而使製作成本提高。
又，因形成多層介電層12,150，使該半導體封裝件1之厚度大幅增加。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：封裝層，係具有相對之第一表面與第二表面；第一線路重佈結構，係嵌埋於該封裝層之第一表面內側；至少一半導體元件，係嵌埋於該封裝層之第二表面內側，該半導體元件具有相對之主動面與非主動面；第二線路重佈結構，係設於該封裝層之第二表面上且電性連接至該半導體元件之主動面；以及複數導電通孔，係設於該封裝層中且電性連接該第一與第二線路重佈結構。
本發明復提供一種半導體封裝件之製法，係包括：提供一第一承載件，其上設有至少一半導體元件與一包覆該半導體元件之封裝層，該封裝層具有相對之第一表面與第二表面，該第二表面係結合於該第一承載件上，且該封裝層之第二表面內側嵌埋有至少一半導體元件，而該半導體元件係具有相對之主動面與非主動面；設置一具有第一線路重佈結構之第二承載件於該封裝層之第一表面上，使該第一線路重佈結構嵌埋於該封裝層之第一表面內側；移除該第一承載件，以外露該封裝層之第二表面；形成複數通孔於該封裝層中，且該些通孔連通該第一線路重佈結構與該封裝層之第二表面；形成第二線路重佈結構於該封裝層之第二表面上，且形成導電材於於各該通孔中，使該導電材作為導電通孔，以令各該導電通孔電性連接該第一與第二線路重佈結構，且該第二線路重佈結構電性連接至該半導體元件之主動面；以及移除該第二承載件，以外露該封裝層之第一表面。
前述之製法中，該封裝層之製程係包括：設置該半導體元件於該第一承載件上；以及形成該封裝層於該第一承載件上以包覆該半導體元件。
前述之製法中，該第一線路重佈結構之製作係將該第二承載件壓合於該封裝層之第一表面上，使該第一線路重佈結構嵌埋於該封裝層之第一表面內側。
前述之半導體封裝件及其製法中，該半導體元件之主動面係齊平於該封裝層之第二表面。
前述之半導體封裝件及其製法中，該第一或第二線路重佈結構係為單一線路層。
前述之半導體封裝件及其製法中，該第二線路重佈結構係直接地接觸該半導體元件，以電性連接該半導體元件。
前述之半導體封裝件及其製法中，復包括形成絕緣保護層於該第一線路重佈結構上。
另外，前述之半導體封裝件及其製法中，復包括形成絕緣保護層於該第二線路重佈結構上。
由上可知，本發明之半導體封裝件及其製法，係藉由當設置該第二承載件於該封裝層之第一表面上時，將該第一線路重佈結構嵌埋於該封裝層之第一表面內側，之後再形成該第二線路重佈結構，故於形成該第二線路重佈結構之後，無需再於該封裝層之第一表面進行線路製程，因而可省略習知製法之結合/移除第三承載件之製程。因此，相較於習知技術，本發明之製法能減少進行結合/移除承載件之步驟次數，因而能簡化製程，且同時降低製作成本。
再者，當設置該第二承載件於該封裝層之第一表面上時，該第一線路重佈結構已嵌埋於該封裝層之第一表面內側，以成為嵌埋式線路，因而無需形成介電層與導電盲孔於該封裝層之第一表面上，故相較於習知製法，本發明之製法不僅能減少利用黃光製程製作介電層開孔之次數以減少製程步驟，且因減少使用黃光製程而降低製作成本。
又，因該第一線路重佈結構無需形成介電層，故能降低本發明之半導體封裝件之厚度。
1,2‧‧‧半導體封裝件
10a,20a‧‧‧第一承載件
100‧‧‧結合層
10b,20b‧‧‧第二承載件
10c‧‧‧第三承載件
11,21‧‧‧半導體元件
11a,21a‧‧‧主動面
11b,21b‧‧‧非主動面
110,210‧‧‧電極墊
12,150‧‧‧介電層
120,120’‧‧‧開孔
13,23‧‧‧封裝層
13a‧‧‧上表面
13b‧‧‧下表面
14,24‧‧‧導電通孔
140,240‧‧‧通孔
15‧‧‧上側線路重佈結構
151,161,251,261‧‧‧線路
152,162,162’‧‧‧導電盲孔
16‧‧‧下側線路重佈結構
17,27‧‧‧導電元件
18,18’,28,28’‧‧‧絕緣保護層
200a‧‧‧第一結合層
200b‧‧‧第二結合層
23a‧‧‧第一表面
23b‧‧‧第二表面
25‧‧‧第一線路重佈結構
26‧‧‧第二線路重佈結構
第1A至1H圖係為習知半導體封裝件之製法的剖視示意圖； 以及第2A至2G圖係為本發明之半導體封裝件之製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一具有一第一結合層200a之第一承載件20a，且設置複數半導體元件21於該第一結合層200a上，再形成一封裝層23於該第一結合層200a上以包覆該些半導體元件21。
於本實施例中，該第一承載件20a之尺寸可依需求選擇晶圓型基板(Wafer form substrate)或一般整版面型基板(Panel form substrat)，且該第一結合層200a係為離型膜或膠材。
再者，該封裝層23係為絕緣材並具有相對之第一表面23a與第二表面23b，該第二表面23b係結合於該第一結合層200a，且該些半導體元件21係嵌埋於該封裝層23之第二表面23b內側。
又，該半導體元件21係為晶片，其具有相對之主動面21a與非主動面21b，該主動面21a結合於該第一結合層200a，並於該主動面21a上具有複數電極墊210。
另外，該些半導體元件21之主動面21a與該封裝層23之第二表面23b同側，例如，該些半導體元件21之主動面21a係齊平於該封裝層23之第二表面23b。
如第2B及2C圖所示，提供一具有一第二結合層200b與一第一線路重佈結構25之第二承載件20b，且該第二結合層200b位於該第一線路重佈結構25與該第二承載件20b之間。
接著，將該第二承載件20b壓合於該封裝層23之第一表面23a上，使該第一線路重佈結構25嵌埋於該封裝層23之第一表面23a內側。
之後，移除該第一承載件20a及第一結合層200a，以外露該封裝層23之第二表面23b與該半導體元件21之主動面21a。
於本實施例中，該第二承載件20b之尺寸可依需求選擇晶圓型基板(Wafer form substrate)或一般整版面型基板(Panel form substrat)，且該第二結合層200b係為離型膜或膠材。
再者，該第一線路重佈結構25可視為上側線路重佈結構，且該第一線路重佈結構25係為單一線路層，亦即僅具有線路251。
又，於製作具有第一結合層200a之第一承載件20a時，同時 製作具有第二結合層200b與第一線路重佈結構25之第二承載件20b，以節省製程時間。
如第2D圖所示，以雷射方式或其它方式形成複數通孔240於該封裝層23中，且該些通孔240位於該些半導體元件21之外圍並連通該第一線路重佈結構25與該封裝層23之第二表面23b，以令該第一線路重佈結構25外露於該些通孔240。
如第2E圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成第二線路重佈結構26於該封裝層23之第二表面23b與該半導體元件21之主動面21a上，且同時形成導電材於各該通孔240中，使該導電材作為導電通孔24，令各該導電通孔24電性連接該第一與第二線路重佈結構25,26，而該第二線路重佈結構26電性連接至該半導體元件21之電極墊210。
於本實施例中，該第二線路重佈結構26可視為下側線路重佈結構，且該第二線路重佈結構26係為單一線路層，亦即僅具有線路261。
再者，可形成一絕緣保護層28於該第二線路重佈結構26上並外露其線路261。
如第2F圖所示，移除該第二承載件20b及第二結合層200b，以外露該第一線路重佈結構25與該封裝層23之第一表面23a。
如第2G圖所示，於後續可形成另一絕緣保護層28’於該第一線路重佈結構25上並外露其線路251。之後進行切單製程，且形成如銲球之導電元件27於該第二線路重佈結構26之外露線路261上，以令該導電元件27電性連接至該半導體元件21。
本發明之製法藉由先嵌埋該第一線路重佈結構25於該封裝 層23之第一表面23a內側，再形成該第二線路重佈結構26，故於形成該第二線路重佈結構26之後，無需再於該封裝層23之第一表面23a進行線路製程，因而可省略習知製法之結合/移除第三承載件之製程。因此，相較於習知技術之至少三次結合/移除承載件之步驟次數，本發明之製法能將結合/移除承載件之步驟次數減為兩次(即該第一與第二承載件20a,20b之拆裝)，因而能簡化製程，且同時降低製作成本。
再者，藉由當設置該第二承載件20b於該封裝層23之第一表面23a上時，將該第一線路重佈結構25直接壓入該封裝層23之第一表面23a內側，以成為嵌埋式線路251，而無需形成介電層與導電盲孔於該封裝層23之第一表面23a上，故相較於習知技術，本發明之製法不僅能減少利用黃光製程製作介電層開孔之次數以減少製程步驟，且因減少使用黃光製程而降低製作成本。
又，因該第一線路重佈結構25無需形成介電層，故能降低本發明之半導體封裝件2之厚度(如下表所示)。
另外，藉由將該第二線路重佈結構26之線路261直接形成於該封裝層23之第二表面23b與該半導體元件21之主動面21a上，而無需形成介電層與導電盲孔，故相較於習知技術，不僅無需使用黃光製程，且能降低本發明之半導體封裝件2之厚度(如下表所示)。
因此，於本發明之製法中，係於該封裝層23之第一表面23a與第二表面23b上直接進行線路製程，而無需增設介電層，因而無需利用黃光製程製作介電層開孔，故本發明之製法不僅步驟較少及製作成本較低，且使該半導體封裝件2之厚度大幅降低(如 下表所示)。
本發明之半導體封裝件2係包括：具有相對之第一表面23a與第二表面23b之封裝層23、嵌埋於該封裝層23之第一表面23a內側的第一線路重佈結構25、嵌埋於該封裝層23之第二表面23b內側的至少一半導體元件21、設於該封裝層23之第二表面23b上的第二線路重佈結構26、以及設於該封裝層23中之複數導電通孔24。
所述之第一線路重佈結構25係為線路層。
所述之半導體元件21係具有相對之主動面21a與非主動面21b，且於該主動面21a上具有複數電極墊210，又該半導體元件21之主動面21a係齊平於該封裝層23之第二表面23b。
所述之第二線路重佈結構26係為線路層，且直接地接觸該半導體元件21之主動面21a(即電極墊210)，以電性連接至該半導體元件21之電極墊210。
所述之導電通孔24係電性連接該第一與第二線路重佈結構25,26。
於一實施例中，所述之半導體封裝件2復包括設於該第一線路重佈結構25上之絕緣保護層28’。
於一實施例中，所述之半導體封裝件2復包括設於該第二線路重佈結構26上之絕緣保護層28。
綜上所述，本發明之半導體封裝件及其製法，主要藉由當設置該第二承載件於該封裝層之第一表面上時，將該第一線路重佈結構嵌埋於該封裝層之第一表面內側，之後再形成該第二線路重佈結構，故於形成該第二線路重佈結構之後，無需再於該封裝層之第一表面進行線路製程，因而可省略習知製法之結合/移除第三承載件之製程、及省略形成介電層與導電盲孔於該封裝層之第一表面上之製程。因此，本發明之製法能減少進行結合/移除承載件之步驟次數及減少使用黃光製程，故能簡化製程，且同時降低製作成本。
再者，因該第一線路重佈結構無需形成介電層與導電盲孔，故能降低本發明之半導體封裝件之厚度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
21‧‧‧半導體元件
21a‧‧‧主動面
21b‧‧‧非主動面
23‧‧‧封裝層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧導電通孔
25‧‧‧第一線路重佈結構
26‧‧‧第二線路重佈結構
28‧‧‧絕緣保護層

Claims (16)

  1. 一種半導體封裝件，係包括：封裝層，係具有相對之第一表面與第二表面；第一線路重佈結構，係嵌埋於該封裝層之第一表面內側；至少一半導體元件，係嵌埋於該封裝層之第二表面內側，該半導體元件具有相對之主動面與非主動面；第二線路重佈結構，係設於該封裝層之第二表面上且電性連接至該半導體元件之主動面；以及複數導電通孔，係設於該封裝層中且電性連接該第一與第二線路重佈結構。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一線路重佈結構係為單一線路層。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件之主動面係齊平於該封裝層之第二表面。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二線路重佈結構係為單一線路層。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二線路重佈結構係直接地接觸該半導體元件之主動面，以電性連接該半導體元件。
  6. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該第一線路重佈結構上之絕緣保護層。
  7. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該第二線路重佈結構上之絕緣保護層。
  8. 一種半導體封裝件之製法，係包括： 提供一第一承載件，其上設有至少一半導體元件與一包覆該半導體元件之封裝層，該封裝層具有相對之第一表面與第二表面，該第二表面係結合於該第一承載件上，且該封裝層之第二表面內側嵌埋有至少一半導體元件，而該半導體元件係具有相對之主動面與非主動面；設置一具有第一線路重佈結構之第二承載件於該封裝層之第一表面上，使該第一線路重佈結構嵌埋於該封裝層之第一表面內側；移除該第一承載件，以外露該封裝層之第二表面；形成複數通孔於該封裝層中，且該些通孔連通該第一線路重佈結構與該封裝層之第二表面；形成第二線路重佈結構於該封裝層之第二表面上，且形成導電材於於各該通孔中，使該導電材作為導電通孔，以令各該導電通孔電性連接該第一與第二線路重佈結構，且該第二線路重佈結構電性連接至該半導體元件之主動面；以及移除該第二承載件，以外露該封裝層之第一表面。
  9. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該封裝層之製程係包括：設置該半導體元件於該第一承載件上；以及形成該封裝層於該第一承載件上以包覆該半導體元件。
  10. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該半導體元件之主動面係齊平於該封裝層之第二表面。
  11. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第一線路重佈結構之製作係將該第二承載件壓合於該封裝層 之第一表面上，使該第一線路重佈結構嵌埋於該封裝層之第一表面內側。
  12. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第一線路重佈結構係為單一線路層。
  13. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第二線路重佈結構係為單一線路層。
  14. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該第二線路重佈結構係直接地接觸該半導體元件，以電性連接該半導體元件。
  15. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括形成絕緣保護層於該第一線路重佈結構上。
  16. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括形成絕緣保護層於該第二線路重佈結構上。
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