TWI541900B - 絕緣膜及其製造方法 - Google Patents

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Description

絕緣膜及其製造方法
本發明係關於一種絕緣膜及其製造方法。又，本發明亦關於一種包含絕緣膜與氧化物半導體層之半導體元件。
近年來，利用半導體特性且可呈現各種電氣功能之半導體元件被大量開發。作為此種半導體元件，例如，已知有液晶顯示裝置、薄膜EL(Electroluminescence，電致發光)顯示裝置、有機EL顯示裝置等中利用之薄膜電晶體。為了實現以電晶體為主之半導體元件之高性能化，自先前以來採取有各種對策。
例如，先前，已知有在基底絕緣膜上依序積層第1層間絕緣膜、第2層間絕緣膜及第3層間絕緣膜之半導體裝置之製造方法(日本專利第3148183號公報(專利文獻1))。
第1及第3層間絕緣膜係包含氮化矽膜(SiN膜)，且第2層間絕緣膜係包含氟化氧化矽膜(SiOF膜)。
而且，作為第1及第3層間絕緣膜之SiN膜係將氟化矽烷(SiF4)氣體及氮氣(N2)用作材料氣體，且藉由電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法而成膜。
於該製造方法中，由於使用不含氫(H)原子之氣體(SiF4)形成SiN膜，故而於成膜中含有氟(F)之層間絕緣膜不會曝露於H自由基，從而可抑制與F之反應。
又，已知有將非晶形In-Ga-Zn-oxide(a-IGZO，非晶形氧 化銦鎵鋅)用於通道層之薄膜電晶體(TFT：Thin Film Transistor)(Japanese Journal of Applied Physics 49(2010)03CB04.(非專利文獻1))。
該TFT包含玻璃基板上依序積層閘極電極、絕緣膜及a-IGZO，且於a-IGZO上配置有源極電極及汲極電極之結構。而且，閘極電極含有鎢(W)，源極電極及汲極電極含有鈦(Ti)，絕緣膜含有氧化矽(SiOx)。
該TFT係在形成絕緣膜後，藉由將a-IGZO成膜而製造。
先前，作為TFT之通道層，較多地使用非晶矽層，但近年來，作為取代非晶矽層之層，IGZO等氧化物半導體層受到關注。氧化物半導體層係與非晶矽層相比，具有載子遷移率大之優勢。例如，於日本專利特開2008-199005號公報(專利文獻2)中揭示有如下技術：藉由濺鍍而形成非晶形之氧化物半導體層，該濺鍍係使用包含呈現導電性之氧化物粉末之燒結體之靶材。
又，如TFT之半導體元件係除了包含氧化物半導體層之通道層以外，亦包含具有各種作用之層。先前，作為該等層之組成，與氧化物半導體層組合時採用之組成係如日本專利特開2010-073894號公報(專利文獻3)所揭示，為氧化矽(SiO2)、氮化矽(SiN)、氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鉿(Hf2O2)、氧化鈦(TiO2)等。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利第3148183號公報
[專利文獻2]日本專利特開2008-199005號公報
[專利文獻3]日本專利特開2010-073894號公報
[非專利文獻]
[非專利文獻1]Hiromichi Godo, Daisuke Kawae, Shuhei Yoshitomi, Toshinari Sasaki, Shunichi Ito, Hiroki Ohara, Hideyuki Kishida, Masahiro Takahashi, Akiharu Miyanaga, and Shunpei Yamazaki, "Temperature Dependence of Transistor Characteristics and Electronic Structure for Amorphous In-Ga-Zn-Oxide Thin Film Transistor," Japanese Journal of Applied Physics 49 (2010) 03CB04.
然而，於專利文獻1及非專利文獻1記載之製造方法中，於玻璃及a-IGZO等含有氧(O)原子之材料上形成有絕緣膜時，難以處理電絕緣性能大幅下降之類的問題。
進而，於專利文獻2及3記載之將氧化物半導體層用作通道層之TFT中，於以±20 V以上使用閘極-源極間、源極-汲極間之電壓時，存在因反覆掃描電壓而導致動作電壓之閾值(以下，亦稱為「Vth」)易於產生變化之傾向。因此，於使用氧化物半導體層之TFT中，Vth不穩定，流入源極-汲極間之電流值產生變化，故而，最終出現TFT之特性不穩定之類的問題。
本發明係鑒於上述現狀而完成者，且第1發明之目的在於提供一種形成於含有氧(O)原子之材料上之絕緣性能良 好之絕緣膜。
又，第1發明之另一目的在於提供一種於含有氧(O)原子之材料上製造絕緣性能良好之絕緣膜之製造方法。本發明之絕緣膜係較佳地用作TFT之構成層。
進而，第2發明之目的在於提供一種使用氧化物半導體層且Vth之變化受到抑制之特性穩定化之半導體元件。
第1發明之絕緣膜係含有矽原子、氟原子及氮原子者，且包括第1及第2氮化矽膜。第1氮化矽膜係配置於含有氧原子之基板上。第2氮化矽膜係與第1氮化矽膜接觸地配置。而且，第2氮化矽膜中所含之氟量多於第1氮化矽膜中所含之氟量。
又，第1發明亦關於一種上述絕緣膜之製造方法，該製造方法包括：第1步驟，其係將含有矽原子及氟原子之主氣體、與至少包含氮氣之副氣體之氣體流量比設定為基準值以上，且於含有氧原子之基板上沈積第1氮化矽膜；及第2步驟，其係將主氣體與氮氣之氣體流量比設定為小於基準值之值，且與第1氮化矽膜接觸地沈積第2氮化矽膜。
此處，較佳為，上述副氣體包含含有氫原子之氣體與含有氧原子之氣體中之任一氣體及氮氣。
又，上述副氣體亦可為包含含有氫原子之氣體與氮氣者。
又，上述基板之表面係由金屬覆蓋，且上述副氣體亦可為僅包含氮氣者。
第2發明係關於一種半導體元件，該半導體元件係包含含有銦原子及氧原子之氧化物半導體層、與含有矽原子、氟原子及氮原子之絕緣膜者。
上述半導體元件中，較佳為，氧化物半導體層與絕緣膜接觸。
上述半導體元件中，較佳為，絕緣膜係閘極絕緣膜及鈍化膜中之至少一者。
上述半導體元件中，較佳為，絕緣膜中之氟原子之含量大於0原子%且為30原子%以下。
上述半導體元件中，較佳為，絕緣膜更含有氫原子，且絕緣膜中之氫原子之含量大於0原子%且為7原子%以下。
上述半導體元件中，較佳為，絕緣膜更含有氧原子，且絕緣膜中之氧原子之含量大於0原子%且未達25原子%。
上述半導體元件中，較佳為，絕緣膜係閘極絕緣膜，且閘極絕緣膜與半導體層接觸之界面附近之半導體層中之氧量A、與界面附近以外之半導體層中之氧量B之比A/B大於0.78且未達1。進而，更佳為，上述比A/B為0.8以上0.98以下。
上述半導體元件中，較佳為，絕緣膜係鈍化膜，且鈍化膜與半導體層接觸之界面附近之半導體層中之氧量C、與界面附近以外之半導體層中之氧量D之比C/D為1.05以上1.3以下。
上述半導體元件中，較佳為，半導體層更含有選自由氮(N)、鋁(Al)、矽(Si)、鈦(Ti)、釩(V)、鉻(Cr)、鋯(Zr)、鈮 (Nb)、鉬(Mo)、鉿(Hf)、鉭(Ta)、鎢(W)、錫(Sn)、及鉍(Bi)所組成之群中之1種以上之元素。
上述半導體元件中，較佳為，半導體元件係薄膜電晶體。
於第1發明之絕緣膜中，包含第2氮化矽膜之氟濃度多於第1氮化矽膜之氟濃度之結構。亦即，第1氮化矽膜之氟濃度少於第2氮化矽膜之氟濃度。其原因在於，使第1氮化矽膜之成膜時之電漿中之F自由基之濃度低於第2氮化矽膜之成膜時之電漿中之F自由基之濃度，形成第1氮化矽膜。
又，若減少電漿中之F自由基，則氧原子自基板中被奪取之情況得以抑制，從而抑制氧原子被吸收至第1及第2氮化矽膜。其結果，可製造絕緣崩潰電場強度較高且漏電流較小之絕緣膜。
因此，於製造之絕緣膜中，若基板側之第1氮化矽膜中之氟濃度變得低於絕緣膜之表面側之第2氮化矽膜中之氟濃度，則氧原子對絕緣膜之混入減少，從而可獲得良好之絕緣性能。
又，於第1發明之絕緣膜之製造方法中，將主氣體與副氣體之流量比設定為基準值以上，形成第1氮化矽膜，且將主氣體與副氣體之流量比設定為小於基準值之值，形成第2氮化矽膜。其結果，第1氮化矽膜成膜時之電漿中之F自由基之濃度變得低於第2氮化矽膜成膜時之電漿中之F自由基之濃度，使得氧原子自基板中被奪取之情況受到抑 制，從而抑制氧原子被吸收至第1及第2氮化矽膜中。
因此，可製造絕緣崩潰電場強度較高且漏電流較小之絕緣膜、即絕緣性能良好之絕緣膜。
進而，根據第2發明之半導體元件，可提供Vth之變化得以抑制之特性穩定化之半導體元件。
一面參照圖式，一面對本發明之實施形態進行詳細說明。再者，對圖中相同或相符部分標註相同符號，且不重複其說明。
<實施形態1>
以下，對本發明中之作為第1發明之實施形態之絕緣膜進行說明。
《絕緣膜》
圖1係第1發明之實施形態1之絕緣膜之剖面圖。參照圖1，第1發明之實施形態1之絕緣膜10包含基板1、氮化矽膜2及氮化矽膜3。
基板1係包含玻璃及a-IGZO等含有O原子之材料。氮化矽膜2係與基板1之一主面接觸地配置。氮化矽膜3係與氮化矽膜2接觸地配置。
氮化矽膜2、3各自含有氟原子及氫原子。而且，氮化矽膜2、3各自具有少於5原子%之氫濃度。又，氮化矽膜3之氟濃度多於氮化矽膜2之氟濃度。進而，氮化矽膜2具有例如5~100 nm之膜厚，且氮化矽膜3具有例如5~500 nm之膜厚。
《電漿裝置》
圖2係表示本發明之實施形態1中之電漿裝置之構成之剖面圖。參照圖2，電漿裝置100係包括真空容器20、頂板22、排氣口24、氣體導入部26、保持座32、加熱器34、軸36、軸承部38、掩模42、隔板44、平面導體50、供電電極52、終端電極54、絕緣凸緣56、墊圈57、58、屏蔽箱(shield box)60、高頻電源62、匹配電路64、及連接導體68、69。
真空容器20係金屬製，且經由排氣口24連接於真空排氣裝置(未圖示)。又，真空容器20係電性連接於接地節點。頂板22係以阻塞真空容器20之上側之方式，與真空容器20相接地配置。於此情形時，在真空容器20與頂板22之間配置真空密封用之墊圈57。
氣體導入部26係於真空容器20內相較隔板44配置於上側。軸36係經由軸承部38固定於真空容器20之底面。保持座32係固定於軸36之一端。加熱器34係配置於保持座32內。掩模42係於保持座32之周緣部配置在保持座32上。隔板44係相較保持座32在上側以阻塞真空容器20與保持座32之間之方式固定於真空容器20之側壁。
供電電極52及終端電極54係經由絕緣凸緣56固定於頂板22上。於此情形時，在頂板22與絕緣凸緣56之間配置真空密封用之墊圈58。
平面導體50係以X方向上之兩端部分別接觸於供電電極52及終端電極54之方式配置。
供電電極52及終端電極54係如下所述於Y方向(與圖2之紙面垂直之方向)上具有與平面導體50大致相同之長度。而且，供電電極52藉由連接導體68而連接於匹配電路64之輸出桿66。終端電極54係經由連接導體69連接於屏蔽箱60。平面導體50、供電電極52及終端電極54係包含例如銅及鋁等。
屏蔽箱60係配置於真空容器20之上側，且與頂板22接觸。高頻電源62係連接於匹配電路64與接地節點之間。匹配電路64係配置於屏蔽箱60上。
連接導體68、69係包含在Y方向上具有與供電電極52及終端電極54大致相同之長度之板形狀。
氣體導入部26係將自儲氣罐(未圖示)供給之SiF4氣體、H2氣體及N2氣體等氣體28供給至真空容器20內。保持座32係支撐基板1。加熱器34係將基板1加熱至所需之溫度。軸36係支撐保持座32。掩模42係覆蓋基板1之周緣部。藉此，可防止絕緣膜形成於基板1之周緣部。隔板44係防止電漿70到達至基板1之保持機構。
供電電極52係使自連接導體68供給之高頻電流流入平面導體50。終端電極54係使平面導體50之端部直接或經由電容器而連接於接地節點，從而自高頻電源62朝向平面導體50形成高頻電流之閉環。
高頻電源62係對匹配電路64供給例如13.56 MHz之高頻電力。匹配電路64係將自高頻電源62供給之高頻電力抑制反射地供給至連接導體68。
圖3係自圖2所示之匹配電路64側觀察到之平面導體50、供電電極52及終端電極54之平面圖。參照圖3，平面導體50係包含例如長方形之平面形狀，且具有邊50a、50b。邊50a長於邊50b。而且，邊50a係沿X方向配置，邊50b係沿Y方向配置。
供電電極52及終端電極54係分別沿平面導體50之邊50b配置於平面導體50之X方向之兩端部。供電電極52及終端電極54之Y方向之長度較佳為接近於平面導體50之與Y方向平行之邊50b之長度(例如，與邊50b之長度實質相同)，以使高頻電流14於Y方向上儘可能均勻地流動，但亦可相較邊50b之長度略短或長。若以數值表示，則供電電極52及終端電極54之Y方向之長度設定為邊50b之長度之85%以上之長度即可。
如此般，供電電極52及終端電極54包含塊狀之電極，故可於Y方向上使高頻電流14大致均勻地流入平面導體50中。
繼而，電漿裝置100藉由使高頻電流14均勻地流入平面導體50，而產生電感耦合型之電漿。
繼之則藉由產生於真空容器20內之電感耦合型之電漿，而於設置於保持座32上之基板上沈積絕緣膜。
《製造方法1》
圖4係圖1所示之絕緣膜10之製造方法1中之氣體流量之時序圖。
於絕緣膜10之製造方法1中，使用SiF4氣體、H2氣體及 N2氣體，在基板1上沈積氮化矽膜2，其後，使用SiF4氣體及N2氣體，在氮化矽膜2上沈積氣化矽膜3，製造絕緣膜10。
又，基板1係包含將經圖案化之鉬(Mo)形成於玻璃上而成之圖案化Mo/玻璃。而且，Mo之膜厚為100 nm，玻璃之厚度為0.5 mm。又，Mo之寬度為10 μm，Mo之間隔為20 μm。
進而，基板溫度為150℃，成膜時之壓力為2.6 Pa，高頻電力為1.1 W/cm2。
於採用製造方法1製造絕緣膜10之情形時，電漿裝置100之氣體導入部26係於時點t1至時點t2之期間，將25 sccm之SiF4氣體、450 sccm之N2氣體、及200 sccm之H2氣體供給至真空容器20。
繼而，真空排氣裝置將真空容器20之壓力設定為2.6 Pa。又，加熱器34將基板1之溫度設定為150℃。
繼之，高頻電源62經由匹配電路64、連接導體68及供電電極52，將1.1 W/cm2之高頻電力供給至平面導體50。
藉此，於真空容器20內產生電漿，將具有100 nm之膜厚之氮化矽膜2沈積於基板1上。
繼而，於時點t2時，氣體導入部26將SiF4氣體之流量自25 sccm增加至100 sccm，將N2氣體之流量自450 sccm減少至250 sccm，且停止H2氣體。其後，氣體導入部26於達到時點t3之前，將100 sccm之SiF4氣體與250 sccm之N2氣體供給至真空容器20。
藉此，將具有200 nm之膜厚之氮化矽膜3沈積於氮化矽膜2上。
繼而，氣體導入部26於時點t3時，停止SiF4氣體及N2氣體。
再者，於時點t1至時點t3之期間，將高頻電力、反應壓力及基板溫度分別設定為上述值。
如此，於製造方法1中，與基板1(=圖案化Mo/玻璃)接觸地配置之氮化矽膜2係對形成氮化矽膜2時作為主氣體之SiF4氣體中添加H2氣體而成膜，氮化矽膜3係未對SiF4氣體添加H2氣體而成膜。
其結果，於形成氮化矽膜2時之電漿中，由SiF4氣體生成之F自由基與由H2氣體生成之H自由基發生反應而成為HF，從而抑制電漿中之F自由基與基板1(=圖案化Mo/玻璃)反應而自基板1(=圖案化Mo/玻璃)中奪取氧原子。
因此，基板1(=圖案化Mo/玻璃)中之氧原子變得難以被吸收至氮化矽膜2。
又，於氮化矽膜2成膜時，由SiF4氣體生成之F自由基變為HF，於氮化矽膜3成膜時，由SiF4氣體生成之F自由基未變為HF，故而，與氮化矽膜2相比，氟原子更多地被吸收至氮化矽膜3。因此，氮化矽膜3之氟濃度變得多於氮化矽膜2之氟濃度。
圖5係表示測定利用製造方法1製造之絕緣膜之電氣特性之方法之圖。
參照圖5，氮化矽膜係藉由製造方法1而沈積於圖案化 Mo/玻璃上。而且，於氮化矽膜之表面形成電極。
將電源及電流計串聯地連接於氮化矽膜上之電極與玻璃上之Mo之間。
電源係一面改變電壓值一面於氮化矽膜之膜厚方向上施加電壓。而且，電流計測定流入氮化矽膜中之漏電流。
又，將由電源施加之電壓值除以氮化矽膜之膜厚所得之值設為絕緣崩潰電場強度。
圖6係表示利用製造方法1製造之絕緣膜中之絕緣崩潰電場強度及漏電流密度與氣體流量比之關係之圖。
於圖6中，縱軸表示絕緣崩潰電場強度及漏電流密度，橫軸表示H2氣體之流量相對於SiF4氣體之流量之比。又，曲線k1表示絕緣崩潰電場強度與氣體流量比之關係，曲線k2表示漏電流密度與氣體流量比之關係。進而，氣體流量比(=H2/SiF4)係藉由將SiF4氣體之流量及N2氣體之流量分別保持為25 sccm及450 sccm，且使H2氣體之流量變為0 sccm、25 sccm、50 sccm、100 sccm及200 sccm而變化。
參照圖6，絕緣崩潰電場強度係於氣體流量比(=H2/SiF4)達到4之前，隨著氣體流量比(=H2/SiF4)增加而變大，且若氣體流量比(=H2/SiF4)達到4以上，則超過5[MV/cm]而微增(參照曲線k1)。
而且，絕緣崩潰電場強度相對於氣體流量比(=H2/SiF4)之增加率係於氣體流量比(=H2/SiF4)達到4之前較大，且若氣體流量比(=H2/SiF4)達到4以上則變小。因此，絕緣崩潰電場強度相對於氣體流量比(=H2/SiF4)之增加率係以氣體 流量比(=H2/SiF4)=4為分界而產生明顯變化，且氣體流量比(=H2/SiF4)=4為臨界點。
又，漏電流密度係於氣體流量比(=H2/SiF4)達到4之前，隨著氣體流量比(=H2/SiF4)增加而減少，且若氣體流量比(=H2/SiF4)達到4以上，則變為1×10-6[A/cm2]左右(參照曲線k2)。
而且，漏電流密度相對於氣體流量比(=H2/SiF4)之減少率係於氣體流量比(=H2/SiF4)達到4之前較大，且若氣體流量比(=H2/SiF4)達到4以上則變小。因此，漏電流密度相對於氣體流量比(=H2/SiF4)之減少率係以氣體流量比(=H2/SiF4)=4為分界而產生明顯變化，且氣體流量比(=H2/SiF4)=4為臨界點。
如此，絕緣崩潰電場強度係以氣體流量比(=H2/SiF4)=4為臨界點，隨著氣體流量比(=H2/SiF4)增加而增加，漏電流密度係以氣體流量比(=H2/SiF4)=4為臨界點，隨著氣體流量比(=H2/SiF4)增加而減少。
而且，若氣體流量比(=H2/SiF4)達到4以上，則絕緣崩潰電場強度變為5[MV/cm]左右，漏電流密度變為1×10-6[A/cm2]左右，從而可製造絕緣性能良好之絕緣膜(氮化矽膜2/氮化矽膜3)。其原因在於，如上所述，於形成氮化矽膜2時，電漿中之F自由基減少，基板1(=圖案化Mo/玻璃)中之氧原子變得難以自基板1中被奪取而吸收至氮化矽膜2中。
因此，為了利用製造方法1製造漏電流密度較小且絕緣 崩潰電場強度較大之絕緣膜(氮化矽膜)，氣體流量比(=H2/SiF4)為4以上即可。
如上所述，藉由將SiF4氣體之流量及N2氣體之流量分別保持為25 sccm及450 sccm，且將H2氣體之流量變為0 sccm、25 sccm、50 sccm、100 sccm及200 sccm而改變氣體流量比(=H2/SiF4)，故而，於氣體流量比(=H2/SiF4)為4以上之情形時，N2氣體與H2氣體之合計流量相對於SiF4氣體之流量之比(=(N2氣體+H2氣體)/SiF4氣體)為(N2氣體+H2氣體)/SiF4氣體=(450+100)/25=22以上。
因此，於製造方法1中，將N2氣體與H2氣體之合計流量相對於SiF4氣體之流量之比(=(N2氣體+H2氣體)/SiF4氣體)設定為(N2氣體+H2氣體)/SiF4氣體=(450+100)/25=22以上，形成氮化矽膜2，將N2氣體之流量相對於SiF4氣體之流量之比(=N2氣體/SiF4氣體)設定為N2氣體/SiF4氣體=250/100=2.5，形成氮化矽膜3。
因此，於將SiF4氣體設為主氣體，且將N2氣體及H2氣體設為副氣體之情形時，氮化矽膜2係將副氣體之流量相對於主氣體之流量之比設定為基準值(=22)以上而成膜，氮化矽膜3係將副氣體之流量相對於主氣體之流量之比設定為小於基準值(=22)之值(=2.5)而成膜。
再者，於製造方法1中，亦可取代H2氣體而使用氨氣(NH3)形成氮化矽膜2，一般而言，使用含有H原子之氣體形成氮化矽膜2即可。
圖7係表示製造方法1之步驟圖。參照圖7，若開始絕緣 膜10之製造，則將含有氫原子之氣體及N2氣體之合計流量相對於SiF4氣體之流量之比設定為基準值以上，於含有氧原子之基板上形成氮化矽膜2(步驟S1)。
繼而，將N2氣體之流量相對於SiF4氣體之流量之比設定為小於基準值之值，於氮化矽膜2上形成氮化矽膜3(步驟S2)。
藉此，利用製造方法1之絕緣膜10之製造結束。
《製造方法2》
圖8係圖1所示之絕緣膜10之製造方法2中之氣體流量之時序圖。
於絕緣膜10之製造方法2中，於對基板1進行電漿處理後，改變N2氣體之流量相對於SiF4氣體之流量之比，使用SiF4氣體及N2氣體於基板1上依序沈積氮化矽膜2、3，製造絕緣膜10。
又，基板1係將Mo形成於玻璃上而成之Mo/玻璃。而且，Mo之膜厚為100 nm，玻璃之厚度為0.5 mm。
進而，基板溫度為150℃，成膜時之壓力為2.6 Pa，高頻電力為1.1 W/cm2。
參照圖8，於採用製造方法2製造絕緣膜10之情形時，電漿裝置100之氣體導入部26於時點t4至時點t5之期間，將500 sccm之N2氣體供給至真空容器20。
繼而，真空排氣裝置將真空容器20內之壓力設定為2.6 Pa。又，加熱器34將基板1之溫度設定為150℃。
繼之，高頻電源62經由匹配電路64、連接導體68及供電 電極52，將1.1 W/cm2之高頻電力供給至平面導體50。
藉此，於真空容器20內產生使用N2氣體之電漿，且藉由該產生之電漿而處理基板1。
若電漿之處理時間達到1分鐘，則氣體導入部26於時點t5至時點t6之期間，將25 sccm之SiF4氣體與450 sccm之N2氣體供給至真空容器20。
藉此，將具有10 nm之膜厚之氮化矽膜2沈積於基板1上。
繼而，於時點t6，氣體導入部26將SiF4氣體之流量自25 sccm增加至100 sccm，且將N2氣體之流量自450 sccm減少至250 sccm。其後，氣體導入部26於時點t7之前，將100 sccm之SiF4氣體與250 sccm之N2氣體供給至真空容器20。
藉此，將具有90 nm之膜厚之氮化矽膜3沈積於氮化矽膜2上。
繼而，氣體導入部26於時點t7，停止SiF4氣體及N2氣體。
再者，於時點t4至時點t7之期間，高頻電力、反應壓力及基板溫度分別設定為上述值。
如此，於製造方法2中，氮化矽膜2、3係改變N2氣體之流量相對於SiF4氣體之流量之比而成膜。
利用製造方法2製造之絕緣膜10係與利用製造方法1製造之絕緣膜10同樣地，藉由自絕緣膜10之膜厚方向對絕緣膜10施加電壓，而測定絕緣崩潰電場強度及漏電流密度。
圖9係表示利用製造方法2製造之絕緣膜中之絕緣崩潰電 場強度及漏電流密度與氣體流量比之關係之圖。
於圖9中，縱軸表示絕緣崩潰電場強度及漏電流密度，橫軸表示N2氣體之流量相對於SiF4氣體之流量之比。又，曲線k3表示絕緣崩潰電場強度與氣體流量比之關係，曲線k4表示漏電流密度與氣體流量比之關係。進而，氣體流量比(=N2/SiF4)係藉由將SiF4氣體之流量保持為25 sccm，且使N2氣體之流量變為62.5 sccm、250 sccm及450 sccm而變化。
參照圖9，絕緣崩潰電場強度係於氣體流量比(=N2/SiF4)達到10之前，隨著氣體流量比(=N2/SiF4)增加而變大，且若氣體流量比(=N2/SiF4)達到10以上，則超過7[MV/cm]而微增(參照曲線k3)。
而且，絕緣崩潰電場強度相對於氣體流量比(=N2/SiF4)之增加率係於氣體流量比(=N2/SiF4)達到10之前較大，且若氣體流量比(=N2/SiF4)達到10以上則變小。因此，絕緣崩潰電場強度相對於氣體流量比(=N2/SiF4)之增加率係以氣體流量比(=N2/SiF4)=10為分界而產生明顯變化，氣體流量比(=N2/SiF4)=10為臨界點。
又，漏電流密度係於氣體流量比(=N2/SiF4)達到10之前，隨著氣體流量比(=N2/SiF4)增加而減少，且若氣體流量比(=N2/SiF4)達到10以上，則變為1×10-6[A/cm2]以下(參照曲線k4)。
而且，漏電流密度相對於氣體流量比(=N2/SiF4)之減少率係於氣體流量比(=N2/SiF4)達到10之前較大，且若氣體 流量比(=N2/SiF4)達到10以上則變小。因此，漏電流密度相對於氣體流量比(=N2/SiF4)之減少率係以氣體流量比(=N2/SiF4)=10為分界而產生明顯變化，氣體流量比(=N2/SiF4)=10為臨界點。
如此，絕緣崩潰電場強度係以氣體流量比(=N2/SiF4)=10為臨界點，隨著氣體流量比(=N2/SiF4)增加而增加，漏電流密度係以氣體流量比(=N2/SiF4)=10為臨界點，隨著氣體流量比(=N2/SiF4)增加而減少。
而且，若氣體流量比(=N2/SiF4)達到10以上，則絕緣崩潰電場強度達到7[MV/cm]程度，漏電流密度變為1×10-6[A/cm2]以下，從而可製造絕緣性能良好之絕緣膜(氮化矽膜2/氮化矽膜3)。其原因在於，由於使用由Mo覆蓋玻璃之基板1，故而不會因電漿中之F自由基而導致自玻璃中奪取氧原子，氧原子變得難以被吸收至氮化矽膜2、3。
因此，為了藉由製造方法2而製造漏電流密度較小且絕緣崩潰電場強度較大之絕緣膜(氮化矽膜)，只要氣體流量比(=N2/SiF4)為10以上即可。
因此，於製造方法2中，將N2氣體之流量相對於SiF4氣體之流量之比(=N2氣體/SiF4氣體)設定為N2氣體/SiF4氣體=250/25=10以上，形成氮化矽膜2，將N2氣體之流量相對於SiF4氣體之流量之比(=N2氣體/SiF4氣體)設定為N2氣體/SiF4氣體=250/100=2.5，形成氮化矽膜3。
而且，於將SiF4氣體作為主氣體，將N2氣體作為副氣體之情形時，氮化矽膜2係將副氣體之流量相對於主氣體之 流量之比設定為基準值(=10)以上而成膜，氮化矽膜3係將副氣體之流量相對於主氣體之流量之比設定為小於基準值(=10)之值(=2.5)而成膜。
如此，於製造方法2中，氮化矽膜2係將氣體流量比(=N2/SiF4)設定為基準值以上而成膜，氮化矽膜3係將氣體流量比(=N2/SiF4)設定為小於基準值之值而成膜。其結果，電漿中之F自由基係氮化矽膜3之成膜時多於氮化矽膜2之成膜時。因此，氮化矽膜3之氟濃度變得多於氮化矽膜2之氟濃度。
又，由於基板1之表面由金屬覆蓋，故而氮化矽膜2、3成膜時電漿中之F自由基不會自基板1中奪取氧原子，故氧原子不會被吸收至氮化矽膜2、3。因此，如上所述，利用製造方法2製造之絕緣膜10具有良好之絕緣性能。
再者，於上述製造方法2中，亦可不進行使用N2氣體之電漿處理。
圖10係表示製造方法2之步驟圖。參照圖10，若開始絕緣膜10之製造，則將N2氣體之流量相對於SiF4氣體之流量之比設定為基準值以上，於含有氧原子之基板上形成氮化矽膜2(步驟S11)。
繼而，將N2氣體之流量相對於SiF4氣體之流量之比設定為小於基準值之值，於氮化矽膜2上形成氮化矽膜3(步驟S12)。
藉此，採用製造方法2之絕緣膜10之製造結束。
《製造方法3》
圖11係圖1所示之絕緣膜10之製造方法3中之氣體流量之時序圖。
於絕緣膜10之製造方法3中，使用SiF4氣體、含有氧原子或氫原子之氣體及N2氣體，於基板1上沈積氮化矽膜2，其後，使用SiF4氣體及N2氣體，於氮化矽膜2上沈積氮化矽膜3，製造絕緣膜10。
又，基板1係矽晶圓上依序沈積有SiNx及a-IGZO之IGZO/SiNx/矽晶圓。而且，a-IGZO之膜厚為100 nm，SiNx之膜厚為100 nm，矽晶圓之厚度為0.55 mm。
進而，基板溫度為150℃，成膜時之壓力為2.6 Pa，高頻電力為1.1 W/cm2。
於利用製造方法3製造絕緣膜10之情形時，電漿裝置100之氣體導入部26於時點t1至時點t2之期間，將25 sccm之SiF4氣體、450 sccm之N2氣體、及100 sccm之N2O氣體供給至真空容器20。
繼而，真空排氣裝置將真空容器20內之壓力設定為2.6 Pa。又，加熱器34將基板1之溫度設定為150℃。
繼之，高頻電源62經由匹配電路64、連接導體68及供電電極52將1.1 W/cm2之高頻電力供給至平面導體50。
藉此，於真空容器20內產生電漿，將具有50 nm之膜厚之氮化矽膜2沈積於基板1上。
繼而，於時點t2，氣體導入部26將SiF4氣體之流量自25 sccm增加至100 sccm，將N2氣體之流量自450 sccm減少至250 sccm，且停止N2O氣體。其後，氣體導入部26於時點 t3之前，將100 sccm之SiF4氣體與250 sccm之N2氣體供給至真空容器20。
藉此，將具有50 nm之膜厚之氮化矽膜3沈積於氮化矽膜2上。
繼而，氣體導入部26於時點t3，停止SiF4氣體及N2氣體。
再者，於時點t1至時點t3之期間，高頻電力、反應壓力及基板溫度分別設定為上述值。
如此，於製造方法3中，與基板1(=IGZO/SiNx/矽晶圓)接觸地配置之氮化矽膜2係對形成氮化矽膜2時作為主氣體之SiF4氣體中添加N2O氣體而成膜，氮化矽膜3係未對SiF4氣體中添加N2O氣體而成膜。
其結果，於形成氮化矽膜2時之電漿中，存在由N2O氣體生成之O自由基，故而，電漿中之F自由基自基板1(=IGZO/SiNx/矽晶圓)之a-IGZO中奪取氧原子之情況得到抑制。亦即，即便F自由基自a-IGZO中奪取氧原子，亦可藉由電漿中之O自由基將氧原子補充至a-IGZO中。
因此，基板1(=IGZO/SiNx/矽晶圓)中之氧原子變得難以被吸收至氮化矽膜2。
又，根據製造方法2中說明之機構，氮化矽膜3之氟濃度變得多於氮化矽膜2之氟濃度。
圖12係表示測定利用製造方法3製造之絕緣膜之電氣特性之方法之圖。
參照圖12，氮化矽膜係藉由製造方法3而沈積於 IGZO/SiNx/矽晶圓之a-IGZO上。
將電源及電流計串聯地連接於a-IGZO之不同之2點間。
電源係一面改變電壓值一面將電壓施加至a-IGZO之不同之2點間。繼而，電流計測定流入a-IGZO之表面之漏電流。
圖13係表示利用製造方法3製造之絕緣膜中之漏電流與氣體流量比之關係之圖。
於圖13中，縱軸表示漏電流，橫軸表示N2O氣體之流量相對於SiF4氣體之流量之比。又，曲線k5表示漏電流與氣體流量比之關係。進而，氣體流量比(=N2O/SiF4)係藉由將SiF4氣體之流量及N2氣體之流量分別保持為25 sccm及450 sccm，且使N2O氣體之流量變為0 sccm、25 sccm、50 sccm及100 sccm而變化。
參照圖13，漏電流密度係於氣體流量比(=N2O/SiF4)達到2之前，隨著氣體流量比(=N2O/SiF4)增加而減少，且若氣體流量比(=N2O/SiF4)達到2以上，則變為1×10-11~1×10-10[A](參照曲線k5)。
而且，漏電流相對於氣體流量比(=N2O/SiF4)之減少率係於氣體流量比(=N2O/SiF4)達到2之前較大，且若氣體流量比(=N2O/SiF4)達到2以上則變小。因此，漏電流相對於氣體流量比(=N2O/SiF4)之減少率係以氣體流量比(=N2O/SiF4)=2為分界而產生明顯變化，氣體流量比(=N2O/SiF4)=2為臨界點。
如此般，漏電流係以氣體流量比(=N2O/SiF4)=2為臨界 點，隨著氣體流量比(=N2O/SiF4)增加而減少。
而且，若氣體流量比(=N2O/SiF4)達到2以上，則漏電流變為1×10-11~1×10-10[A]，從而可製造與a-IGZO之界面上之電阻增加受到抑制之絕緣膜(氮化矽膜2/氮化矽膜3)。其原因在於，如上所述，於形成氮化矽膜2時，藉由電漿中之O自由基而難以自基板1(=IGZO/SiNx/矽晶圓)中之a-IGZO中奪取氧原子，使得氧原子難以被吸收至氮化矽膜2。
因此，為了藉由製造方法3而製造漏電流較小之絕緣膜(氮化矽膜)，只要氣體流量比(=N2O/SiF4)為2以上即可。
如上所述，由於藉由將SiF4氣體之流量及N2氣體之流量分別保持為25 sccm及450 sccm，且使N2O氣體之流量變為0 sccm、25 sccm、50 sccm及100 sccm而改變氣體流量比(=N2O/SiF4)，故而於氣體流量比(=N2O/SiF4)為2以上之情形時，N2氣體與N2O氣體之合計流量相對於SiF4氣體之流量之比(=(N2氣體+N2O氣體)/SiF4氣體)達到(N2氣體+N2O氣體)/SiF4氣體=(450+50)/25=20以上。
因此，於製造方法3中，將N2氣體與N2O氣體之合計流量相對於SiF4氣體之流量之比(=(N2氣體+N2O氣體)/SiF4氣體)設定為(N2氣體+N2O氣體)/SiF4氣體=(450+50)/25=20以上，形成氮化矽膜2，且將N2氣體之流量相對於SiF4氣體之流量之比(=N2氣體/SiF4氣體)設定為N2氣體/SiF4氣體=250/100=2.5，形成氮化矽膜3。
因此，於將SiF4氣體作為主氣體，且將N2氣體及N2O氣體作為副氣體之情形時，氮化矽膜2係將副氣體之流量相 對於主氣體之流量之比設定為基準值(=20)以上而成膜，氮化矽膜3係將副氣體之流量相對於主氣體之流量之比設定為小於基準值(=20)之值(=2.5)而成膜。
再者，於製造方法3中，亦可取代N2O氣體而使用氧氣(O2)、H2氣體及NH3氣體中之任一氣體，形成氮化矽膜2，一般而言，使用含有氫原子或氧原子之氣體形成氮化矽膜2即可。
圖14係表示製造方法3之步驟圖。參照圖14，若開始絕緣膜10之製造，則將含有氫原子或氧原子之氣體及N2氣體之合計流量相對於SiF4氣體之流量之比設定為基準值以上，於含有氧原子之基板上形成氮化矽膜2(步驟S21)。
繼而，將N2氣體之流量相對於SiF4氣體之流量之比設定為小於基準值之值，於氮化矽膜2上形成氮化矽膜3(步驟S22)。
藉此，利用製造方法3之絕緣膜10之製造結束。
於上述製造方法1~3中，使用SiF4氣體作為用以形成氮化矽膜2、3之主氣體，但於本發明之實施形態中，並不限定於此，用以形成氮化矽膜2、3之主氣體係含有氟原子與矽原子之氣體即可。
又，於製造方法1中，將SiF4氣體用作主氣體，將含有氫原子之氣體及N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為基準值以上，形成氮化矽膜2，且將SiF4氣體用作主氣體，將N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為小於基準值 之值，形成氮化矽膜3。
進而，於製造方法2中，將SiF4氣體用作主氣體，將N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為基準值以上，形成氮化矽膜2，且將SiF4氣體用作主氣體，將N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為小於基準值之值，形成氮化矽膜3。
進而，於製造方法3中，將SiF4氣體用作主氣體，將含有氫原子或氧原子之氣體及N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為基準值以上，形成氮化矽膜2，且將SiF4氣體用作主氣體，將N2氣體用作副氣體，將副氣體之流量相對於主氣體之流量之比設定為小於基準值之值，形成氮化矽膜3。
因此，第1發明之實施形態之絕緣膜10之製造方法為圖15所示之製造方法即可。
圖15係表示第1發明之實施形態之絕緣膜10之製造方法之步驟圖。
參照圖15，若開始絕緣膜10之製造，則將含有矽原子與氟原子之主氣體與至少包含氮氣之副氣體之氣體流量比設定為基準值以上，於含有氧原子之基板上形成第1氮化矽膜(步驟S31)。繼而，將主氣體與氮氣之氣體流量比設定為小於基準值之值，與第1氮化矽膜接觸地形成第2氮化矽膜(步驟S32)。
藉此，絕緣膜10之製造結束。
利用上述製造方法1~3製造之絕緣膜10係包含氮化矽膜3之氟濃度多於氮化矽膜2之氟濃度之結構。亦即，氮化矽膜2之氟濃度少於氮化矽膜3之氟濃度少。其原因在於，如上所述，使氮化矽膜2成膜時之電漿中之F自由基之濃度低於氮化矽膜3成膜時之電漿中之F自由基之濃度，形成氮化矽膜2。
又，若減少電漿中之F自由基，則氧原子自基板1中被奪取之情況得到抑制，從而抑制氧原子被吸收至氮化矽膜2、3。其結果，可製造絕緣崩潰電場強度較高且漏電流較小之絕緣膜10。
因此，於製造之絕緣膜10中，若基板1側之氮化矽膜中之氟濃度變得低於絕緣膜10之表面側之氮化矽膜中之氟濃度，則氧原子對絕緣膜10之混入減少，從而可獲得良好之絕緣性能。
<實施形態2~4>
以下，基於圖式，對本發明中之作為第2發明之實施形態之實施形態2~4之半導體元件進行說明。再者，於以下圖式中，對相同或相符之部分標註相同之參照符號，且不重複其說明。
第2發明之半導體元件至少包含含有銦(In)原子及氧(O)原子之氧化物半導體層、與含有矽(Si)原子、氟(F)原子及氮(N)原子之絕緣膜。本發明者等人認為於包含TFT之半導體元件包含上述氧化物半導體層、及與上述氧化物半導體層接觸之上述絕緣膜之情形時，可抑制Vth之變化。雖其 原因並不明確，但例如可認為以下內容為原因之一。
即，已知於含有In及O之氧化物半導體層中，該層中之O含量、H含量、N含量、及該等之化學鍵結狀態對半導體特性造成影響。於與該氧化物半導體層接觸之絕緣膜含有Si、F及N之情形時，由於對氧化物半導體層中之O、H、及N之含量、化學鍵結狀態等造成之影響較小，故而可抑制因存在與氧化物半導體層接觸之層對氧化物半導體層之半導體特性造成之影響，其結果，可抑制TFT之Vth之變化。再者，本發明者等人藉由反覆進行各種研究，而亦認識到於絕緣膜中存在F較為重要。
以下，為了對第2發明進行更具體之說明，而於實施形態2~4中，使用包含TFT之半導體元件，詳細描述第2發明之實施形態之一例。
<實施形態2>
作為實施形態2，對半導體層之組成及閘極絕緣膜之組成中具有特徵之TFT進行說明。
《半導體元件》
圖16係半導體元件之一例之概略性剖面圖。參照圖16，作為半導體元件之TFT係於基板201上依序積層閘極電極202、閘極絕緣膜203、及作為通道層之半導體層204，且於該半導體層204上積層源極電極205及汲極電極206。又，於半導體層204中之源極電極205及汲極電極206之間且未被兩電極被覆之區域，積層有鈍化膜207。圖16之TFT係所謂之底閘極(bottom gate)型之電晶體，且例如可較佳 地用作液晶顯示裝置等之開關元件。
基板201中，例如可使用塑膠薄膜、玻璃基板等絕緣性基板。於閘極電極202、源極電極205及汲極電極206之各者中，例如可使用Ti、Mo、Al等金屬。又，亦可具有積層有包含各金屬之層之構成。鈍化膜207既可為含有矽(Si)原子、氟(F)原子及氮(N)原子之絕緣膜，亦可使用包含例如氧化矽(SiO2)、氮化矽(SiN)、氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鉿(Hf2O2)、氧化鈦(TiO2)等之膜。
於第2發明之半導體元件中，可藉由將半導體層204之組成、與閘極絕緣膜203之組成作為特徵性組成，而抑制半導體元件之Vth之變化。以下，對半導體層204及閘極絕緣膜203進行詳細說明。
(半導體層)
半導體層204包含含有In及O之氧化物半導體層。具體而言，較佳為，半導體層204包含In-Ga-Zn-O、In-Al-Mg-O、In-Al-Zn-O、In-Hf-Zn-O中之任一者。再者，「In-Ga-Zn-O」之記載係指含有In、Ga、Zn及O作為主成分之氧化物半導體，且亦包含以半導體特性不產生變化之程度略微含有其他之無作用之原子者。
於半導體層204之材料為In-Ga-Zn-O之情形時，可藉由使半導體層204中所含之In之含量相對於In、Ga及Zn之含量之總量之比(In/(Ga+Zn+In))成為35原子%以上，而抑制Vth之變化。進而，可藉由使上述In之含量之比成為38原子%以上43原子%以下，而進一步抑制Vth之變化。又，半 導體層204中之O之含量較佳為60原子%以上66原子%以下。再者，作為半導體層204中之各元素之定量方法，可使用拉塞福逆散射譜法(Rutherford back scattering spectroscopy)及ICP(Inductively Coupled Plasma，感應耦合電漿)質譜法等。
又，於半導體層204中，於提昇流入TFT之源極-汲極間之ON(接通)電流之方面，較佳為更含有選自由氮(N)、鋁(Al)、矽(Si)、鈦(Ti)、釩(V)、鉻(Cr)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鉭(Ta)、鎢(W)、錫(Sn)、及鉍(Bi)所組成之群中之1種以上之添加元素。進而，於添加元素之濃度為0.01×1022 atm/cc以下之情形時，有效地提昇流入源極-汲極間之ON電流之傾向較低，於超過10×1021 atm/cc之情形時，存在流入源極-汲極間之OFF(斷開)電流升高之傾向。因此，半導體層204中之上述添加元素之濃度較佳為0.1×1021 atm/cc以上10×1021 atm/cc以下。再者，半導體層204中之該添加元素之濃度(atm/cc)可藉由例如二次離子質譜分析(SIMS，Secondary Ion Mass Spectroscopy)法進行測定。
又，半導體層204與下述閘極絕緣膜203接觸之界面附近之半導體層204中之氧量A、與界面附近以外之半導體層204中之氧量B之比A/B較佳為大於0.78且未達1。使用圖17對此進行說明。
圖17係圖16之區域A之概略性放大圖。參照圖17，於本實施形態2中，半導體層204中之位於與閘極絕緣膜203接 觸之界面220附近之區域204a之部分的半導體層204之氧量A、與位於界面附近以外之半導體層、即區域204a以外之部分的半導體層204之氧量B之比A/B較佳為大於0.78且未達1。於此情形時，可使流入TFT之源極-汲極間之ON電流增大。
另一方面，認識到於上述比A/B為0.78之情形時，存在流入源極-汲極間之OFF電流過度增大之傾向。因此，就於更適當之條件下使TFT之特性穩定化之觀點而言，上述比A/B較佳為0.8以上且未達1，更佳為0.8以上0.98以下。
此處，所謂「接觸之界面」係指於二次離子質譜分析法中，閘極絕緣膜203中之F引起之離子之離子計數與半導體層204中之In引起之離子之離子計數交叉之點，所謂「界面附近」係指與「接觸之界面」相距厚度0.1 nm以上20 nm以下之區域204a。又，氧量A及氧量B分別為半導體層204之任意位置上之二次離子質譜分析之氧離子之計數。
再者，若該區域204a中之至少一部分中之氧量A與氧量B之比A/B為上述範圍，則可呈現上述效果。即，例如，半導體層204之區域204a中之與界面220相距0.1 nm以上5 nm以下之區域內之氧量A與氧量B之比A/B為上述範圍即可。又，於界面附近之區域204a中之至少一部分滿足上述比A/B即可。即，參照圖17，使沿圖中左右方向延伸之區域204a中之至少一部分(例如，區域204a之中央部分)中之氧量A與氧量B滿足上述比A/B之範圍即可。
(閘極絕緣膜)
於本實施形態2中，閘極絕緣膜203含有Si、F及N。於TFT中，上述半導體層204包含含有In及O之氧化物半導體層，進而閘極絕緣膜203含有Si、F及N，藉此，可抑制Vth之變化。作為閘極絕緣膜203中之各元素之定量方法，可使用附帶掃描型二次電子顯微鏡(SEM，Scanning Electron Microscope(掃描式電子顯微鏡))之能量分散型螢光X射線分析(EDX，Energy Dispersive X-ray Analysis)法、附帶穿透型電子顯微鏡(TEM，Transmission Electron Microscopy)之能量分散型螢光X射線分析(EDX)法等。又，勿庸置疑，亦可使用元素之定性分析中使用之其他公知之技術。
可知於閘極絕緣膜203中，在不含F之情形時，無法使Vth變化量降低，又，在含有多於30原子%之F之情形時，閘極絕緣膜203之機械強度較弱，產生自基板之剝離等。因此，閘極絕緣膜203中之F之含量較佳為大於0原子%且為30原子%以下。又，F之含量更佳為3原子%以上，進而較佳為5原子%以上。尤其於F之含量為10原子%以上28原子%以下之情形時，可更有效地降低Vth變化量。再者，Si之含量較佳為25原子%以上及35原子%以下，N之含量較佳為25原子%以上及40原子%以下。
又，閘極絕緣膜203亦可更含有H。期待因閘極絕緣膜203含有H，Ion(接通電流)上升之效果。若閘極絕緣膜203中之H之含量大於7原子%，則存在Vth變化量增大之傾向，故而H之含量較佳為7原子%以下。又，於進一步抑制Vth特性之變化方面，更佳為5原子%以下。再者，作為閘 極絕緣膜203中之H之定量方法，例如，可使用二次離子質譜分析法。具體而言，準備H之含量已知之標準試樣，且對測定試樣與標準試樣比較每秒之二次離子計數，藉此，可進行測定試樣中之H之定量。又，亦可藉由併用拉塞福逆散射譜法與彈性反沖粒子檢測法而定量H之含量。
又，閘極絕緣膜203亦可更含有O。期待因閘極絕緣膜203含有O，Ion上升之效果。於閘極絕緣膜203中之O之含量為25原子%以上之情形時，存在Vth變化量增大之傾向，故而O之含量較佳為未達25原子%，更佳為20原子%以下。再者，作為閘極絕緣膜203中之O原子之定量方法，可使用拉塞福逆散射譜法、二次離子質譜分析法等。
《半導體元件之製造方法》
其次，使用圖18(a)~(d)，對圖16之TFT之製造方法進行說明。
(閘極電極之形成)
首先，如圖18(a)所示，準備包含玻璃基板之基板201，且藉由例如DC(Direct Current，直流)濺鍍法於該基板201之表面201a上形成閘極電極202。
(閘極絕緣膜之形成)
其次，如圖18(b)所示，以覆蓋基板201之表面201a上及閘極電極202之方式，形成閘極絕緣膜203。於本實施形態中，閘極絕緣膜203含有Si、F及N。作為此種閘極絕緣膜203之製成方法，例如，可使用電漿CVD法。尤其，可較佳地使用藉由內部天線型ICP電漿源之電漿CVD法。
具體而言，將形成有閘極電極202之基板201設置於電漿裝置之真空槽內，且進行真空槽內之真空排氣後，對該真空槽內導入SiF4及N2等原料氣體。繼而，可藉由使用電漿源將原料氣體活化，而形成含有Si、F及N之閘極絕緣膜203。
於上述電漿CVD法中，可藉由調節原料氣體之混合比例，而調節閘極絕緣膜203中之Si、F及N各自之含量。又，可藉由對原料氣體中混合含有H之氣體、例如H2氣體，而使閘極絕緣膜203含有H，且可藉由對原料氣體中混合含有O之氣體、例如O2氣體，而使閘極絕緣膜203含有O。
(半導體層之形成)
其次，如圖18(c)所示，於閘極絕緣膜203上之一部分形成作為通道層之半導體層204。於本實施形態中，半導體層204含有In及O。此種半導體層204之製成方法中，例如，可使用DC(直流)磁控濺鍍(Direct Current Magnetron Sput)法。
具體而言，首先，作為靶材，準備包含作為氧化物半導體原料之導電性氧化物燒結體之靶材。例如，於將包含In-Ga-Zn-O之半導體層204成膜之情形時，就可使Vth變化量進一步降低之方面而言，較佳為使用包含ZnGa2O4結晶之靶材。其次，於裝置內之特定位置上配置靶材及上述基板201，且藉由DC磁控濺鍍法來濺鍍靶材，藉此，於閘極絕緣膜203上將半導體層成膜。
其次，以使所得之半導體層獲得特定之通道寬度、通道長度之方式，進行抗蝕劑對半導體層上之塗佈、曝光、顯影，形成特定形狀之抗蝕劑。繼而，使製成有特定形狀之抗蝕劑之基板201浸漬於蝕刻水溶液中，對露出之半導體層進行蝕刻，藉此，如圖18(c)所示，形成積層於閘極絕緣膜203上之一部分之半導體層204。
此處，於半導體層204中更含有N作為添加元素之情形時，例如，在導入至濺鍍靶材時之濺鍍裝置內之氣體中混入N2氣體，可藉由控制其混入比例，而調節半導體層204中之N之濃度。又，於更含有選自由鋁(Al)、矽(Si)、鈦(Ti)、釩(V)、鉻(Cr)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鉭(Ta)、鎢(W)、錫(Sn)、及鉍(Bi)所組成之群中之1種以上之添加元素之情形時，例如，使上述靶材中預先含有該等元素即可。
又，如圖17所示，於調節半導體層204中之區域204a之至少一部分中之氧量A、與區域204a以外之區域內之氧量B之比A/B之情形時，調節形成半導體層204中之界面220附近之區域204a之部分時導入至濺鍍裝置內之O2氣體之混合比例即可。
(源極電極及汲極電極之形成)
其次，如圖18(d)所示，藉由例如DC濺鍍法而於半導體層204上及閘極絕緣膜203上形成源極電極205及汲極電極206。
具體而言，首先，於對半導體層204上進行抗蝕劑之塗 佈、曝光、顯影後，藉由DC濺鍍法而於未形成抗蝕劑之半導體層204上及閘極絕緣膜203上形成包含金屬層之源極電極205及汲極電極206。繼而，藉由將半導體層204上之抗蝕劑剝離，而如圖18(d)所示，形成已形成源極電極205及汲極電極206之該基板201。
(鈍化膜之形成)
其次，如圖16所示，於自源極電極205及汲極電極206露出之半導體層204上形成鈍化膜207。於製成鈍化膜207時，例如，可使用DC磁控濺鍍法。
根據以上詳細敍述之實施形態2，半導體層204包含含有In及O之氧化物半導體層，且閘極絕緣膜203包含含有Si、F及N之絕緣膜。根據具有該構成之TFT，可抑制以±20 V以上使用閘極-源極間或源極-汲極間之電壓時之Vth之變化。因此，最終可使TFT之特性穩定化。
<實施形態3>
作為實施形態3，對半導體層之組成及鈍化膜之組成中具有特徵之TFT進行說明。
《半導體元件》
本實施形態3之TFT具有圖16所示之構成。於本實施形態3中，半導體層204、閘極絕緣膜203、及鈍化膜207以外之構成與實施形態2相同，故而不重複其說明。
又，於本實施形態3中，閘極絕緣膜203既可為含有Si、F及N之絕緣膜，亦可例如使用包含氧化矽(SiO2)、氮化矽(SiN)、氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鉿(Hf2O2)、 氧化鈦(TiO2)等之先前使用之絕緣膜。以下，對半導體層204及鈍化膜207進行詳細說明。
(半導體層)
半導體層204係包含含有In及O之氧化物半導體層。具體而言，較佳為，半導體層204包含In-Ga-Zn-O、In-Al-Mg-O、In-Al-Zn-O、In-Hf-Zn-O中之任一者。
又，半導體層204與下述鈍化膜207接觸之界面附近之半導體層204中之氧量C、與界面附近以外之半導體層204中之氧量D之比C/D較佳為1.05以上1.3以下。使用圖19對此進行說明。
圖19係圖16之區域B之概略性放大圖。參照圖19，於本實施形態3中，半導體層204中之位於與鈍化膜207接觸之界面240之附近之區域204b之部分的半導體層204之氧量C、與位於界面附近以外之半導體層、即區域204b以外之部分的半導體層204之氧量D之比C/D較佳為1.05以上。於此情形時，可使流入TFT之源極-汲極間之OFF電流減小。又，於比C/D超過1.3之情形時，存在流入源極-汲極間之ON電流過於降低之傾向。因此，上述比C/D較佳為1.3以下。
此處，所謂「接觸之界面」係指於二次離子質譜分析法中，鈍化膜207中之F引起之離子之離子計數與半導體層204中之In引起之離子之離子計數交叉之點，所謂「界面附近」係指與「接觸之界面」相距厚度0.1 nm以上20 nm以下之區域204b。又，氧量C及氧量D分別為半導體層204 之任意位置上之二次離子質譜分析之氧離子之計數。
再者，與實施形態2相同，只要該區域204b中之至少一部分中之氧量C與氧量D之比C/D為上述範圍則可呈現上述效果，又，只要於界面附近之區域204b中之至少一部分滿足上述比C/D即可。
再者，上述以外之半導體層204之較佳之組成係與實施形態2相同，故不重複其說明。
(鈍化膜)
於本實施形態3中，鈍化膜207含有Si、F及N。於TFT中，上述半導體層204包含含有In及O之氧化物半導體層，進而鈍化膜207含有Si、F及N，藉此，可抑制Vth之變化。
鈍化膜207之組成係與實施形態2之閘極絕緣膜203之組成相同。即，較佳為，鈍化膜207中之F之含量大於0原子%且為30原子%以下，F之含量更佳為3原子%以上，進而較佳為5原子%以上。尤其於F之含量為10原子%以上28原子%以下之情形時，可更有效地降低Vth變化量。又，於鈍化膜207更含有H之情形時，H之含量較佳為7原子%以下，更佳為5原子%以下。又，於鈍化膜207更含有O之情形時，O之含量較佳為未達25原子%，更佳為15原子%以下。
《半導體元件之製造方法》
本實施形態3中之TFT之製造方法，可使用與實施形態2之製造方法相同之方法。具體而言，於形成本實施形態3中之鈍化膜207時，可利用實施形態2中之閘極絕緣膜203 之形成方法。再者，本實施形態3中之閘極絕緣膜203可藉由先前使用之方法而形成。
又，亦於半導體層204之形成方法中，可利用實施形態2中之半導體層204之形成方法。其中，於以滿足上述比C/D之方式形成半導體層204之情形時，必需控制形成與鈍化膜207接觸之界面附近之半導體層204時之濺鍍裝置內之氧量，形成滿足上述比C/D之半導體層204。
根據以上詳細敍述之實施形態3，半導體層包含含有In及O之氧化物半導體層，鈍化膜包含含有Si、F及N之絕緣膜。根據具有該構成之TFT，可抑制以±20 V以上使用閘極-源極間或源極-汲極間之電壓時之Vth之變化。因此，最終可使TFT之特性穩定化。
<實施形態4>
作為實施形態4，對半導體層之組成、閘極絕緣膜之組成及鈍化膜之組成中具有特徵之TFT進行說明。
本實施形態4之TFT具有圖16所示之構成。於本實施形態4中，半導體層204包含含有In及O之氧化物半導體層，且閘極絕緣膜203及鈍化膜207均含有Si、F及N。即，於本實施形態4中，閘極絕緣膜203係與實施形態2中之閘極絕緣膜203相同之組成，鈍化膜207係與實施形態3中之鈍化膜207相同之組成。
於此情形時，亦與實施形態2及實施形態3同樣地，可抑制以±20 V以上使用閘極-源極間或源極-汲極間之電壓時之Vth之變化。因此，最終可使TFT之特性穩定化。又，於半 導體層204中，可藉由在與閘極絕緣膜203接觸之界面附近之區域204a(參照圖17)及與鈍化膜207接觸之界面附近之區域204b(參照圖18)之至少任一區域內滿足實施形態2及3中詳細敍述之比(A/B及C/D)，而將OFF電流及/或ON電流設計為合適之數值，因此，最終可使TFT之特性進一步穩定化。
[實施例]
於第2發明之以下各種實施例及比較例中，製作圖16所示之底閘極型之TFT。
<實施例1~10>
《閘極電極之形成》
首先，於各實施例1~10中，準備25 mm×25 mm×0.5 mm之包含無鹼玻璃之基板201。又，準備作為閘極電極之原料之含有Al之靶材、及含有Mo之靶材。再者，各靶材係加工成直徑3英吋(76.2 mm)、厚度5.0 mm之形狀。以各靶材之直徑3英吋之面成為濺鍍面之方式，將各靶材配置於濺鍍裝置內之靶材保持座上，且將基板配置於濺鍍裝置內之基板保持座上。此時，靶材與基板之距離設為100 mm。
其次，對濺鍍裝置內進行真空抽吸直至達到1×10-4 Pa左右為止，且於在基板與靶材之間插入有擋板之狀態下，對裝置內導入Ar氣體，使裝置內之壓力為0.5 Pa，進而對靶材施加150 W之直流電力，進行濺鍍放電，藉此，對各靶材表面進行10分鐘之清洗(預濺鍍)。
其次，按照含有Mo之靶材、含有Al之靶材、及含有Mo 之靶材之順序進行DC濺鍍，於基板之表面上形成包含Mo層/Al層/Mo層之3層結構之金屬層。再者，Mo層之膜厚分別為20 nm，3層結構之閘極電極之膜厚設為100 nm。繼而，於金屬層上塗佈光阻劑，使電極配線圖案曝光、顯影後，進行乾式蝕刻，藉此，製成具有所需之配線圖案之閘極電極。
《閘極絕緣膜之形成》
其次，於基板之露出之表面及閘極電極之表面上形成閘極絕緣膜。於實施例1中，首先，於電漿裝置之真空槽內配置形成有閘極電極之基板，並進行真空排氣直至真空槽內之壓力達到10-5 Pa以下為止。繼而，將作為原料氣體之SiF4、N2導入至真空槽內，且使該真空槽內之壓力成為0.5 Pa。繼而，將基板201加熱至150℃，並且利用內部天線型ICP電漿源使原料氣體活化，藉此，形成含有Si、F及N之閘極絕緣膜。
於實施例2~4中，作為原料氣體，不僅導入SiF4、N2，而且更導入H2氣體，藉此，形成含有Si、F、N、及H之閘極絕緣膜。於實施例5~10中，作為原料氣體，不僅導入SiF4、N2，而且更導入H2氣體及O2氣體，藉此，形成含有Si、F、N、H及O之閘極絕緣膜。
又，於各實施例1~10中，雖然閘極絕緣膜中之各元素之含量不同，但F藉由在1/1~1/20之範圍內調整原料氣體中之SiF4與N2之比(SiF4/N2)，而調整各實施例之閘極絕緣膜中之含量。又，O係藉由在0~1/10之範圍內調整原料氣體中 之O2與N2之比(O2/N2)，而調整各實施例之閘極絕緣膜中之含量。又，H係藉由在0~1/50之範圍內調整原料氣體中之H2與N2之比(H2/N2)，而調整各實施例之閘極絕緣膜中之含量。
《半導體層之形成》
其次，於各實施例1~10中，在閘極絕緣膜上形成半導體層。具體而言，首先，準備作為各半導體層原料之導電性氧化物燒結體作為靶材。再者，靶材係加工成直徑3英吋(76.2 mm)、厚度5.0 mm之形狀。以靶材之直徑3英吋之面成為濺鍍面之方式，將靶材配置於濺鍍裝置內之靶材保持座上，且將形成有閘極絕緣膜之基板配置於濺鍍裝置內正進行水冷之基板保持座上。此時，靶材與基板之距離設為40 mm。
其次，對濺鍍裝置內進行真空抽吸直至達到1×10-4 Pa左右為止，且於在基板與靶材之間插入有擋板之狀態下，對裝置內導入Ar氣體，使裝置內之壓力達到1 Pa，進而對靶材施加120 W之直流電力，進行濺鍍放電，藉此，對各靶材表面進行10分鐘之清洗(預濺鍍)。
其後，將Ar氣體之體積與O2氣體之體積之比為93(Ar)：7(O2)之混合氣體導入至裝置內，使裝置內之壓力達到0.8 Pa，進而對靶材施加120 W之濺鍍直流電力，藉此，於閘極絕緣膜上形成70 nm之厚度之包含氧化物半導體層之半導體層。再者，基板保持座僅進行水冷而不施加偏壓電壓。
於各實施例中，用作靶材之導電性氧化物燒結體為多晶體。實施例1、2、5及6中使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且不僅包含In2Ga2ZnO7晶相，而且局部包含ZnGa2O4晶相。又，實施例3、4及7中使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且僅由In2Ga2ZnO7晶相形成。
又，實施例8中使用之靶材係以In：Al：Zn=2：2：1之元素比混合，且不僅包含In2Al2ZnO7晶相，而且局部包含ZnAl2O4晶相。又，實施例9中使用之靶材係以In：Al：Mg=2：2：1之元素比混合，且不僅包含In2Al2MgO7晶相，而且局部包含MgAl2O4晶相。又，實施例10中使用之靶材係以In：Hf：Zn=1：1：1之元素比混合，且包含InHfZnO4晶相。
繼而，於將形成之半導體層在大氣中以150℃進行1小時退火處理後，為了將該半導體層加工成特定之通道寬度及通道長度，而於半導體層上進行特定形狀之抗蝕劑之塗佈、曝光、顯影。繼而，藉由使該基板浸漬於調整為磷酸：乙酸：水=4：4：100之比率之蝕刻水溶液中，而以成為特定之通道寬度及通道長度之方式對半導體層進行蝕刻，製成圖16所示之形狀。再者，通道寬度係設為20 μm，通道長度係設為10 μm。藉此，於各實施例中形成包含表1所示之構成元素之半導體層。
《源極電極及汲極電極之形成》
其次，於上述退火處理後，以僅使半導體層上及閘極絕 緣膜上中之形成源極電極及汲極電極之部分露出之方式，於半導體層上及閘極絕緣膜上進行抗蝕劑之塗佈、曝光、顯影。其次，使用濺鍍法而對未形成抗蝕劑之部分(電極形成部)依序形成含有Mo之金屬層、含有Al之金屬層及含有Mo之金屬層，藉此，形成包含Mo層/Al層/Mo層之3層結構之源極電極及汲極電極。再者，各3層結構之膜厚係設為100 nm。其後，將抗蝕劑剝離。繼而，將該基板於氮氣中以150℃進行1小時退火處理。
《鈍化膜之形成》
其次，於露出之半導體層上形成鈍化膜。實施例1~10中之鈍化膜之製成方法係與各實施例中之閘極絕緣膜之形成方法相同。因此，於實施例1~10之各者中，閘極絕緣膜之組成與鈍化膜之組成相同。
各實施例中之鈍化膜之膜厚係設為500 nm。繼而，於形成鈍化膜後，將該結構體於氮環境中以150℃進行2小時退火處理，完成TFT。
<實施例11~16>
《閘極絕緣膜之形成》
於實施例11~16中，作為原料氣體，不僅導入SiF4、N2，而且更導入H2氣體及O2氣體，藉此，形成含有Si、F、N、H及O之閘極絕緣膜。
《半導體層之形成》
於實施例1~10中，將形成半導體層時之Ar氣體及O2氣體之混合比設為固定，但於實施例11~13中，於形成閘極絕 緣膜與半導體層接觸之界面附近之半導體層時，於100(Ar)：0(O2)~95：5之範圍內控制Ar氣體之體積與O2氣體之體積之比。藉此，於實施例11~13中，在閘極絕緣膜與半導體層接觸之界面附近，特定位置之半導體層內之界面附近之二次離子質譜分析之氧離子之計數A、與界面附近以外之半導體層內之二次離子質譜分析中之氧離子之計數B之比A/B為0.78~0.98。
又，於實施例14~16中，於形成半導體層與鈍化膜接觸之界面附近之半導體層時，於90(Ar)：10(O2)~70：30之範圍內控制Ar氣體之體積與O2氣體之體積之比。藉此，於實施例14~16中，在鈍化膜與半導體層接觸之界面附近，特定位置之半導體層內之界面附近之二次離子質譜分析之氧離子之計數C、與界面附近以外之半導體層內之二次離子質譜分析之氧離子之計數D之比C/D為1.05~1.35。再者，各實施例11~16中之成為「界面附近之半導體層」之半導體層之厚度於表1中表示為「界面層之厚度」。
又，實施例11、12、14及16中使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且僅由In2Ga2ZnO7晶相形成。另一方面，實施例13及15中使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且不僅包含In2Ga2ZnO7晶相，而且局部包含ZnGa2O4晶相。
《鈍化膜之形成》
實施例11~16中之鈍化膜之製成方法係與各實施例中之閘極絕緣膜之形成方法相同。因此，於實施例11~16之各 者中，閘極絕緣膜之組成與鈍化膜之組成相同。
關於上述以外之步驟，使用與實施例1~10相同之方法，於各實施例中製作TFT。
<實施例17~30>
於實施例17中，作為半導體層之成膜時之氣體，對濺鍍裝置內不僅導入包含Ar氣體及O2氣體之混合氣體以外，而且更導入N2氣體，以於半導體層之一部分中包含含有N之添加元素。再者，N2氣體之流量係相對於總氣體流量為20體積%。
於實施例18~30中，以於半導體層204之一部分中分別包含選自由鋁(Al)、矽(Si)、鈦(Ti)、釩(V)、鉻(Cr)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鉭(Ta)、鎢(W)、錫(Sn)、及鉍(Bi)所組成之群中之1種以上之添加元素之方式，使作為原料之靶材中預先含有該等元素，形成半導體層。
又，於實施例17~30中，作為用以形成半導體層之靶材，使用以In：Ga：Zn=2：2：1之元素比混合且僅由In2Ga2ZnO7晶相形成之靶材。
關於上述以外之步驟，使用與實施例1~10相同之方法，於各實施例中製作TFT。
<比較例1~4>
作為比較例1，使用平行板型之電漿CVD裝置，形成含有Si、N及H之閘極絕緣膜與鈍化膜，從而製作TFT。作為比較例2，形成含有Si、O及H之閘極絕緣膜與鈍化膜，製 作TFT。又，作為比較例3，形成含有Si、O、N及H之閘極絕緣膜與鈍化膜，製作TFT。又，作為比較例4，形成含有Si及N之閘極絕緣膜與鈍化膜，製作TFT。再者，閘極絕緣膜及鈍化膜之膜厚係分別設為100 nm。
又，比較例1及4中形成半導體層時所使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且僅由In2Ga2ZnO7晶相形成。比較例2及3中形成半導體層時所使用之靶材係以In：Ga：Zn=2：2：1之元素比混合，且不僅包含In2Ga2ZnO7晶相，而且局部包含ZnGa2O4晶相。
<TFT之特性評價>
對於以上述方式製作之各實施例及各比較例中之TFT，以如下方式求出Vth之變化量。首先，對TFT之源極電極及汲極電極之間施加20 V之電壓，使施加至源極電極與閘極電極之間之電壓(Vgs)由-30 V變為40 V，且計測此時之源極-汲極間之電流(Ids)(測定1)。將X軸設為Vgs，將Y軸設為Ids，製成表格，自dIds/dVgs成為最大斜度之點起對Ids-Vgs之曲線拉出切線，並求出該切線與X軸(Vgs)之交點。將本交點之Vgs定義為Vth。
於實施測定1後，立即對各TFT之源極電極及汲極電極之間施加20 V之電壓，使施加至源極電極與閘極電極之間之電壓(Vgs)為40 V，連續2小時30分鐘進行電壓施加。作為測定2，於電壓施加結束後，立即對TFT之源極電極及汲極電極之間施加20 V之電壓，使施加至源極電極與閘極電極之間之電壓(Vgs)由-30 V變為40 V，並計測此時之源極- 汲極間之電流(Ids)，並利用與上述相同之方法算出Vth。
繼而，將測定1中之Vth與測定2中之Vth之差設為Vth之變化量。再者，Ion係於測定1之計測中，定義為Vgs為10 V時之Ids，Ioff係定義為Vgs為-5 V時之Ids。
將各實施例及各比較例中之各膜之組成示於表1~3中，以使以上之各實施例1~30、各比較例1~4中之各膜之組成之差異明確。又，將各實施例及各比較例中之評價結果示於表4~6。
藉由參照表1~6，可知半導體層含有In及O，閘極絕緣膜及鈍化膜之至少一者含有Si、F及N，藉此，抑制TFT之Vth之變化量。
如上所述，對本發明之實施形態及實施例進行了說明，但當初亦預定可適當組合上述各實施形態及實施例之構成。
應認為本次所揭示之實施形態及實施例之全部內容均為例示，而非對本發明之限制。本發明之範圍並非由上述說明表示而由申請專利範圍所表示，且意欲包含與申請專利範圍均等之含義、及範圍內之全部變更。
[產業上之可利用性]
本發明應用於絕緣膜及其製造方法。又，本發明應用於半導體元件。
1‧‧‧基板
2‧‧‧氮化矽膜
3‧‧‧氮化矽膜
10‧‧‧絕緣膜
20‧‧‧真空容器
22‧‧‧頂板
24‧‧‧排氣口
26‧‧‧氣體導入部
32‧‧‧保持座
34‧‧‧加熱器
36‧‧‧軸
38‧‧‧軸承部
42‧‧‧掩模
44‧‧‧隔板
50‧‧‧平面導體
52‧‧‧供電電極
54‧‧‧終端電極
56‧‧‧絕緣凸緣
57‧‧‧墊圈
58‧‧‧墊圈
60‧‧‧屏蔽箱
62‧‧‧高頻電源
64‧‧‧匹配電路
66‧‧‧輸出桿
68‧‧‧連接導體
69‧‧‧連接導體
100‧‧‧電漿裝置
201‧‧‧基板
202‧‧‧閘極電極
203‧‧‧閘極絕緣膜
204‧‧‧半導體層
205‧‧‧源極電極
206‧‧‧汲極電極
207‧‧‧鈍化膜
220‧‧‧界面
240‧‧‧界面
圖1係本發明實施形態1之絕緣膜之剖面圖。
圖2係表示本發明實施形態1中之電漿裝置之構成之剖面圖。
圖3係自圖2所示之匹配電路側觀察之平面導體、供電電極及終端電極之平面圖。
圖4係圖1所示之絕緣膜之製造方法1中之氣體流量之時序圖。
圖5係表示測定利用製造方法1製造之絕緣膜之電氣特性之方法之圖。
圖6係表示利用製造方法1製造之絕緣膜中之絕緣崩潰電場強度及漏電流密度與氣體流量比之關係之圖。
圖7係表示製造方法1之步驟圖。
圖8係圖1所示之絕緣膜之製造方法2中之氣體流量之時序圖。
圖9係表示利用製造方法2製造之絕緣膜中之絕緣崩潰電場強度及漏電流密度與氣體流量比之關係之圖。
圖10係表示製造方法2之步驟圖。
圖11係圖1所示之絕緣膜之製造方法3中之氣體流量之時序圖。
圖12係表示測定利用製造方法3製造之絕緣膜之電氣特性之方法之圖。
圖13係表示利用製造方法3製造之絕緣膜中之漏電流與氣體流量比之關係之圖。
圖14係表示製造方法3之步驟圖。
圖15係表示本發明實施形態1之絕緣膜之製造方法之步驟圖。
圖16係本發明實施形態2~4之TFT之一例之概略性剖面圖。
圖17係圖16之區域A之概略性放大圖。
圖18(a)-(d)係概略性表示圖16所示之半導體元件之製造步驟之剖面圖。
圖19係圖16之區域B之概略性放大圖。
1‧‧‧基板
2‧‧‧氮化矽膜
3‧‧‧氮化矽膜
10‧‧‧絕緣膜

Claims (15)

  1. 一種絕緣膜，其係含有矽原子、氟原子及氮原子者，且包括：第1氮化矽膜，其係配置於含有氧原子之基板上；及第2氮化矽膜，其係與上述第1氮化矽膜接觸地配置；上述第2氮化矽膜中所含之氟量多於上述第1氮化矽膜中所含之氟量。
  2. 一種絕緣膜之製造方法，其包括：第1步驟，其係將含有矽原子及氟原子之主氣體、與至少包含氮氣之副氣體之氣體流量比設定為基準值以上，於含有氧原子之基板上沈積第1氮化矽膜；及第2步驟，其係將上述主氣體與氮氣之氣體流量比設定為小於上述基準值之值，與上述第1氮化矽膜接觸地沈積第2氮化矽膜。
  3. 如請求項2之絕緣膜之製造方法，其中上述副氣體係包含含有氫原子之氣體與含有氧原子之氣體中之任一氣體、及氮氣。
  4. 如請求項2之絕緣膜之製造方法，其中上述副氣體係包含含有氫原子之氣體與氮氣。
  5. 如請求項2之絕緣膜之製造方法，其中上述基板之表面係由金屬覆蓋，且上述副氣體僅包含氮氣。
  6. 一種半導體元件，其包含：絕緣膜，其含有矽原子、氟原子及氮原子；及 氧化物半導體層，其含有銦原子及氧原子；上述絕緣膜中之上述氟原子之含量為3原子%以上30原子%以下。
  7. 如請求項6之半導體元件，其中上述氧化物半導體層與上述絕緣膜接觸。
  8. 如請求項6之半導體元件，其中上述絕緣膜係閘極絕緣膜及鈍化膜中之至少一者。
  9. 如請求項6之半導體元件，其中上述絕緣膜更含有氫原子，且上述絕緣膜中之氫原子之含量大於0原子%且為7原子%以下。
  10. 如請求項6之半導體元件，其中上述絕緣膜更含有氧原子，且上述絕緣膜中之氧原子之含量大於0原子%且未達25原子%。
  11. 如請求項6之半導體元件，其中上述絕緣膜係閘極絕緣膜，且上述閘極絕緣膜與上述半導體層接觸之界面附近之上述半導體層中之氧量A、與上述界面附近以外之上述半導體層中之氧量B之比A/B大於0.78且未達1。
  12. 如請求項11之半導體元件，其中上述比A/B為0.8以上0.98以下。
  13. 如請求項6之半導體元件，其中上述絕緣膜係鈍化膜，且上述鈍化膜與上述半導體層接觸之界面附近之上述半導體層中之氧量C、與上述界面附近以外之上述半導體層中之氧量D之比C/D為1.05以上、1.3以下。
  14. 如請求項6之半導體元件，其中上述半導體層更含有選 自由氮、鋁、矽、鈦、釩、鉻、鋯、鈮、鉬、鉿、鉭、鎢、錫、及鉍所組成之群中之1種以上之添加元素。
  15. 如請求項6之半導體元件，其中上述半導體元件係薄膜電晶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794652B (zh) * 2014-02-25 2017-04-12 华南理工大学 金属氧化物半导体薄膜晶体管及其制备方法
JP6412322B2 (ja) * 2014-03-13 2018-10-24 東京エレクトロン株式会社 半導体デバイス、その製造方法、及びその製造装置
JP5790893B1 (ja) * 2015-02-13 2015-10-07 日新電機株式会社 膜形成方法および薄膜トランジスタの作製方法
JP2022097012A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 薄膜トランジスタの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR100998527B1 (ko) * 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
JP5496500B2 (ja) * 2007-12-18 2014-05-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7910929B2 (en) * 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
WO2011065183A1 (en) * 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器

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