TWI541859B - 無須原子層沉積的自對準雙重圖案化方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 96
- 238000000059 patterning Methods 0.000 title claims description 42
- 238000000231 atomic layer deposition Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims description 87
- 239000000463 material Substances 0.000 claims description 51
- 239000000203 mixture Substances 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 37
- 239000003795 chemical substances by application Substances 0.000 claims description 18
- 239000002253 acid Substances 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 6
- 238000007667 floating Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 239000006117 anti-reflective coating Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 230000003213 activating effect Effects 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 151
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000001459 lithography Methods 0.000 description 13
- 239000011248 coating agent Substances 0.000 description 12
- 238000000576 coating method Methods 0.000 description 12
- 230000005855 radiation Effects 0.000 description 11
- 238000012546 transfer Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000003607 modifier Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000004971 Cross linker Substances 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000008014 freezing Effects 0.000 description 2
- 238000007710 freezing Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 239000002552 dosage form Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/314—Inorganic layers
- H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
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Description
本揭露書係關於基板處理,更尤其是關於包括半導體晶圓圖案化的圖案化基板技術。 〔相關文獻的交互參照〕
本申請案主張申請於2014年1月28日、標題為「Method for Self-Aligned Double Patterning without Atomic Layer Deposition」之美國臨時專利申請案第61/932487號的權利,該案在此全文併入做為參考文獻。
歷史上縮減微影製程線寬的方法涉及使用較大數值孔徑(numerical aperture,NA)的光學元件、較短的曝光波長、或是非空氣的界面介質(例如浸沒於水中)。當傳統微影製程的解析度已趨於理論極限,生產者開始求助於雙重圖案化(double-patterning,DP)的方法來克服光學限制。
材料處理方法(像是光微影)中,圖案化層體的產生包括將輻射敏感材料(像是光阻)薄層塗佈到基板表面上。輻射敏感材料轉變為可在基板上用於蝕刻下方層體或轉印圖案至下方層體的浮影圖案(圖案化遮罩)。輻射敏感材料的圖案化通常涉及使用例如光微影系統藉由輻射源透過標線(及相關光學元件)曝光到輻射敏感材料上。接著在曝光後可以使用顯影溶劑移除輻射敏感材料的照射區(正光阻情況)或非照射區(負光阻情況)。圖案化的光罩可包含複數子層體。
將輻射或光圖案曝至基板上的習知微影技術有諸多挑戰,這些挑戰限制了受曝光的特徵部尺寸,也限制了受曝光之特徵部間的節距(pitch)或間隔。用於緩解曝光極限的習知技術為使用雙重圖案化的方法以使較小特徵部得以在小於目前使用習知微影技術可達成的節距下圖案化。縮小特徵部尺寸的一方法是在相同基板上使用兩次習知的微影圖案及蝕刻技術(稱為LELE—微影/蝕刻/微影/蝕刻),從而形成相互間隔接近的較大圖案以達到小於使用單一微影曝光可達成的特徵部尺寸。在LELE雙重圖案化期間,基板受到第一圖案的曝光且該第一圖案顯影於輻射敏感材料中。該第一圖案形成在輻射敏感材料中並使用蝕刻程序轉印到下方層體。重複此步驟序列以產生第二圖案。
縮小特徵部尺寸的另一方法係在相同基板上使用兩次習知的微影圖案然後使用蝕刻技術(稱為LLE—微影/微影/蝕刻),從而形成相互間隔較近的較大圖案以完成小於使用單一曝光所可能達成的特徵部尺寸。在LLE雙重圖案化期間,基板受到第一圖案的曝光,然後該基板受到第二圖案的曝光。該第一圖案與第二圖案顯影在輻射敏感材料中。形成在輻射敏感材料中的第一圖案與第二圖案可在之後使用像是基於電漿的乾式蝕刻/反應離子蝕刻的蝕刻程序而轉印到下方層體。
LLE雙重圖案化的另一方法包括微影/凍結/微影/蝕刻(LFLE)技術,該技術利用在第一圖案化層體上施加凍結材料以在其中造成交聯(cross-linking),從而使第一圖案化層體得以承受以第二圖案對第二層體圖案化的後續處理。第二種LFLE凍結技術涉及在第一層體內(曝光前)包括交聯劑添加材料以取代施加凍結材料。之後,交聯劑可受熱能活化以增加對溶劑的抵抗力。因此,所謂的「凍結」係指改變圖案化層體的材料性質以使其能經受在頂部的其他溶劑或塗佈的光阻。然而除此之外,習知的LFLE技術還苦於不佳的產出率以及不能接受的缺陷。
最後,另一雙重圖案化技術稱為側壁圖案轉印。在側壁圖案轉印中,給定的基板通常在一開始有突出的襯墊或特徵部圖案。然後使用原子層沉積(ALD) 以薄膜保形塗佈這些特徵部。在ALD之後可使用蝕刻程序以從突出特徵部頂部及突出特徵部之間移除ALD膜。薄膜存留在特徵物側壁 (模芯側壁) 上。可移除突出特徵部以留下ALD膜(之前的側壁膜)作為具有實質受到加倍之圖案的新特徵部或模芯。
雖然使用ALD的側壁圖案轉印技術對於雙重圖案化非常有效,但使用ALD也有缺點。一缺點包括降低的效率。例如,ALD可涉及使用多個不同的半導體製造工具。一工具可用於光微影塗佈/顯影,另一工具可用於以ALD塗佈薄膜,且另一獨立工具可用於蝕刻程序。在半導體製造工具之間來回移動基板會增加處理時間而降低效率。
然而,本文所揭露的技術提供了不需訴諸於ALD技術的自對準雙重圖案化方法。因此,本文的技術可提供優於用以自對準雙重圖案化之習知技術的改良效率。本文所揭露的技術包括使用之後有光阻式化學研磨與平坦化技術的階梯式蝕刻技術以產生縮窄的突起特徵部(單層厚度),該突起特徵部有相對強的實體支撐並可有效轉印至一或更多在下層體。移除光阻塗布之後的結果即為不使用ALD技術而受到加倍的圖案。
一實施例包括用以圖案化基板的方法。此方法包括接收具有位於下方層上之圖案化層的基板。圖案化層至少含有不同組成的兩層,包括位於第二成分層上的第一成分層。使用相比於第二成分層選擇性蝕刻第一成分層的化學物進行實質等向性蝕刻操作。其結果是第一成分層相對於第二成分層至少受到水平縮窄。在基板上沉積平坦化膜層,使得平坦化膜層在基板上部產生第一平坦表面。該平坦化膜層包括溶解性可改變的材料。在平坦化膜層的第一平坦表面沉積溶解性改變劑。活化溶解性改變劑,使得溶解性改變劑改變平坦化膜層頂部的溶解性。平坦化膜層的頂部具有一厚度,該厚度從平坦化膜層的第一平坦表面垂直延伸到平坦化膜層內的一預設深度。平坦化膜層的頂部受到移除,使得第一成分層的頂表面裸露。執行非等向性蝕刻操作,該非等向性蝕刻操作使用平坦化膜層作為蝕刻遮罩蝕刻穿透第一成分層並蝕刻穿透第二成分層之裸露部分。可移除殘留的平坦化膜層使得由第二成分層所界定的第二圖案裸露。
當然,說明於本文的各步驟論述順序係為了簡明目的而呈現。大體而言,這些步驟可用任何適用的次序進行。此外,雖然本文的不同特徵、技術、配置等等之各者在本揭露書中的不同處論述,但吾人係意欲相互獨立或相互結合地執行每一概念。因此,本發明可用諸多不同方式體現及看待。
注意,本發明內容部分並非具體載明每一實施例及/或揭露書或所請發明所增加的新穎態樣。相反地,本發明內容僅提供各實施例及優於習知技術之對應新穎性的論述。至於本發明及實施例的額外細節及/或可行態樣,讀者可將注意力轉向以下所進一步說明之本揭露書的實施方式部分與對應圖式。
本文所揭露的技術包括使用其後有光阻式化學拋光及平坦化技術的階梯式蝕刻技術以產生縮窄且突出的特徵部,該特徵部可為單層厚度且比起側壁間隔物與其他雙重圖案化的技術受到更佳的支撐。此處所產生的特徵部可轉印至一或更多下方層體及/或再次加倍。移除光阻塗佈後,其結果係不使用ALD技術的已加倍圖案。此處的方法使用塗佈/顯影技術與蝕刻技術的結合。本文之技術的優點包括製作相對小的特徵部,該等相對小特徵部在小特徵部之間有相對大的間隔。這包括產生具有比例1:3的圖案(亦即,相比於特徵部旁之間隔的特徵部之尺寸)。習知上希望獲得比例1:3的圖案,但這具有挑戰性。然而本文的方法可達成1:3的圖案化比例,同時在圖案化程序中的任何特定時刻都僅有單一高度的特徵部未受到支撐。
圖1-10說明本文所述的範例程序流程,注意,只要使用有效率的蝕刻選擇性,就可使用多種不同材料作為膜層堆疊的各層體。因此,可使用能加以變化的第一、第二與第三材料,但為方便說明範例程序流程的實施例,故而參照特定種類的材料。然而要注意,指定該等材料僅是為了說明的目的。
一實施例包括圖案化基板的方法。現參照圖1,繪製有基板105的範例片段。基板105受到接收,其具有位於下方層120上之圖案化層125。圖案化層125含有不同組成的至少兩層,包括位於第二成分層115上的第一成分層110。換言之,基板105可包括具有起始浮影圖案的窄溝槽預圖案化堆疊。第一成分層110可為氧化物層,而第二成分層可為氮化物層。氧化物層與氮化物層可共同界定出例如溝層或孔洞。第一成分層及第二成分層在一開始界定出共面側壁。可將下方層120選擇為例如非結晶的碳或矽、或在執行本文之一系列無ALD的雙重圖案化後可提供或實現不同蝕刻選擇性的任何其他材料。通常,第一成分層110係選擇為具有相對於第二成分層115的蝕刻選擇性,或反之亦然。在此二材料間具有良好的蝕刻選擇性對於後續的階梯式蝕刻步驟有所益處。
圖案化層125可以是任意次數之在先圖案化操作的結果。例如,圖案化層125可為用作產生圖案及/或轉印圖案之遮罩層的光阻之微影圖案化結果,或者可為先前之節距加倍操作的結果。無論使用何種材料或初始圖案化基板的方法,基板堆疊均包含界定出特徵部的雙層體圖案,其中雙層體的每一層體可相對於另一層體受到選擇性蝕刻。還要注意在圖1中,具有高度大於氮化物層的氧化物有所助益。此高度比率並不受限但有助於後續處理。因為氮化物層可在後續步驟中作為遮罩,故使氮化物層盡可能地薄可有所助益。使氧化物層(第一成分層110)相對較高可使後續的保形收縮受惠。某些實施例中,氧化物層可為氮化物層高度的2倍或氮化物層高度的10倍等等。氧化物層的高度可選擇為足以容許由上至下的酸擴散平坦化步驟(將在以下敘述)。
設置/接收具有上述圖案的基板後,在雙層體膜層之頂層進行水平縮窄特徵部的縮窄蝕刻操作(稱為階梯式蝕刻)。因此使用相對於第二成分層而選擇性蝕刻第一成分層(實質上不蝕刻第二成分層)的化學物進行等向性蝕刻操作(實質上、部分或完全等向性),使得第一成分層至少相對於第二成分層水平縮窄。注意可能也會有垂直縮窄。因為所使用的蝕刻化學物在蝕刻氧化物層的同時並不蝕刻氮化物層或實質上並不蝕刻氮化物層,故此蝕刻步驟可藉由使用例如對氧化物層有選擇性的完全或部分等向性蝕刻來執行。本文的技術可在氧化物受蝕刻之速率為氮化物受蝕刻之速率的2到3倍下發揮作用,但一材料的蝕刻率較宜高於另一者的5倍或10倍或更多。在許多操作中能有在氮化物表面防止圓弧介面(圓弧基腳)形成的部分非等向性蝕刻是有所益處的。因為希望的結果是提供幾何階梯形或方形的特徵部,故可將本步驟描述為階梯式蝕刻或步進蝕刻。範例結果顯示於圖2。
接著將平坦化膜130沉積在基板105上,使得平坦化膜130在基板105的上部產生第一平坦表面131。平坦化膜130包括溶解性可改變的材料。此溶解性可改變的材料可包括光阻或相似材料。因此在氧化物縮窄步驟(也就是階梯式蝕刻步驟)之後,可於基板105施加光阻披覆層。此光阻披覆層可具有足以完全覆蓋氮化物與氧化物特徵部兩者的厚度或高度。可使用任何各類的光阻。範例結果顯示於圖3。
在基板105上有平坦化膜130的情況下,便將溶解性改變劑134沉積在平坦化膜130的第一平坦表面131上。活化溶解性改變劑134,使得溶解性改變劑134改變平坦化膜130之頂部136的溶解性。平坦化膜130的頂部136具有一厚度,該厚度從平坦化膜130的第一平坦表面131垂直延伸至平坦化膜130內的一預設深度。圖4與5說明此針對光阻披覆層的化學平坦化程序。活化溶解性改變劑134使得此試劑穿透光阻披覆層而垂直擴散。
溶解性改變劑的活化可經由各種技術完成,像是藉由施加熱能(烘烤基板)、紫外線大量曝光等等。例如,烘烤可使溶解性改變劑134(像是酸或光酸產生劑)往下方層體向下垂直擴散。擴散距離可用像是光阻種類、所使用之溶解性改變劑種類、活化溫度、烘烤時間等各種參數精準控制。在溶解性改變劑垂直擴散入光阻塗佈一預定垂直距離的情況下,擴散長度(頂部136)之各處的光阻溶解性受到改變或可在之後藉由施加光照改變。圖5繪製已擴散穿透光阻披覆層一距離的溶解性改變劑134,該距離至少為氧化物層之頂表面的高度或略低於氧化物層之頂表面的高度。將溶解性改變劑134至少擴散到使第一成分層裸露的距離以進行第一成分層的後續蝕刻。其他實施例中,使溶解性改變劑擴散至實質上低於第一成分層的頂表面以下可有所助益。
在平坦化膜130的頂部136現在是可溶解的情況下,接著將此頂部顯影(移除)以使第一成分層的頂表面132裸露。如圖6所示,這可使來自第一成分層的特徵部實質上突出於平坦化的光阻披覆層。關於第一成分層突出於平坦化膜以上的高度可基於製造或圖案化的目的加以選擇,像是兩倍高、三倍高或更高。然而要注意,此圖案化技術的優點在於,氧化物層特徵物在結構上受到光阻層的支撐而僅有少部分突出於(或齊平於)平坦化膜層之頂部。機械式的平坦化技術不能提供如此結果並將會損失氧化物層的高度。
在氧化物受到曝光的情況下,可進行挖掘蝕刻操作。實施方式包括使用平坦化膜130作為蝕刻遮罩以進行蝕刻穿透第一成分層及蝕刻穿透第二成分層之裸露部分的非等向性蝕刻操作。一實施例中,可使用不同化學物以相對於第二成分層而蝕刻第一成分層。可在其他實施例中選擇能同時蝕刻氧化物層與氮化物層兩者的特定化學物。圖7顯示透過蝕刻操作或其他方法而受到移除的第一成分層的結果。注意,現在因為第一成分層已受到移除,部分第二成分層已裸露但第二成分層的剩餘部分仍由平坦化膜130所覆蓋。第一成分層可經由在材料之間具有充分蝕刻選擇性的等向性或非等向性蝕刻移除。蝕刻第二成分層115(氮化物層)通常可受惠於非等向性蝕刻的使用,以使得平坦化膜的部分發揮蝕刻遮罩的作用。圖8顯示蝕刻(挖掘蝕刻)第二成分層115後的範例結果。
在已將氧化物與氮化物層兩者向下蝕刻至非結晶碳層體之後,可移除平坦化膜的剩餘部分以使由第二成分層所界定的第二圖案得以裸露。平坦化膜的移除可經由濕式或乾式蝕刻操作或由灰化操作完成。圖9顯示初始圖案如何完成加倍,或者初始圖案的節距如何在不使用ALD或側壁圖案轉印的情況下完成加倍的範例結果。圖10亦顯示本技術可用於產生1:3的圖案化比率,該比率可使任何後續的ALD步驟及/或其他圖案化技術受惠。
接著,所產生的圖案可與任意次數的後續處理及圖案化技術一起使用。例如產生具有比例1:3的圖案化基板後,可進行單一ALD步驟以使圖案加倍。這代表初始圖案可藉由增加ALD步驟而成為四倍。
另一實施例包括圖案化基板的方法。本方法包括接收具有圖案化層位於下方層上的基板。圖案化層至少含有不同組成的兩層,包括位於第二成分層上的第一成分層。使用相對第二成分層而選擇性蝕刻第一成分層的化學物以進行等向性蝕刻操作,使得第一成分層相對於第二成分層受到水平縮窄。將平坦化膜沉積在基板上使得平坦化膜在基板上部產生第一平坦表面。平坦化膜包括溶解性可改變的材料。進行酸式平坦化,該酸式平坦化包括使酸擴散穿透溶解性可改變的材料至一預設距離並移除該平坦化膜之頂部而使第一成分層的頂表面裸露。使用平坦化膜作為蝕刻遮罩來進行蝕刻穿透第一成分層並蝕刻穿透第二成分層的非等向性蝕刻操作。接著移除平坦化膜使得由第二成分層所界定的第二圖案化層裸露。
關於以上的化學平坦化步驟,本步驟可包括使用可顯影的平坦化材料並將此平坦化材料的高度縮減至標的值。例如,顯影劑可溶解的底部抗反射塗層(developer soluble bottom anti-reflective coating (DBARC))係為可同時使用光阻顯影的底部抗反射塗層(BARC)。在基板上使用矽(Si)DBARC(或其他顯影劑填充材料)所建構的特徵部可在不使用化學機械拋光的情況下受到平坦化。一特定範例中,整個基板以相當大量的Si-DBARC(矽基可顯影抗反射塗層)加以塗佈以在不平坦的結構上設置平坦膜。接著用酸塗佈此Si-DBARC 以在垂直方向向下移除一定數量的Si-DBARC到設定的停止點來使基板平坦化。基板受到平坦化後,可繼續半導體製造處理並略去CMP步驟而節省時間與金錢。本文所揭露的方法可稱為化學拋光與平坦化(Chemical Polishing and Planarization (CPP))程序。此CPP步驟在基板保持於塗佈機/顯影機設備中的情況下使結構得以同時在多層體上生成。這可排除電漿蝕刻步驟(排除兩個傳送步驟),保全基板並在光阻選擇上提供更多彈性。
更詳細地,使用可顯影的平坦化材料可將平坦化材料的高度縮減至標的值。可在基板(像是矽晶圓)具有像是襯墊、平頂、溝槽或任何結構之地形特徵物的時候使用CPP程序。可藉由旋轉塗佈、噴灑塗佈或浸泡塗佈技術將平坦化的可顯影材料(像是Si-DBARC)的薄膜施加於基板,使得薄膜完全覆蓋所有結構。接著,將溶解性改變劑(像是高溫酸產生劑(temperature acid generator (TAG)或其他可相容的酸)的薄塗層經由旋轉塗佈、噴灑塗佈、蒸汽曝露或浸泡塗佈技術施加。溶解性改變劑接著在不溶解全部平坦化膜(Si-DBARC)的情況下,溶解平坦化膜的頂層(或改變其溶解性)。此頂層可具有例如延伸在平坦化膜之頂表面與基板之最高結構頂部之間或至最高結構以上之處的厚度。若使用TAG,則釋放的酸量可藉由烘烤溫度與持續時間精細控制。烘烤TAG可釋放特定的酸量以達到特定或標的深度。此頂層可接著受到溶解與滌除。接著在較熱的溫度下烘烤Si-DBARC將使Si-DBARC硬化並使其不可顯影。這在基板頂部產生平滑面甚至平面。因此可用顯影劑式的平坦化完全取代CMP步驟。顯影劑式的平坦化也可在基板上之多種高度下經由微影及蝕刻而完成欲增加的結構。不論當前的高度差是多少,新結構可在任何既存結構頂部的一次操作中產生,減少了用以完成微晶片程序的所需操作次數。
本文的技術包括使用受限擴散顯影劑步驟所實施的濕式縮窄平坦化技術。本文的技術使用可顯影的填充塗佈材料取代使用後接CMP之旋塗式玻璃。可顯影的材料為與光酸、酸、及鹼相互反應而改變其溶解性的材料。以前,當沉積可顯影材料時便會形成大致保形的膜層(也就是呈現出結構之形貌的膜層)。近來,已經可使正好為非保形(可產生平面層的膜層)的材料得以顯影。藉由使此等材料得以顯影,所產生的膜層可與顯影劑溶液交互作用且/或具有一些有所差異的溶解性(使溶解性變化的能力)。溶解性改變劑(像是酸或光酸)可用精準的控制而擴散入可顯影的材料(像是擴散為特定奈米數)。注意,本文所使用的光酸不需要曝光。例如,可合成已受到曝光的光酸,所以不需要曝光。相反地,溶解性改變劑處理可以是基於溫度或基於時間的處理。因此,本文的技術可使用溫度酸產生劑處理取代掃描器處理。可將光酸引入以作為可顯影之平坦層上的材料。接著將此光酸材料從頂部向下烘烤至已知的擴散長度,像是到由可顯影之平坦化膜所覆蓋之最高結構的頂部。可將光酸烘烤下至一已知長度後停止並待命。酸的用量、烘烤時間與烘烤溫度取決於平坦化膜的種類與目標擴散深度。用於濕式縮窄橫向臨界尺寸之習知數據可加以平移及外插來確認足夠的烘烤溫度、烘烤時間與溶解性改變劑。
在前述說明中,已列舉出特定細節,像是本文所使用之處理系統的幾何形狀與各零部件與程序的說明。然應當瞭解,本文的技術可用偏離該等具體細節的其他實施方式所實施,而且該等細節係為了解釋的目的而非限制。本文所揭露的實施方式已參照所附圖式說明。同樣為了解釋的目的,已列舉出特定數目、材料及配置以提供完善理解。即使如此,實施例可在沒有該等特定細節的情況下實施。具有實質上相同功能結構的零部件以相似的參考符號所表示,並因此省略所有贅述。
各技術已說明為多個分離的操作以助於瞭解各實施例。說明的次序不應視為暗示該等操作必須依賴該次序。這些操作的確不需以所呈現的次序進行。所述操作可用不同於所述實施例的次序進行。可進行各種額外操作及/或所述操作可在其他實施例中省略。
根據本發明,本文所使用的「基板」或「標的基板」上位意指受到處理的物件。基板可包括任意材料部份或元件結構,尤其是半導體或其他電子元件,而且可例如像是半導體晶圓、標線或在基底基板上或覆蓋其上的層體(如薄膜)的基底基板結構。因此基板不受限於任何特定的基底結構、在下層體或在上層體、圖案化或未圖案化的,反而應將其考量為包括任何此等層體或基底結構、以及層體及/或基底結構的任意組合。本說明或許參照了特定種類的基板,但這僅是為了說明的目的。
本技術領域具有通常知識者將了解到,可對以上所解釋的技術操作做出諸多變化並同時仍達到相同於本發明的目的。此等變化係意欲由本揭露書的範疇所涵蓋。就此而論,本發明之實施例的上述說明並非意欲限制。本發明之實施例的限制反而是呈現於以下的專利申請範圍中。
105‧‧‧基板
110‧‧‧第一成分層
115‧‧‧第二成分層
120‧‧‧下方層
125‧‧‧圖案化層
130‧‧‧平坦化膜
131‧‧‧第一平坦表面
132‧‧‧頂表面
134‧‧‧溶解性改變劑
136‧‧‧頂部
110‧‧‧第一成分層
115‧‧‧第二成分層
120‧‧‧下方層
125‧‧‧圖案化層
130‧‧‧平坦化膜
131‧‧‧第一平坦表面
132‧‧‧頂表面
134‧‧‧溶解性改變劑
136‧‧‧頂部
參照以下偕同隨附圖式中所考量的實施方式,本發明之不同實施例的較完善理解及其伴隨的諸多優點將輕易變得明顯。圖式不一定按照比例,反而是在於說明特性、原理與概念上加以強調。
圖1為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖2為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程的。
圖3為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖4為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖5為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖6為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖7為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖8為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖9為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
圖10為範例基板部分剖面概要圖,其顯示根據本文揭露的實施例之處理流程。
105‧‧‧基板
110‧‧‧第一成分層
115‧‧‧第二成分層
120‧‧‧下方層體
130‧‧‧平坦化膜
132‧‧‧頂表面
Claims (15)
- 一種圖案化基板的方法,該方法包括: 接收具有位於一下方層上之一圖案化層的一基板,該圖案化層至少包含不同組成之兩層,包括位於一第二成分層上的一第一成分層; 使用相較於該第二成分層而選擇性蝕刻該第一成分層的化學物執行一等向性蝕刻操作,使得該第一成分層相對於該第二成分層至少受到水平縮窄; 在該基板上沉積一平坦化膜,使得該平坦化膜在該基板的一上部產生一第一平坦表面,該平坦化膜包括溶解性可改變的一材料; 將一溶解性改變劑沉積在該平坦化膜的該第一平坦表面上,並活化該溶解性改變劑,使得該溶解性改變劑改變該平坦化膜之一頂部的溶解性,該平坦化膜之該頂部具有一厚度,該厚度從該平坦化膜的該第一平坦表面垂直延伸至該平坦化膜之內的一預設深度; 移除該平坦化膜的該頂部,以使得該第一成分層的一頂表面裸露; 執行一非等向性蝕刻操作,該非等向性蝕刻操作使用該平坦化膜作為一蝕刻遮罩蝕刻穿透該第一成分層並蝕刻穿透該第二成分層之裸露部分;以及 移除該平坦化膜,使得由該第二成分層所界定的一第二圖案裸露。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中該預設深度大約在該第一成分層的一頂表面。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中該預設深度在該第一成分層的一頂表面之下。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中該第一成分層與該第二成分層初始地界定出共面側壁。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中該第一成分層與該第二成分層的高度比率大於3比1。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中執行該等向性蝕刻操作包括一完全等向性蝕刻操作。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中相較於該第二成分層而選擇性蝕刻該第一成分層包括該第一成分層以至少高於該第二成分層之蝕刻速率的五倍之速率受到蝕刻。
- 如申請專利範圍第1項所述之圖案化基板的方法,其中該圖案化層為一初始浮影圖案。
- 如申請專利範圍第8項所述之圖案化基板的方法,其中該初始浮影圖案界定出一或更多溝槽。
- 如申請專利範圍第8項所述之圖案化基板的方法,其中該初始浮影圖案界定出一或更多孔洞。
- 如申請專利範圍第1項所述之圖案化基板的方法,更包括: 經由原子層沉積將一保形膜沉積在由該第二成分層所界定的該第二圖案上;以及 執行一間隔物蝕刻程序,該間隔物蝕刻程序從經由原子層沉積所沉積的材料產生側壁間隔物。
- 一種圖案化基板的方法,該方法包括: 接收具有位於一下方層上之一圖案化層的一基板,該圖案化層至少包含不同組成的兩層,包括位於一第二成分層上的一第一成分層; 使用相較於該第二成分層而選擇性蝕刻該第一成分層的化學物進行一等向性蝕刻操作,使得該第一成分層相對於該第二成分層至少受到水平縮窄; 在該基板上沉積一平坦化膜,使得該平坦化膜在該基板的一上部產生一第一平坦表面,該平坦化膜包括溶解性可改變的一材料; 執行一基於酸之平坦化,該基於酸之平坦化包括經由一溶解性改變材料而將酸擴散至一預設距離、並移除該平坦化膜的一頂部,使得該第一成分層的一頂表面裸露; 執行一非等向性蝕刻操作,該非等向性蝕刻操作使用該平坦化膜作為一蝕刻遮罩,蝕刻穿透該第一成分層並蝕刻穿透該第二成分層;以及 移除該平坦化膜,使得由該第二成分層所界定的一第二圖案化層裸露。
- 如申請專利範圍第12項所述之圖案化基板的方法,其中由該第二成分層所界定的該第二圖案化層具有間隔比率1:3的特徵部。
- 如申請專利範圍第13項所述之圖案化基板的方法,更包括: 經由原子層沉積將一保形膜沉積在由該第二成分層所界定的該第二圖案化層上;以及 執行一間隔物蝕刻程序,該間隔物蝕刻程序從經由原子層沉積所沉積的材料產生側壁間隔物。
- 如申請專利範圍第14項所述之圖案化基板的方法,其中該平坦化膜為矽基可顯影抗反射塗層(silicon-based developable anti-reflective coating)。.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201461932487P | 2014-01-28 | 2014-01-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201541503A TW201541503A (zh) | 2015-11-01 |
TWI541859B true TWI541859B (zh) | 2016-07-11 |
Family
ID=53679693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104102792A TWI541859B (zh) | 2014-01-28 | 2015-01-28 | 無須原子層沉積的自對準雙重圖案化方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9263297B2 (zh) |
JP (1) | JP6196739B2 (zh) |
KR (1) | KR101848578B1 (zh) |
TW (1) | TWI541859B (zh) |
WO (1) | WO2015116532A1 (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI627704B (zh) * | 2015-09-03 | 2018-06-21 | 東京威力科創股份有限公司 | 間隔件輪廓之修整方法 |
US10211051B2 (en) * | 2015-11-13 | 2019-02-19 | Canon Kabushiki Kaisha | Method of reverse tone patterning |
US10249496B2 (en) * | 2017-05-05 | 2019-04-02 | Globalfoundries Inc. | Narrowed feature formation during a double patterning process |
KR102336105B1 (ko) * | 2017-07-19 | 2021-12-06 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
WO2019169122A1 (en) * | 2018-03-02 | 2019-09-06 | Tokyo Electron Limited | Method to transfer patterns to a layer |
JP7186855B2 (ja) * | 2019-02-20 | 2022-12-09 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
US10923363B1 (en) * | 2019-08-02 | 2021-02-16 | Tokyo Electron Limited | Method for increasing pattern density on a wafer |
US11776812B2 (en) * | 2020-05-22 | 2023-10-03 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
WO2023028236A1 (en) * | 2021-08-25 | 2023-03-02 | Geminatio, Inc. | In-resist process for high density contact formation |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4921778A (en) * | 1988-07-29 | 1990-05-01 | Shipley Company Inc. | Photoresist pattern fabrication employing chemically amplified metalized material |
JP2586692B2 (ja) * | 1990-05-24 | 1997-03-05 | 松下電器産業株式会社 | パターン形成材料およびパターン形成方法 |
DE69131878T2 (de) * | 1990-09-21 | 2000-07-20 | Dai Nippon Printing Co., Ltd. | Verfahren zur Herstellung einer Phasenverschiebungs-Photomaske |
JPH0580530A (ja) * | 1991-09-24 | 1993-04-02 | Hitachi Ltd | 薄膜パターン製造方法 |
KR100871967B1 (ko) * | 2007-06-05 | 2008-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
JP2009065000A (ja) * | 2007-09-07 | 2009-03-26 | Tokyo Electron Ltd | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
US8354339B2 (en) * | 2010-07-20 | 2013-01-15 | International Business Machines Corporation | Methods to form self-aligned permanent on-chip interconnect structures |
US20120045721A1 (en) * | 2010-08-18 | 2012-02-23 | Tokyo Electron Limited | Method for forming a self-aligned double pattern |
JP2013197388A (ja) * | 2012-03-21 | 2013-09-30 | Elpida Memory Inc | 半導体デバイスの製造方法 |
-
2015
- 2015-01-26 JP JP2016548261A patent/JP6196739B2/ja active Active
- 2015-01-26 US US14/605,396 patent/US9263297B2/en active Active
- 2015-01-26 KR KR1020167022547A patent/KR101848578B1/ko active IP Right Grant
- 2015-01-26 WO PCT/US2015/012896 patent/WO2015116532A1/en active Application Filing
- 2015-01-28 TW TW104102792A patent/TWI541859B/zh active
Also Published As
Publication number | Publication date |
---|---|
KR101848578B1 (ko) | 2018-04-12 |
WO2015116532A1 (en) | 2015-08-06 |
US20150214070A1 (en) | 2015-07-30 |
US9263297B2 (en) | 2016-02-16 |
JP6196739B2 (ja) | 2017-09-13 |
JP2017506428A (ja) | 2017-03-02 |
KR20160110492A (ko) | 2016-09-21 |
TW201541503A (zh) | 2015-11-01 |
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