TWI541522B - 待測裝置、測試器及用於測試待測裝置的方法 - Google Patents

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Description

待測裝置、測試器及用於測試待測裝置的方法
本發明所提供的實施例係關於對半導體產品的測試，尤指一種用於以一低速(lower-speed)測試器來應用高速(at-speed)功能測試之方法以及裝置。
掃描鍊(scan chain)係為一種用在電路設計中用來進行掃描測試之技術，確切來說，掃描鍊提供一簡單的方式以設定及觀察電路設計中的每一正反器(flip-flop)。一時脈訊號係於一轉移階段(shift phase)與一擷取階段(capture phase)的期間控制在掃描鍊中所有的正反器，因此，一測試型樣(test pattern)可被輸入至由上述正反器所組成的掃描鍊，且每一正反器的狀況可被讀出以判斷此電路設計是否通過(pass)掃描測試。
小型製程技術中增加的邏輯閘數量(gate count)以及增加的時序缺陷(timing defect)逼使測試品質的提昇，以維持在測試後出貨給客戶的晶片的品質層級(quality level)，因此，基於掃描鍊的實速測試可用以維持採用先進(advanced)製程之更大、更複雜的晶片的測試品質。為實現基於掃描鍊的實速測試，有需要一高速測試器(high-speed tester)來饋入(feed)具有一高時脈速率的測試型樣，以在一待測裝置(device under test,DUT)上用操作在所述高時脈速率的掃描鍊來運行掃描測試。然而，使用高速測試器將無可避免地增加測試成本。
本發明的實施例提供了一種用低速測試器(lower-speed tester)來 應用一實速功能測試之裝置以及方法。
本發明之一第一實施例提供了一種待測裝置，該待測裝置包含一連接介面、一控制器以及一功能區塊(functional block)。該連接介面係用以接收以一第一時脈速率傳送來的一測試型樣並且輸出一功能測試結果。該控制器係用以藉由使用一第二時脈速率來對該測試型樣進行取樣並據以產生一取樣後測試型樣，其中該第二時脈速率係高於該第一時脈速率。該功能區塊係用以在該取樣後測試型樣執行一特定功能並據以產生該功能測試結果。
於一實施例中，該待測裝置係為一快閃記憶體控制器晶片。
於一實施例中，該功能區塊係為一錯誤檢查及校正(error checking and correction,ECC)電路，該特定功能係為一ECC解碼操作，且該ECC電路係設置來使用一共用電路(shared circuitry)來執行一ECC編碼操作以及該ECC解碼操作。
於一實施例中，該待測裝置另包含一時脈產生器。該時脈產生器係用以產生一內部(internal)參考時脈至該控制器以及該功能區塊，其中該內部參考時脈具有該第二時脈速率。
本發明之一第二實施例提供了一種測試器，該測試器包含一測試型樣產生器以及一連接介面。該測試型樣產生器係用以產生至少一測試型樣。該連接介面係用以傳送該至少一測試型樣至一待測裝置以進行一實速功能測試(at-speed functional test)，以及自該待測裝置接收至少一功能測試結果，其中該至少一測試型樣係由該連接介面以一第一時脈速率傳送，該第一時脈速率係低於該待測裝置進行該實速功能測試所用之一第二時脈速率。
於一實施例中，由該連接介面所傳來之每一測試型樣包含被一前一(preceding)單一週期全為零的(one-cycle non-all zero)位元型樣以及一後一(following)單週期全為零的位元型樣所包夾之一單一週期並非全為零(one-cycle non-all-zero)的位元型樣。舉例來說，該至少一測試型樣包含一第一測試型樣以及一第二測試型樣，包含於該第一測試型樣之該單一週期並非全為零的位元型樣係相同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元型樣同位置的(co-located)位元型樣。另舉例來說，該至少一測試型樣包含一第一測試型樣以及一第二測試型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣係不同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣。此外，包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元型樣具有不同數量的1。
根據本發明之一第三實施例提供一種用於測試一待測裝置的方法，該方法包含：產生至少一測試型樣；以一第一時脈速率將該至少一測試型樣饋入至該待測裝置；使用一第二時脈速率來對該測試型樣進行取樣並據以產生至少一取樣後測試型樣，其中該第二時脈速率係高於該第一時脈速率；對該至少一取樣後測試型樣執行一特定功能並及據以產生至少一功能測試結果；以及輸出該至少一功能測試結果。
於一實施例中，每一測試型樣包含被一前一單週期全為零的位元型樣以及一下一單週期全為零的位元型樣所包夾之一單週期並非全為零的位元型樣。舉例來說，產生該至少一功能測試結果的步驟包含：產生一第一測試型樣以及一第二測試型樣，其中包含於該第一測試型樣之該單一週期並非 全為零的位元型樣係相同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元圖並非同位置的(co-located)位元型樣。另舉例來說，產生該至少一功能測試結果的步驟包含：產生一第一測試型樣以及一第二測試型樣，其中包含於該第一測試型樣之該單一週期並非全為零的位元型樣係不同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣。此外，包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元型樣具有不同數量的1。
於一實施例中，該待測裝置係為一快閃記憶體控制器晶片。
於一實施例中，執行該特定功能的步驟包含：利用一錯誤檢查及校正電路來執行該特定功能。該特定功能係為一ECC解碼操作，且該ECC電路係用以使用共用電路(shared circuitry)來執行一ECC編碼操作以及該ECC解碼操作。
100‧‧‧測試系統
102‧‧‧測試器
104‧‧‧快閃記憶體控制器晶片
112、122‧‧‧連接介面
114‧‧‧測試型樣產生器
116‧‧‧判斷邏輯電路
123‧‧‧時脈產生器
124‧‧‧控制器
126‧‧‧ECC電路
700~718‧‧‧步驟
TP1、TP2‧‧‧測試型樣
f1‧‧‧第一時脈速率
f2‧‧‧第一時脈速率
CLKREF‧‧‧內部參考時脈
DR1、DR2‧‧‧解碼結果
TP1’‧‧‧取樣後測試型樣
第1圖係為根據本發明之一實施例的測試系統之示意圖。
第2圖係為測試型樣產生器所產生之一測試型樣以及被控制器所取得之一取樣後測試型樣之一實施例的示意圖。
第3圖係為第1圖所示的測試型樣產生器所產生之不同測試型樣之第一範例的示意圖。
第4圖係為第1圖所示的測試型樣產生器所產生之不同測試型樣之第二範例的示意圖。
第5圖係為第1圖所示的測試型樣產生器所產生之不同測試型樣之第三範例 的示意圖。
第6圖係為第1圖所示的錯誤檢查及校正電路之一範例的示意圖。
第7圖係為根據本發明的一實施例而用於對一待測裝置進行測試之方法的流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第1圖，第1圖係為根據本發明之一實施例的測試系統之示意圖。測試系統100包含測試設備(例如一測試器102)以及一待測裝置(例如一快閃記憶體控制器晶片104)。測試器102包含一連接介面112、一測試型樣產生器114以及一判斷邏輯電路(decision logic)116。快閃記憶體控制器晶片104包含一連接介面122、一晶片上時脈源(on-chip clock source，例如一時脈產生器123)、一控制器124以及一功能區塊(例如一錯誤檢查及校正(error checking and correction,ECC)電路126)。請注意，第1圖僅顯示了跟本發明有關的元件，在實作上，測試器120可具有額外的元件及/或快閃記憶體控制器晶片104可具有額外的元件。
測試器102以及快閃記憶體控制器晶片104係透過連接介面 112、122來連接，其中連接介面112、122係作為輸入/輸出(input/output,I/O)介面，舉例來說，連接介面112可包含探針(probe)，以及連接介面122可包含接觸點(contact)。在本實施例中，測試器102係為一低速測試器，用以在一較低時脈速率之下提供測試資料，而快閃記憶體控制器晶片104則是在一正常(normal)操作中被設置來控制操作在一較高時脈速率之下的快閃記憶體(未圖示)的存取(讀/寫)。本發明藉由將一低速測試資料饋入至快閃記憶體控制器晶片104，來將一實速功能測試(at-speed test)應用至快閃記憶體控制器晶片104，而不同於習知技術中基於掃描鍊的實速測試(scan chain based at-speed test)。細節將敘述如下。
在測試器102中的測試型樣產生器114係設置來產生由複數個位元型樣(bit pattern)所組成的一測試型樣TP1，舉例來說(但不用以限定本發明)，每一位元型樣係由8個位元(也就是一位元組(byte))所組成。測試型樣產生器114將測試型樣TP1輸出至連接介面112。在本實施例中，連接介面112係設置來以每個時脈週期(cycle)傳送一個位元型樣(也就是一位元組)，其中測試型樣TP1係以一第一時脈速率f1來傳送，因此，快閃記憶體控制器晶片104中的連接介面122係被設置來接收以第一時脈速率f1所傳送的測試型樣TP1，並且再將接收到的測試型樣TP1轉送給控制器124。時脈產生器123係設置來產生一內部參考時脈CLKREF至控制器124以及ECC電路126，其中內部參考時脈CLKREF具有高於第一時脈速率f1之一第二時脈速率f2。舉例來說，時脈產生器123可由一鎖相迴路(phase-locked loop,PLL)來加以實現。控制器124以及ECC電路126係基於內部參考時脈CLKREF來操作。在本實施例中，控制器124係用來使用第二時脈速率f2來對測試型樣TP1進行取樣，並且據以產生一取樣後測試型樣(sampled test pattern)TP1’。ECC電路126係設置來對取樣後測試型樣TP1’執行一特定功能(例如一ECC解碼操作)，並且據以產生一解碼結果DR1以作為一功能測試結果。接著，控制器 124會透過連接介面112、122來將因應測試型樣TP1而產生的功能測試結果(例如DR1)傳送給判斷邏輯電路116，也就是說，快閃記憶體控制器晶片104的連接介面122會輸出功能測試結果(例如DR1)，以及測試器102的連接介面112會接收功能測試結果(例如DR1)。接著，判斷邏輯電路116會參照功能測試結果(例如DR1)來判快閃記憶體控制器晶片104是否通過實速功能測試。
請注意，當進行實速功能測試時，快閃記憶體控制器晶片104係被控制在一正常功能模式(normal functional mode)之下操作。此外，控制器124會採取一讀取快閃記憶體動作(read flash memory action)，以獲得取樣後測試型樣TP1’來作為讀取自快閃記憶體(未圖示)之一儲存資料(stored data)，換言之，取樣後測試型樣TP1’係為對測試器102所提供的測試型樣TP1進行取樣而獲得的一虛擬(pseudo)快閃記憶體資料。ECC電路126可將取樣後測試型樣TP1’的連續位元視為要被解碼的編碼字元(codeword)來處理。當ECC電路126係被設計為具有錯誤檢查及校正能力時，若錯誤位元數並未超過一可接收的大小時，則出現在取樣後測試型樣TP1’中的錯誤位元應會被ECC電路126所校正。假設本實施例的ECC電路126係設置來對具有980個同位元(parity)位元之一BCH(Bose,Ray-Chaudhuri and Hocquenghem)編碼字元進行解碼，則ECC電路126最多可校正於BCH編碼字元的一資料區塊中所發現的70個錯誤位元。為了達到藉由使用一低速測試器來對ECC電路126執行功能測試的目的，測試型樣產生器114需要基於ECC電路126的錯誤檢查及校正能力以及第二時脈速率f2與第一時脈速率f1之間的頻率比(frequency ratio)來產生測試型樣TP1。由於第二時脈速率f2係高於第一時脈速率f1，因此在一時脈週期內傳送之位元型樣會被控制器124進行多次取樣。在ECC電路126最多可校正M位元以及第二時脈速率f2與第一時脈速 率f1之間的頻率比係為K(亦即)的情況下，故意設置於測試型樣TP1中的錯誤位元的個數N需要滿足N*L≦M的條件，因此，若ECC電路126沒有缺陷(defect)，則包含於取樣後測試型樣TP1’中的錯誤位元可保證會被ECC電路126所校正，也就是說，若ECC電路126能夠正常地運作，則解碼結果DR1就應該是沒有錯誤(error-free)；反之，快閃記憶體控制器晶片104便無法通過實速功能測試。
請參考第2圖，第2圖係為測試型樣產生器114所產生之一測試型樣以及被控制器124所取得之一取樣後測試型樣之一實施例的示意圖。如第2圖所示，由測試器102傳送來的測試型樣TP1具有單一週期並非全為零(one-cycle non-all-zero)的位元型樣”5B”(亦即01011011)，其包夾於一前一(preceding)單一週期全為零(one-cycle all zero)的位元型樣“00”以及一下一(following)單一週期全為零的位元型樣“00”之間，其中單一週期並非全為零的位元型樣“5B”係用以故意帶入錯誤位元。較佳地，測試型樣TP1可在一單一週期並非全為零的位元型樣“5B”之前具有多個連續的單一週期全為零的位元型樣“00”，以及該單一週期並非全為零的位元型樣“5B”之後具有多個連續的單一週期全為零的位元型樣“00”。在本實施例中，第一時脈速率f1係為10MHz(megahertz)且第二時脈速率f2係為130MHz，因此，一外部時脈週期剛好等於100ns(nanosecond)，以及一內部時脈週期係約略為7.6ns。如此一來，於一外部時脈週期內所傳送的單一週期並非全為零的位元型樣“5B”(即一個位元組的“5B”型樣)係被取樣13次，以在取樣後測試型樣TP1’中產生一13位元組的“5B”型樣。具體來說，單一週期並非全為零的位元型樣“5B”具有5個”1”以及3個”0”，且取樣後測試型樣TP1’可被視為具有一資料區塊被一13位元組的“5B”型樣所故意修改的一全為零(all-zero)編碼字元，其中該13位元組的“5B”型樣係作為具有65個錯誤位元(亦即65個”1”) 分佈於其中的一錯誤型樣(error pattern)。假設ECC電路126最多可校正於BCH編碼字元的一資料區塊中所發現的70個錯誤位元，若ECC電路126不具有缺陷，則解碼結果DR1應為一全為零的編碼字元，因此，判斷邏輯電路116可檢查解碼結果DR1以判斷快閃記憶體控制器晶片104係為一正常晶片或是一失效/故障晶片。
在上述實施例中，測試器102可產生一單一(single)測試型樣，來將實速功能測試應用至一快閃記憶體控制器晶片，然而，此僅為說明之目的，並非對本發明之一限制。為提昇可測試性(testability)，測試器102可被設置來依序地產生複數個測試型樣，並且基於針對該複數個測試型樣而被連續產生的複數個功能測試結果來判斷快閃記憶體控制器晶片係為一正常晶片或是一失效/故障晶片。請再次參考第1圖，在一設計變化中，測試型樣產生器114會進一步產生另一測試型樣TP2，控制器124會進一步產生另一取樣後測試型樣TP2’，以及ECC電路126會進一步對取樣後測試型樣TP2’執行一ECC解碼操作以產生一解碼結果DR2來作為一功能測試結果。由於熟習技藝者在閱讀完以上關於基於測試型樣TP1之實速功能測試的說明書段落後，應可輕易瞭解基於測試型樣TP2之實速功能測試的細節，故在此將不再贅述以求簡潔。
測試型樣TP2不同於測試型樣TP1的地方可在於單一週期並非全為零的位元型樣的型樣位置及/或型樣內容。請參考第3圖，第3圖係為第1圖所示的測試型樣產生器114所產生之不同測試型樣之第一範例的示意圖。如第3圖所示，測試型樣TP1以及測試型樣TP2中每一測試型樣均包含相同的單一週期並非全為零的位元型樣“5B”，其包夾於前一單一週期全為零的位元型樣“00”以及下一單一週期全為零的位元型樣“00”之間，然而，在測試型樣TP1中的單一週期並非全為零的位元型樣“5B”以及在測試型樣TP2中的單 一週期並非全為零的位元型樣“5B”並非是同位置的位元型樣(co-located bit pattern)。在本實施例中，相較於測試型樣TP1中的單一週期並非全為零的位元型樣“5B”，測試型樣TP2中的單一週期並非全為零的位元型樣“5B”會提前一個外部時脈週期而被傳送。
請參考第4圖，第4圖係為第1圖所示的測試型樣產生器所產生之不同測試型樣之第二範例的示意圖。如第4圖所示，測試型樣TP1包含被前一單一週期全為零的位元型樣“00”以及下一單一週期全為零的位元型樣“00”所包夾之一單一週期並非全為零的位元型樣“5B”，而測試型樣TP2則包含被前一單一週期全為零的位元型樣“00”以及下一單一週期全為零的位元型樣“00”所包夾之另一不同的單一週期並非全為零的位元型樣“F1”(亦即11110001)。在本實施例中，在測試型樣TP1中的單一週期並非全為零的位元型樣“5B”以及在測試型樣TP2中的單一週期並非全為零的位元型樣“F1”(亦即11110001)係為同位置的位元型樣。
請參考第5圖，第5圖係為第1圖所示的測試型樣產生器114所產生之不同測試型樣之第三範例的示意圖。如第5圖所示，測試型樣TP1包含被前一單一週期全為零的位元型樣“00”以及下一單一週期全為零的位元型樣“00”所包夾之單一週期並非全為零的位元型樣“5B”，而測試型樣TP2則包含被前一單一週期全為零的位元型樣“00”以及下一單一週期全為零的位元型樣“00”所包夾之另一不同的單一週期並非全為零的位元型樣“F1”(亦即11110001)。在本實施例中，在測試型樣TP1中的單一週期並非全為零的位元型樣“5B”以及在測試型樣TP2中的單一週期並非全為零的位元型樣“F1”(亦即11110001)並非同位置位元型樣。
在上述範例中，單一週期並非全為零位元型樣“5B”以及“F1”之中 每一者具有相同數量的1(亦即錯誤位元)，然而，此僅為說明之目的，並非對本發明之一限制。在另一範例中，測試型樣TP1以及測試型樣TP2中的單一週期並非全為零的位元型樣可具有不同數量的1(亦即錯誤位元)，同樣可達到用一低速測試器來對一待測裝置進行一實速功能測試的目的。
在一範例設計中，ECC電路126係為一可配置的ECC引擎(configurable ECC engine)，負責執行ECC編碼操作以及ECC解碼操作。請參考第6圖，第6圖係為第1圖所示的ECC電路126之一範例的示意圖。在本範例中，ECC電路126係被設置來使用一共用電路(shared circuitry)來執行ECC編碼操作以及ECC解碼操作，其中該共用電路包含編碼器/解碼器、關鍵方程式處理器(Key-equation-solver)以及秦式搜尋(Chien-search)電路。具體而言，由於ECC電路126係為可配置的，因此ECC電路126可被配置而作為一ECC編碼器或是作為一ECC解碼器之用。雖然實速功能測試是為了獲得由ECC解碼功能所產生的功能測試結果，但由於ECC編碼功能以及ECC解碼功能係由使用相同的電路架構來執行，故ECC編碼功能也會被一併測試。
請參考第7圖，第7圖係為根據本發明的一實施例而用於對一待測裝置進行測試之方法的流程圖。請注意，假若可獲得實質上相同的結果，則這些步驟並不一定要遵照第7圖所示的執行次序來執行。第7圖所示之方法可被第1圖所示之測試系統100所採用，並可簡單歸納如下：步驟700：開始；步驟702：設定一待測裝置(例如快閃記憶體控制器晶片104)進入一正常功能模式；步驟704：設定控制器124以執行一讀取快閃記憶體動作；步驟706：產生至少一測試型樣；步驟708：將以一第一時脈速率所傳送之至少一測試型樣饋入 至該待測裝置；步驟710：藉由使用一第二時脈速率來對該至少一測試型樣進行取樣，並據以產生至少一取樣後測試型樣，其中該第二時脈速率係高於該第一時脈速率；步驟712：對該至少一取樣後測試型樣執行一特定功能(例如一ECC解碼操作)，並據以產生至少一功能測試結果；步驟714：輸出該至少一功能測試結果；步驟716：根據該至少一功能測試結果來判斷該待測裝置是否通過實速功能測試；步驟718：結束。
由於熟習技藝者在閱讀完以上段落後應可輕易瞭解第7圖中每一步驟的細節，為簡潔之故，在此將省略進一步的描述。
在上述實施例中，快閃記憶體控制器104僅作為使用所提出之基於低速測試型樣輸入的實速功能測試架構來進行測試的待測裝置之一範例。實際上，所提出之基於低速測試型樣輸入的實速功能測試架構可被用來測試其他的半導體產品，例如，所提出之基於低速測試型樣輸入的實速功能測試架構可被用來測試任何設置有ECC解碼功能的半導體產品。這些設計變化皆屬於本發明之範疇。
在上述實施例中，ECC電路126僅作為負責處理一取樣後測試型樣以產生一待測裝置之一功能測試結果的功能區塊之一範例。藉由使用一高時脈速率對一低速測試器所提供之一測試型樣進行取樣所得到的取樣後測試型樣亦可被饋入至另一待測裝置之一不同的功能區塊，以將實速功能測試應用至所述的該另一待測裝置。這些設計變化皆屬於本發明之範疇。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
700~718‧‧‧步驟

Claims (20)

  1. 一種待測裝置，包含一連接介面，用以接收以一第一時脈速率所傳送的一測試型樣並且輸出一功能測試結果；一控制器，用以藉由使用一第二時脈速率來對該測試型樣進行取樣並據以產生一取樣後測試型樣，其中該第二時脈速率係高於該第一時脈速率；一功能區塊(functional block)，用以對該取樣後測試型樣執行一特定功能並據以產生該功能測試結果。
  2. 如請求項1所述之待測裝置，其中該待測裝置係為一快閃記憶體控制器晶片。
  3. 如請求項1所述之待測裝置，其中該功能區塊係為一錯誤檢查及校正(error checking and correction,ECC)電路。
  4. 如請求項3所述之待測裝置，其中該特定功能係為一ECC解碼操作。
  5. 如請求項4所述之待測裝置，其中該ECC電路係設置來使用一共用電路(shared circuitry)以執行一ECC編碼操作以及該ECC解碼操作。
  6. 如請求項1所述之待測裝置，另包含：一時脈產生器，用以產生一內部(internal)參考時脈至該控制器以及該功能區塊，其中該內部參考時脈具有該第二時脈速率。
  7. 一種測試器，包含： 一測試型樣產生器，用以產生至少一測試型樣；以及一連接介面，用以傳送該至少一測試型樣至一待測裝置以進行一實速功能測試(at-speed functional test)，以及自該待測裝置接收至少一功能測試結果，其中該至少一測試型樣係由該連接介面以一第一時脈速率傳送，該第一時脈速率係低於該待測裝置進行該實速功能測試所用之一第二時脈速率。
  8. 如請求項7所述之測試器，其中由該連接介面所傳送之每一測試型樣包含被一前一(preceding)單一週期全為零的(one-cycle all-zero)位元型樣以及一下一(following)單一週期全為零的位元型樣所包夾之一單一週期並非全為零(one-cycle non-all-zero)的位元型樣。
  9. 如請求項8所述之測試器，其中該至少一測試型樣包含一第一測試型樣以及一第二測試型樣，包含於該第一測試型樣之該單一週期並非全為零的位元型樣係相同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元型樣同位置的(co-located)位元型樣。
  10. 如請求項8所述之測試器，其中該至少一測試型樣包含一第一測試型樣以及一第二測試型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣係不同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣。
  11. 如請求項10所述之測試器，其中包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非 全為零的位元型樣具有不同數量的1。
  12. 一種用於測試一待測裝置的方法，包含：產生至少一測試型樣；以一第一時脈速率將該至少一測試型樣饋入至該待測裝置；使用一第二時脈速率來對該測試型樣進行取樣並據以產生至少一取樣後測試型樣，其中該第二時脈速率係高於該第一時脈速率；對該至少一取樣後測試型樣執行一特定功能並及據以產生至少一功能測試結果；以及輸出該至少一功能測試結果。
  13. 如請求項12所述之方法，其中所傳送之每一測試型樣包含被一前一(preceding)單一週期全為零的(one-cycle all-zero)的位元型樣以及一下一(following)單一週期全為零的位元型樣所包夾(sandwich)之一單一週期並非全為零(one-cycle non-all-zero)的位元型樣。
  14. 如請求項13所述之方法，其中產生該至少一功能測試結果的步驟包含：產生一第一測試型樣以及一第二測試型樣，其中包含於該第一測試型樣之該單一週期並非全為零的位元型樣係相同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣，且包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元圖並非同位置的(co-located)位元型樣。
  15. 如請求項13所述之方法，其中產生該至少一功能測試結果的步驟包含：產生一第一測試型樣以及一第二測試型樣，其中包含於該第一測試型樣 之該單一週期並非全為零的位元型樣係不同於包含於該第二測試型樣之該單一週期並非全為零的位元型樣。
  16. 如請求項15所述之方法，其中包含於該第一測試型樣之該單一週期並非全為零的位元型樣以及包含於該第二測試型樣之該單一週期並非全為零的位元型樣具有不同數量的1。
  17. 如請求項12所述之方法，其中該待測裝置係為一快閃記憶體控制器晶片。
  18. 如請求項12所述之方法，其中執行該特定功能的步驟包含：利用一錯誤檢查及校正(error checking and correction,ECC)電路來執行該特定功能。
  19. 如請求項18所述之方法，其中該特定功能係為一ECC解碼操作。
  20. 如請求項19所述之方法，其中該ECC電路係設置來使用一共用電路(shared circuitry)來執行一ECC編碼操作以及該ECC解碼操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI776785B (zh) * 2022-04-07 2022-09-01 點序科技股份有限公司 裸晶測試系統及其裸晶測試方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9692402B2 (en) * 2014-12-25 2017-06-27 Intel Corporation Method, apparatus, system for centering in a high performance interconnect
US10481203B2 (en) 2015-04-04 2019-11-19 Nvidia Corporation Granular dynamic test systems and methods
US10281524B2 (en) 2015-10-27 2019-05-07 Nvidia Corporation Test partition external input/output interface control for test partitions in a semiconductor
CN105469831B (zh) * 2015-11-24 2019-01-18 英业达科技有限公司 存储器模块的测试方法
TWI594262B (zh) * 2015-12-14 2017-08-01 英業達股份有限公司 記憶體模組的測試方法
US10088525B2 (en) * 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
US10672496B2 (en) * 2017-10-24 2020-06-02 Micron Technology, Inc. Devices and methods to write background data patterns in memory devices

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3100617B2 (ja) * 1990-10-23 2000-10-16 沖電気工業株式会社 半導体装置
US5177630A (en) * 1990-12-14 1993-01-05 Westinghouse Electric Corp. Method and apparatus for generating and transferring high speed data for high speed testing applications
US5524114A (en) * 1993-10-22 1996-06-04 Lsi Logic Corporation Method and apparatus for testing semiconductor devices at speed
US6195772B1 (en) * 1996-06-21 2001-02-27 Altera Corporaiton Electronic circuit testing methods and apparatus
JPH1073643A (ja) * 1996-09-02 1998-03-17 Mitsubishi Electric Corp 半導体装置試験治具
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
US6345373B1 (en) * 1999-03-29 2002-02-05 The University Of California System and method for testing high speed VLSI devices using slower testers
US6469684B1 (en) * 1999-09-13 2002-10-22 Hewlett-Packard Company Cole sequence inversion circuitry for active matrix device
JP4115676B2 (ja) * 2001-03-16 2008-07-09 株式会社東芝 半導体記憶装置
US6701476B2 (en) 2001-05-29 2004-03-02 Motorola, Inc. Test access mechanism for supporting a configurable built-in self-test circuit and method thereof
US7370256B2 (en) 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
WO2003032000A1 (fr) * 2001-10-05 2003-04-17 Matsushita Electric Industrial Co., Ltd. Procede et systeme de verification d'une lsi, et appareil d'essai de la lsi
JP4373111B2 (ja) * 2002-03-14 2009-11-25 パナソニック株式会社 テスト回路
EP2175559A1 (en) * 2002-04-22 2010-04-14 Fujitsu Limited Error-detecting decoder with re-calculation of a remainder upon partial re-transmission of a data string.
US6915469B2 (en) * 2002-11-14 2005-07-05 Advantest Corporation High speed vector access method from pattern memory for test systems
KR100452335B1 (ko) * 2002-11-25 2004-10-12 삼성전자주식회사 고속동작 테스트가 가능한 반도체 메모리장치의 데이터확장회로 및 그 방법
EP1480048A1 (en) * 2003-05-23 2004-11-24 Koninklijke Philips Electronics N.V. Automatic test pattern generation
JP3990319B2 (ja) * 2003-06-09 2007-10-10 株式会社アドバンテスト 伝送システム、受信装置、試験装置、及びテストヘッド
US6704230B1 (en) * 2003-06-12 2004-03-09 International Business Machines Corporation Error detection and correction method and apparatus in a magnetoresistive random access memory
US7730368B2 (en) * 2003-10-31 2010-06-01 Sandisk Il Ltd. Method, system and computer-readable code for testing of flash memory
EP1585139A1 (en) * 2004-04-08 2005-10-12 STMicroelectronics Pvt. Ltd An on-chip and at-speed tester for testing and characterization of different types of memories
JP2005337740A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法
US7228476B2 (en) * 2004-11-05 2007-06-05 Stmicroelectronics, Inc. System and method for testing integrated circuits at operational speed using high-frequency clock converter
KR100714482B1 (ko) * 2005-07-11 2007-05-04 삼성전자주식회사 반도체 장치, 테스트 기판, 반도체 장치의 테스트 시스템및 반도체 장치의 테스트 방법
JP4641900B2 (ja) * 2005-08-24 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置及びテスト方法
CN101529518B (zh) 2005-11-01 2013-10-30 晟碟以色列有限公司 用于测试快闪存储器的方法、系统和计算机可读代码
US8302065B2 (en) 2006-03-13 2012-10-30 Freescale Semiconductor, Inc. Device and method for testing a device
KR100736675B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
KR100825790B1 (ko) * 2006-11-07 2008-04-29 삼성전자주식회사 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
CN100530117C (zh) * 2006-12-29 2009-08-19 佛山市顺德区顺达电脑厂有限公司 内存错误仿真装置及其方法
US7852099B1 (en) * 2007-01-31 2010-12-14 Ixys Ch Gmbh Frequency trimming for internal oscillator for test-time reduction
US8006166B2 (en) * 2007-06-12 2011-08-23 Micron Technology, Inc. Programming error correction code into a solid state memory device with varying bits per cell
TWI381390B (zh) * 2008-04-10 2013-01-01 Phison Electronics Corp 快閃記憶體的損壞區塊辨識方法、儲存系統及其控制器
MY166393A (en) 2010-05-05 2018-06-25 Teradyne Inc System for concurrent test of semiconductor devices
CN102339647B (zh) * 2010-07-23 2014-05-14 北京兆易创新科技股份有限公司 一种检错/纠错校验模块的检测方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI776785B (zh) * 2022-04-07 2022-09-01 點序科技股份有限公司 裸晶測試系統及其裸晶測試方法

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Publication number Publication date
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