TWI540729B - 用於場效電晶體的金屬閘極結構和其製造方法 - Google Patents

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Description

用於場效電晶體的金屬閘極結構和其製造方法
本發明係關於可為3D閘極(鰭式場效電晶體(Fin Field Effect Transistor；FinFET))或平面閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect Transistor；MOSFET)之形式之場效電晶體技術。
本節描述與本發明之揭示實施例相關之背景標的。並非意欲明示或暗示本節中論述之背景技術在法律上構成先前技術。
半導體產業在未來數年隨時準備著普遍使用3D FinFET閘極結構及各種平面MOSFET閘極結構。需要開發可滿足半導體製造中之新大小節點的FET閘極結構，該新大小節點將在10nm至15nm之範圍內。因為FET結構對相鄰結構產生顯著的電氣效應，且結構之間的間隔在減小，所以需要以較佳地控制電氣效應同時維持良好傳導率之方式來改良金屬閘極結構。為提供藉以可較佳地理解本發明技術之開始背景，申請者想要描述與申請者之改良的包含金屬之閘極結 構及用於製作改良的包含金屬之閘極結構之製造方法有關的已公開技術中之至少一部分。
2006年9月12日頒予之標題名稱為「FinFET With Low Gate Capacitance And Low Extrinsic Resistance」之Anderson等人之美國專利第7,105,934號描述一種鰭式場效電晶體元件，該鰭式場效電晶體元件經設計來降低場效電晶體中之閘極電容及外在電阻。形成結構之方法包含：在襯底上形成包含埋入式氧化物(buried-oxide；BOX)層之絕緣層；在絕緣層上設置源極區/汲極區；鄰接於鰭式結構形成鰭式電極；在第一閘極電極與鰭式結構之間安置閘極絕緣體；將第二閘極電極定位成橫越第一閘極電極；以及在鰭式結構、第一閘極電極及第二閘極電極上沉積第三閘極電極。(摘要)
2008年7月8日頒予之標題名稱為：「Fin-type Semiconductor Device With Low Contact Resistance And Its Manufacture Method」之Okuno之美國專利第7,396,710號描述一種鰭式半導體元件，該鰭式半導體元件據稱具有低接觸電阻。該半導體元件包含支撐襯底上之鰭式半導體區(鰭)，其中該鰭具有一對大體上垂直的側壁及耦接該等側壁之上表面。絕緣閘極電極結構橫跨該鰭之中間部分，且絕緣閘極電極結構具有與該鰭之側壁一致的側壁。(摘要)
2009年12月17日公開且標題名稱為：「Semiconductor Device Having Different Fin Widths」之Baumgartner等人之美國專利申請公開案第US 2009/0309162號描述一種類似結構。該元件包括至少一個源極區及至少一 個汲極區。複數個鰭在源極區與汲極區之間延伸，其中至少一個鰭具有與另一鰭不同的寬度。提供至少一個閘極來控制穿過此等鰭之電流流動。除利用不同的鰭寬度之外，或替代利用不同的鰭寬度，可改變鰭間隔。(摘要)
2011年10月27日公開且標題名稱為：「High Performance Non-Planar Semiconductor Devices With Metal Filled Inter-Fin Gaps」之Jagannathan等人之美國專利申請公開案第2011/0260257號描述一種非平面半導體電晶體元件，該非平面半導體電晶體元件包括襯底層。導電通道在對應的源極電極與汲極電極之間延伸。在垂直於導電通道之方向上延伸之閘極堆疊橫越該等複數個導電通道。閘極堆疊包括介電層，該介電層沿該襯底及該等複數個導電通道延伸且該介電層佈置成具有一大體上均勻的層厚度。與功函數電極層相異之金屬層覆蓋功函數電極層且佈置成具有相對於該襯底之大體上均勻的高度，以使得該金屬層填充該等複數個導電通道中之鄰近導電通道之間的間隙。(摘要)
2012年12月20日公開且標題名稱為：「Double Gate Planar Field Effect Transistors」之Chang等人之美國專利申請公開案第2012/0319178號描述一種堆疊式平面元件及形成該堆疊式平面元件之方法。方法包括：在襯底上形成具有交替犧牲層及通道層之層堆疊；圖案化該堆疊使得該堆疊之側面包括犧牲層及通道層之暴露表面；在該堆疊之區域上形成虛擬閘極結構來建立平面區域；圍繞虛擬閘極結構形成介電層以覆蓋鄰接於平面區域之區域；移除虛擬閘極結構以暴露 該堆疊；選擇性地蝕刻該堆疊以自平面區域中之通道層移除犧牲層，以及在通道層上且在通道層之間形成閘極導體以形成電晶體元件。(摘要)
2013年2月28日公開且標題名稱為：「Combined Planar FET and FIN-FET Devices and Methods」之Wahl等人之美國專利申請公開案第2013/0049136號描述具有有利的設計彈性之電子元件，該等電子元件避免了先前技術鰭式(FIN)場效電晶體(FIN-FETS)共有之通道寬度量化效應。該等元件據稱係藉由在共用襯底上提供多個FIN-FET及至少一個平面FET來獲得。(摘要)
在978-1-4673-0847-2/12 IEEE之2012年的關於VLSI技術論文之技術摘要的論文集(Symposium on VLSI Technology Digest of Technical Papers)中呈獻之標題名稱為：「A 22nm High Performance and Low-Power CMOS Technology Featuring Fully-Depleted Tri-Gate Transistors,Self-Aligned Contacts & High Density MIM Capacitors」之論文中描述了即將到來的22nm邏輯技術。(摘要)
雖然已建立以上論述之技術以為22nm節點製程工作，但是對15nm節點及更進一步11nm節點之下一個進展需要材料及製造製程之改變，以適應較小的大小要求同時仍滿足效能要求。必須滿足之要求包括小於10nm之溝槽開口大小。用於填充之鰭片加上閘極高度需要為約100nm。此意謂包含金屬之閘極填充材料及製程必須適用於高深寬比溝槽，該溝槽具有在10nm範圍內之開口大小。此外，閘極之 傳導率必須維持在小於10nm之特徵大小。最後，新材料及製程必須對元件可變性具有最小影響。申請者開發出與各種材料之電阻率相關之大量資料，因為將要金屬填充之溝槽之臨界尺寸自22nm減小而接近零。資料指示隨著金屬填充之溝槽之臨界尺寸變得較小，包含填充金屬之閘極之電阻率傾向於指數增加。此舉為需要藉由特殊材料及特定製造技術之組合來解決之嚴重問題。本發明係關於針對15nm或更低的半導體元件製造節點所需之包含填充金屬之閘極之此問題的解決方案。
本發明之實施例係關於材料及製造技術之組合，該等組合允許供平面閘極結構及3D MOSFET閘極結構中使用之包含填充金屬之閘極之製造。例如，第一部分實施例係關於在15nm至10nm半導體製造節點下之功能半導體結構中之改良效能所需的種類之閘極結構。第二部分實施例係關於存在可利用於整體結構之修改之更多選項的較大閘極結構。
實施例提供結構及材料之若干變化。通常，結構之整體特徵或用來形成結構之材料的改變需要用來施加材料之不同系列之製程步驟。必須考慮各種材料之結晶結構及物理性質之差異，以及形成包含填充金屬之閘極之結構特徵之空間要求。對於在半導體結構之製造期間的材料施加及移除所論述之處理技術在此項技術中通常已知，該等處理技術諸如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、重流及反應性離子蝕刻(reactive ion etching；RIE)。本發明在於以特定次序執行之處理步驟之特定組合之使用；以及在處理步驟內施加之材料之特定組合之選擇，使得形成之所得半導體結構根據需要來提供本文所述之效能優點。
將在15nm或更低之製造節點下執行之材料及處理步驟之組合的確定一直大規模地需要經驗資料之開發。吾人已開發出一些極其有利的材料及製程之組合，該等組合提供用於在15nm或更低半導體製造節點下之場效電晶體(FET)之包含填充金屬之閘極結構。
隨著MOSFET閘極繼續按比例縮放，金屬閘極傳導率連續降低。先前使用之一些基於金屬之材料無法在15nm或更低閘極溝槽寬度下提供足夠的傳導率。吾人已開發出改良傳導率之新金屬及金屬合金成分。例示出各種金屬及金屬合金導電線材料之吾人的支援資料以傳導率對金屬線溝槽寬度之形式圖示於第9A圖至第9C圖中。
以下描述多個閘極結構來例示出材料及製程之最有利組合，該等材料及製程提供特定之包含填充金屬之FET閘極結構。已證明一部分例示出之結構對於15nm製造節點係使用結構仿效元件資料可獲得的。參閱代表性圖描述閘極結構中之每一者，因為此舉使得能夠較佳理解結構形成所需之材料及製程之組合。雖然結構中之許多結構係類似的，但替代性材料及不同處理條件之組合產生新的效能結果。所述製造製程係供包括平面FET及3D FET兩者之按比例縮放之 MOSFET結構中使用，且提供用於各種通道長度之改良效能及處理相容性。
在與較小閘極結構相關之一實施例中，保形擴散阻障/功函數(diffusion barrier/work function；DB/WF)層之一部分經回蝕以在包含填充金屬之閘極結構之上表面附近產生區域，該區域然後以更導電的金屬填充，使得閘極結構之整體傳導率得以改良。在與較大閘極結構相關之另一實施例中，由擴散阻障/功函數(DB/WF)金屬形成之包含保形金屬之導電層之一部分在不影響包含填充金屬之閘極結構之鄰接、高度導電的間隙填充金屬部分的情況下經選擇性地回蝕。DB/WF金屬層之回蝕部分提供空間，該空間然後以較高傳導率金屬填充，進而改良閘極結構之整體傳導率。
吾人已開發包含填充金屬之閘極形成製程，其中以高介電常數介電層對閘極溝槽分段加襯裡，繼之以至少一個金屬層沉積。通常，金屬層沉積繼之以化學機械研磨(chemical mechanical polishing；CMP)步驟，以移除延伸超過介電質襯裡層之最大高度之金屬。接著，回蝕製程用來選擇性地或非選擇性地移除金屬填充之上部分，該金屬填充包含例如較低傳導率之DB/WF金屬。使藉由回蝕製程產生之空間填充有較高傳導率之金屬或金屬合金。在一些情形下，沉積導電金屬之多個層，且執行重流，該重流將一部分鄰接金屬層轉換成合金。
在整體閘極傳導率係可接受的且主要關心接觸點未對準之可能性之另一實施例中，可使以上所述回蝕分段填充 有介電質膜，該介電質膜充當自對準接觸點蝕刻終止層。
所使用之一系列製程步驟對於不同通道長度(短及長)良好地起作用。FET之長通道及短通道傳導率可對於含有多個不同晶片之整個襯底最大化。先前已知技術並不適用於同時處理寬範圍之通道長度。
100‧‧‧FinFET結構
101‧‧‧閘極/閘極結構
102‧‧‧導電鰭/鰭式結構/矽襯底
103‧‧‧上表面
104‧‧‧氧化物層
105‧‧‧側壁
106‧‧‧襯裡層/高介電常數介電層
108‧‧‧垂直分段
109‧‧‧水平分段
111‧‧‧閘極分段/閘極
112‧‧‧閘極分段/閘極
113‧‧‧接觸點/接觸點結構
115‧‧‧上表面
117‧‧‧上表面
203‧‧‧MOSFET閘極溝槽
206‧‧‧襯裡層
208‧‧‧DB/WF層/金屬填充層
210‧‧‧間隙填充層
212‧‧‧金屬填充
302‧‧‧襯底
303‧‧‧MOSFET閘極溝槽
306‧‧‧襯裡層
308‧‧‧保形層
310‧‧‧間隙填充金屬
312‧‧‧導電層
414‧‧‧接觸點
415‧‧‧介電層
503‧‧‧MOSFET閘極溝槽/溝槽
506‧‧‧層/襯裡層
508‧‧‧包含保形金屬之層/ALD或CVD保形層/保形填充層
510‧‧‧額外層/PVD沉積層
512‧‧‧高度導電的金屬
606‧‧‧高介電常數介電層
608‧‧‧DB/WF材料/DB/WF層/保形層
610‧‧‧襯裡層
612‧‧‧鋁填料
706‧‧‧高介電常數介電層
708‧‧‧DB/WF材料/DB/WF層
710‧‧‧Ti-Al或W填料或Ti-Al及W填料之組合
712‧‧‧頂部層
713‧‧‧敞開空間
806‧‧‧高介電常數介電層
808‧‧‧DB/WF材料/DB/WF層
810‧‧‧Ti-Al、W或Co-Al填料或上述各者之組合
900‧‧‧圖表
902‧‧‧刻度
904‧‧‧刻度
920‧‧‧圖表
922‧‧‧刻度
924‧‧‧刻度
940‧‧‧圖表
942‧‧‧刻度
944‧‧‧刻度
第1A圖圖示出包含閘極101之示範性FinFET結構。閘極為包含填充金屬之閘極。針對本文多個不同實施例描述包含填充金屬之FinFET閘極結構之變化。參閱第1A圖，包含填充金屬之閘極101包括與導電鰭102之上表面103直接連通之水平分段109，及與鰭102之側壁105直接接觸之垂直分段108。鰭102之外部表面通常由高介電常數介電質之薄膜(未圖示)覆蓋。
第1B圖圖示出示範性平面FET結構，該平面FET結構包含第一金屬閘極分段111及第二金屬閘極分段112，其中接觸點113在第一金屬閘極與第二金屬閘極之間。氧化物之層104上覆第一金屬閘極111之上表面115及第二金屬閘極112之上表面117。
第2A圖至第2D圖圖示出用於第一實施例閘極結構之製造的第一系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第2E圖至第2H圖圖示出較大閘極結構之製造，該較大閘極結構具有經設計以用於大於15nm之製造節點的閘 極大小。較大閘極結構存在於與第2A圖至第2D圖中圖示出之閘極結構相同的襯底上。處理係同時的，且參閱第2E圖至第2H圖來論述相同製程步驟。
第3A圖至第3D圖圖示出用於第二實施例閘極結構之製造的第二系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第3E圖至第3H圖圖示出經設計以用於大於15nm之製造節點之較大閘極結構的製造。較大閘極結構存在於與第3A圖至第3D圖中圖示出之閘極結構相同的襯底上。處理係同時進行的，且參閱第3E圖至第3H圖來論述相同製程步驟。
第4圖圖示出第3H圖中所示之第二實施例閘極結構之放大362，其中並非導電層312，而是介電層415施加於藉由層308之回蝕產生之空間中。當由於電子元件設計而存在形成為元件結構之部分的接觸點314可能並未著陸在襯底302上之正確位置處之可能性時，此介電層之沉積係有幫助的。
第5A圖至第5C圖圖示出用於第三實施例閘極結構之製造的第三系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第5D圖到第5F圖圖示出經設計以用於大於15nm之製造節點之較大閘極結構的製造。較大閘極結構存在於與 第5A圖至第5C圖中圖示出之閘極結構相同的襯底上。處理係同時的，且參閱第5D圖至第5F圖來論述相同製程步驟。
第6A圖至第6D圖圖示出用於第四實施例閘極結構之製造的第四系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第6E圖到第6H圖圖示出經設計以用於大於15nm之製造節點之較大閘極結構的製造。較大閘極結構存在於與第6A圖至第6D圖中圖示出之閘極結構相同的襯底上。處理係同時的，且參閱第6E圖至第6H圖來論述相同製程步驟。
第7A圖至第7D圖圖示出用於第五實施例閘極結構之製造的第五系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第7E圖到第7H圖圖示出經設計以用於大於15nm之製造節點之較大閘極結構的製造。較大閘極結構存在於與第7A圖至第7D圖中圖示出之閘極結構相同的襯底上。處理係同時的，且參閱第7E圖至第7H圖來論述相同製程步驟。
第8A圖至第8C圖圖示出用於第六實施例閘極結構之製造的第六系列之製程步驟，在該閘極結構中，閘極大小經設計以用於15nm或更低之製造節點且在共用襯底上存在同時處理之多個大小之閘極。
第8D圖到第8F圖圖示出經設計以用於大於15nm之製造節點之較大閘極結構的製造。較大閘極結構存在於與 第8A圖至第8C圖中圖示出之閘極結構相同的襯底上。處理係同時的，且參閱第8A圖至第8F圖來論述製程步驟。
第9A圖圖示出針對此項技術中已知的三種金屬或包含金屬之材料的刻度902上之傳導性與展示在刻度904上之溝槽寬度的圖表900。
第9B圖圖示出針對使用各種沉積方式沉積之各種金屬填充材料的刻度922上之傳導性與展示在刻度924上之溝槽FICD的圖表920。
第9C圖圖示出針對各種金屬及金屬合金之刻度942上之傳導率與刻度944上之閘極長度的圖表940。經重流之材料係藉由原子層沉積來沉積。
作為詳細描述之序言，應注意，如本說明書及隨附申請專利範圍中所使用，單數形式「一」、「一種」及「該」包括多個指涉對象，除非上下文另有明確規定。
當本文使用詞語「約」時，此意欲意謂所呈現之標稱值在±10%內係精確的。
本發明之實施例係關於材料及製造技術之組合，該等組合允許供平面閘極結構及3D MOSFET閘極結構中使用之包含填充金屬之閘極之製造。第一部分實施例係關於在例如15nm至10nm半導體製造節點下之功能半導體結構中之改良效能所需的種類之閘極結構。第二部分實施例係關於存在可利用於整體結構之修改之更多選項的較大閘極結構。
實施例提供結構及材料之若干變化。通常，結構之 整體特徵或用來形成結構之材料的改變需要用來施加材料之不同系列之製程步驟。對於在半導體結構之製造期間的材料施加及移除所論述之處理技術在此項技術中通常已知，該等處理技術諸如ALD、CVD、PVD、重流及RIE。本發明在於以特定次序執行之處理步驟之特定組合之使用；以及在處理步驟內施加之材料之特定組合之選擇，使得形成之所得半導體結構根據需要來提供所述效能優點。
以下描述多個閘極結構來例示出材料及製程之最有利組合，該等材料及製程提供特定之包含填充金屬之FET閘極結構。已證明一部分例示出之結構對於15nm製造節點係使用結構仿效元件資料可獲得的。參閱代表性圖描述閘極結構中之每一者，因為此賦能結構之形成所需之材料及製程之組合之較佳理解。雖然結構中之許多結構係類似的，但替代性材料及不同處理條件之組合產生新效能結果。所述製造製程係供包括平面FET及3D FET兩者之按比例縮放之MOSFET結構中使用，且提供用於各種通道長度之改良效能及處理相容性。
以下描述包含填充金屬之閘極形成製程，在該閘極形成製程中以高介電常數介電層對閘極溝槽分段加襯裡，繼之以至少一個金屬層沉積。通常，金屬層沉積繼之以化學機械研磨(CMP)步驟，以移除延伸超過介電質襯裡層之最大高度之金屬。接著，回蝕製程用來選擇性地或非選擇性地移除金屬填充之上部分，該金屬填充包含例如較低傳導率之DB/WF金屬。使藉由回蝕製程產生之空間填充有較高傳導率之金屬 或金屬合金。在一些情形下，沉積導電金屬之多個層，且執行重流，該重流將一部分鄰接金屬層轉換成合金。
以下亦描述整體閘極傳導率係可接受的，且主要關心接觸點未對準之可能性之另一實施例，可使以上所述回蝕分段充滿介電質膜，該介電質膜充當自對準接觸點蝕刻終止層。
第1A圖圖示出FinFET結構100，該結構包括可使用本文描述且主張之材料及製程步驟之組合中的任何一者來製造之種類之包含填充金屬之閘極結構101。半導體鰭102及淺溝槽隔離(shallow trench isolation；STI)氧化物104為此項技術中通常已知的。
參閱第1A圖(FinFET閘極結構)，形成閘極結構101之水平分段109及閘極結構101之垂直分段108，使得上述各者與導電鰭式結構102之表面直接接觸。閘極結構之第一層被稱為襯裡層106，該第一層形成為與鰭式結構102之表面直接接觸且與STI氧化物層104直接接觸。本文描述襯裡層106，其為全部包含填充金屬之閘極結構之共用特徵。在第1B圖中圖示出之平面FET之橫截面圖中例示出襯裡層。亦在圖組2至8中展示出襯裡層。襯裡層106通常包含使用ALD或CVD沉積製程製造之高介電常數介電質，該ALD或CVD沉積製程形成具有在約1nm至約3nm之範圍內之厚度的保形層。以實例之方式而非以限制之方式，高介電常數襯裡層106包含選自由二氧化鉿、矽酸鉿氧化物、氮化鉿、摻雜Zr之二氧化鉿及以上各者之組合組成之群組之材料。在第1A圖 中，襯裡層沉積在鰭102之表面(其中在鰭之表面上通常存在氧化物層)上且沉積在STI氧化物層104上。
在襯裡層106之沉積之後，將包含金屬之層施加在襯裡層106上，該包含金屬之層充當擴散阻障層及功函數含金屬組合層組合(DB/WF層)208，該DB/WF層具有基於所需元件功能選擇之電氣傳導率。DB/WF層208通常係使用施加保形層之方法來施加，該方法諸如原子層沉積(ALD)或化學氣相沈積(CVD)，其中沉積之材料係選自由TiN、TiAl、TaAl、TiAlC、WSi、WN及以上各者之組合組成之群組。
在襯裡層106及DB/WF層208之沉積之後，接著施加之材料及製程取決於最有益於具體應用之包含填充金屬之閘極結構而改變。圖組2至8表示可製造之實施例閘極結構。將理解，關於閘極填料施加，當希望控制已施加之單獨層之厚度，且彼表面上升超過DB/WF層208之表面時，化學機械研磨(CMP)可用於此目的。
第1B圖表示半導體產業中已知種類之平面FET電晶體結構。(結構包括矽襯底102、兩個閘極分段111及112，該等閘極分段中每一者鄰接於接觸點113但與該接觸點電氣分離。)包含填充金屬之閘極分段111及112各自包括高介電常數介電層106及具有上覆更導電的金屬填充212之金屬填充層208。較高傳導率金屬填充212存在於閘極分段111之上表面115及閘極分段112之上表面117處。上覆絕緣介電層104與電氣接觸點113及閘極分段111及112兩者接觸。用來形成包含填充金屬之閘極分段之材料與相對於第1A圖 所述彼等材料相同。
第2A圖至第2H圖圖示出組成第一實施例製造製程之一組處理步驟。第2A圖至第2D圖表示用來製造包含填充金屬之小臨界尺寸(critical dimension；CD)閘極結構(通常具有15nm或更小之CD)的製程步驟。具有高介電常數介電層之襯裡層206之MOSFET閘極溝槽203通常由二氧化鉿形成。將包含保形金屬之層208(當CD僅為15nm或更少時，該包含保形金屬之層變為金屬填充)施加在襯裡層206上。包含保形金屬之層材料通常藉由ALD或CVD來施加，且係選自由TiN、TiSiN、TaN、TiAl、TiAlC、TaAlC、WSi、WN、TaAlSi、TaN、TaC、HfC及以上各者之組合組成之群組，取決於將使用閘極結構之功能元件所需之效能特性。
第2E圖至第2H圖圖示出用於包含填充金屬之較大CD閘極結構之製造的一組處理步驟，以實例之方式而非以限制之方式，該較大CD例如大於15nm且可為60nm或更大之CD。用於此閘極結構之處理步驟與以上針對第2A圖至第2D圖所述之彼等處理步驟相同，繼之以額外步驟，其中取決於將覆蓋之表面，使用諸如CVD或PVD之施加來將本文稱為間隙填充金屬之層210施加在包含保形金屬之層208上。在第2E圖中，間隙填充金屬210通常係使用CVD製程或PVD製程來施加。以實例之方式而非以限制之方式，間隙填充金屬通常係選自Ti襯裡與Al填料、Co襯裡與Al填料、Al、Ti-Al、Co-Al、W或以上各者之組合。在施加之後，沉積之金屬通常經重流。
如在第2F圖中所指示，CMP通常用來自第2E圖中圖示出之結構之表面移除過量材料。此舉在回蝕製程之後提供更清潔的製程及更均勻的上表面，該回蝕製程之結果在第2G圖中圖示出。回蝕製程為非選擇性回蝕製程，該非選擇性回蝕製程移除金屬保形層208及呈現為填充之間隙填充金屬之CVD或PVD重流沉積層兩者，如在第2F圖中所圖示。取決於應用，蝕刻深度通常為閘極高度之約20%至30%。取決於DB/WF層208之成分及間隙填充層210之成分，以及閘極結構所需之效能特性，當在正處理之襯底表面上存在如第2B圖中所示之小閘極特徵(15nm或更小之CD)及如第2F圖中所示之大閘極特徵(大於15nm之CD)兩者時，兩個特徵皆經蝕刻至近似相同的深度。在第2C圖及第2G圖中分別圖示出回蝕製程之後的小閘極結構及大閘極結構。用於回蝕製程之RIE蝕刻劑化學為Cl2或BCl3以例如蝕刻TiAl或TiN；以及為SF6或NF3以例如蝕刻Wn或WSi。
接著，為改良閘極之傳導率，對於第2D圖中圖示出之小閘極特徵或對於第2H圖中圖示出之大閘極特徵，取決於閘極特徵大小，藉由CVD或PVD來沉積高度導電的金屬，該金屬選自由Al、W、Co或上述各者的組合組成之群組。
第3A圖至第3H圖圖示出組成第二實施例製造製程之一組處理步驟。第3A圖至第3D圖圖示出用於包含填充金屬之小CD閘極結構(通常具有15nm或更小之CD)之製造的一組處理步驟。形成MOSFET閘極溝槽303，該溝槽具有高介電常數介電層之襯裡層306，該高介電常數介電層例如選 自由HfO2、HfSiO、HfSiON、Hf(M)Ox及上述各者之組合組成之群組。將包含保形金屬之層308(當CD僅為15nm或更少時，該包含保形金屬之層變為金屬填充)施加在襯裡層306上。包含保形金屬之層材料通常藉由ALD或CVD來施加，且係選自由TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN、TaAlSi、TaN、TaC、HfC及上述各者之組合組成之群組，取決於將使用閘極結構之功能元件所需之效能特性。
第3E圖至第3H圖表示較大CD包含填充金屬之閘極結構之製造，該等較大CD包含填充金屬之閘極結構同時形成於與較小CD閘極結構相同的襯底上。未沉積在較小CD閘極結構(該閘極結構填充有以上所述保形金屬)之內部上的間隙填充金屬沉積在較大CD結構之內部上。以實例之方式而非以限制之方式，間隙填充金屬通常係選自W、Co、Ti-Al、Co-Al及上述各者之組合，且取決於將要覆蓋之表面而使用CVD或PVD來施加。在第3E圖中，間隙填充金屬310係使用CVD製程來施加。在施加之後，沉積之金屬通常經重流以提供良好填充。
如第3F圖中所指示，CMP通常用來自第3E圖中圖示出之結構之表面移除過量材料。此舉在回蝕製程之後提供較清潔的回蝕製程及更均勻的上表面。在此實施例中，回蝕製程為選擇性回蝕製程，該選擇性回蝕製程移除金屬之保形層308，而不影響間隙填充金屬310。此狀況在第3G圖中圖示出，該圖表示保形金屬之外部層308移除但間隙填充金屬層310未移除之大特徵CD。此外，因為金屬之保形層308存 在於小特徵CD之中心部分，所以此金屬在回蝕製程中經移除以形成在第3C圖中所示之結構。大特徵CD及小特徵CD兩者內之蝕刻深度如先前所論述為溝槽深度(或閘極高度)之約20%至約30%，取決於閘極結構之應用。RIE回蝕製程如下。Cl2或BCl3例如通常用來蝕刻TiN而不干擾W；SF6或NF3例如通常用來蝕刻WN而不干擾Al。基於Cl或F之RIE例如通常用來蝕刻TiN、TiAl或W而不干擾Co。亦可能使用濕式蝕刻諸如亦稱為「SCI」之氨過氧化物混合物(NH4+H2O2+H2O)來蝕刻TiN、Ti、Al及W而不干擾Co。
接著，與重流一起使用Al、W、Co及上述各者之組合之CVD或PVD來使藉由保形層308之部分深度移除產生之空間充滿高度導電的金屬，以提供第3D圖中所示之結構(小閘極特徵)及第3H圖中所示之結構(大閘極特徵)。
第4圖圖示出使用相對於第3A圖至第3D圖及第3E圖至第3H圖所述之製程產生之回蝕空間的金屬填充之替代性實施例。此替代者提供第三實施例製造製程。對於含有第1B圖中所示種類之平面FET的襯底而言，不管閘極通道大小為大或小，皆存在接觸點結構113可並未著陸於閘極111與閘極112之間的所需定位中(歸因於接觸點大小、形狀或處理期間之對齊困難)之風險。為防止已不適當地著陸之接觸點414之間的短路，可使藉由保形層308(未圖示)之部分深度移除產生之空間充滿介電質膜415，該介電質膜作用如圍繞高度導電的金屬填充層之外邊緣之自對準接觸點蝕刻終止層。介電質膜材料之實例為例如SiN、SiON、SiCN及上述各 者之組合。因為間隙填充金屬310區域對於大閘極通道充分大，如第4圖中圖示出，所以不會不利地影響閘極之整體傳導性。
第二CMP用來研磨最後金屬填充(例如Al或W)或研磨蝕刻終止介電質膜(例如SiN、SiON、SiCn)。
以上所述之結構及用於製作該結構之製程為生產之閘極結構提供多個益處。製程對於不同通道長度良好地起作用。保持長通道傳導率均勻同時賦能沿大閘極結構之邊緣的自對準接觸點蝕刻終止(通常為SiN)。
第5A圖至第5F圖圖示出組成第四實施例製造製程之一組處理步驟。步驟5A至步驟5C用於包含填充金屬之小CD閘極結構(通常具有15nm或更小之CD)之製造。形成MOSFET閘極溝槽503，該MOSFET閘極溝槽具有本文先前所述種類之高介電常數介電層之層506。將包含保形金屬之層508(當CD小至15nm或更小時，該包含保形金屬之層變為金屬填充)施加在襯裡層506上。包含保形金屬之層的材料通常藉由ALD或CVD來施加，且該材料係選自由TiN、TiSiN、TaN、TiAl、TiAlC、TaAlC、WSi、WN、TaN、TaC、HfC及上述各者之組合組成之群組，取決於將使用閘極結構之功能元件所需之效能特性。
第5D圖至第5F圖以實例方式而非以限制方式圖示出用於包含填充金屬之較大CD閘極結構之製造的一組處理步驟，該較大CD例如大於15nm且可大於60nm之CD。用於此閘極結構之製造步驟與以上針於第5A圖至第5C圖所述 彼等製造步驟相同，繼之以額外步驟，該等額外步驟在溝槽503之底部處提供較厚層之DB/WF材料，該較厚層在回蝕製程期間幫助保護底層。
使用PVD來施加與施加來作為層508之彼材料相同的材料之第二層，以在溝槽503之底部處形成額外層510。此為目標PVD沉積，因為ALD或CVD保形層508填充小閘極特徵，如第5A圖中所示。接著，可選的CVD可用來移除超過襯裡層506(未圖示)存在於表面上之過量含金屬材料。此舉在回蝕製程之後提供更清潔的製程及更均勻的上表面，該回蝕製程之結果在第5B圖及第5E圖中圖示出。
回蝕製程係使用RIE處理來執行，該RIE處理使用例如Cl2或BCl3來蝕刻TiAl或TiN；以及例如SF6或NF3來蝕刻Wn或WSi。回蝕製程係各向異性的，且回蝕存在於如第5B圖中所示之小閘極特徵之上區域中的保形填充層508之一部分，及存在於如第5E圖中所圖示之溝槽之底部處的PVD沉積層510之一部分。
接著，藉由CVD或PVD將高度導電的金屬512施加至回蝕區域以形成在第5C圖及第5F圖中所圖示之更導電的閘極結構。高度導電的金屬通常為Al、W、Co或上述各者之組合。
第6A圖至第6H圖圖示出使用PVD來施加在DB/WF材料之第一保形層之後施加之所有金屬填充材料的一組處理步驟。PVD僅將長通道閘極作為目標，因為短通道閘極完全由第一保形層保形層填充。例如，如WF層之TiAl之 PVD，或PVD Ti襯裡與Al填料、重流，或Ti Al/Ti襯裡/Al全部良好地起作用以在回蝕步驟期間於溝槽之底部處形成保護層。
第6A圖至第6H圖圖示出用於在單個襯底上同時製造短通道閘極及長通道閘極之一組處理步驟。小通道閘極結構通常具有15nm或更小之溝槽CD。大通道閘極結構通常具有自大於15nm直至約60nm之範圍內的溝槽CD。
本文先前所述之高介電常數介電質之溝槽襯裡作為襯裡層存在於所有閘極溝槽中。高介電常數介電層606之厚度為約2nm。選自TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN及上述各者之組合之DB/WF材料608之層係使用ALD或CVD保形地施加來產生約4nm厚之DB/WF層。DB/WF層608由於溝槽之CD而完全填充短通道閘極溝槽，如第6A圖中所示。
然後藉由PVD施加Ti、DB/WF材料之襯裡層610以快速覆蓋先前沉積在長通道閘極溝槽中之保形層608，如第6E圖中所示。此Ti層之厚度為約5nm。接著，使用PVD將鋁填料612之層施加於保形層608上。Al層之厚度為約200nm。然後重流包含填充金屬之溝槽中的金屬。
在以上所述層之沉積之後，通常執行可選的CMP，以在隨後的蝕刻步驟之前提供均勻的水平表面。小通道閘極之結構接著如第6B圖中所示且大通道閘極之結構如第6F圖中所示。
然後執行各向異性、非選擇性回蝕來在每一閘極溝 槽之頂部中產生空間。回蝕RIE係使用例如Cl2或BCl3來源氣體來執行，以蝕刻例如TiAl或TiN；或使用例如SF6或NF3來源氣體，以蝕刻WN或WSi。回蝕產生第6C圖中所示之小通道閘極結構及第6G圖中所示之大通道閘極結構。
然後，使如第6C圖及第6G圖中所示之在閘極結構之頂部處產生之敞開空間614以例如諸如Al、W、Co及上述各者的組合之高度導電的金屬填充，如在第6D圖中對於短通道閘極及在第6H圖中對於長通道閘極所示。高度導電的金屬安裝至包含填充金屬之閘極結構兩者中之頂部部分中增加閘極之整體效能速度，同時維持整體閘極結構之穩定性。
第7A圖至第7H圖圖示出用於在單個襯底上同時製造短通道閘極及長通道閘極之一組處理步驟。短(小通道)閘極結構通常具有20nm或更小之溝槽CD。大通道閘極結構通常具有自大於15nm直至約60nm之範圍內的溝槽CD。
本文先前所述之高介電常數介電質之溝槽襯裡作為襯裡層存在於所有閘極溝槽中。高介電常數介電層706之厚度為約2nm。選自TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN、TaSi、TaSiAl、TaN、TaC、HfC及上述各者之組合之DB/WF材料之層708係使用ALD或CVD保形地施加來產生約8nm厚之DB/WF層。DB/WF層708由於溝槽之CD而完全填充短通道閘極溝槽，如第7A圖中所示。
接著，使用CVD或PVD繼之以重流來施加例如Ti-Al或W填料或Ti-Al及W填料之組合710之層。所得結構對於短通道閘極在第7A圖中且對於長通道閘極在第7E圖 中圖示出。
在以上所述層之沉積之後，通常執行可選的CMP，以在隨後的蝕刻步驟之前提供均勻的水平表面。小通道閘極之結構接著如第7B圖中且大通道閘極之結構如第7F圖中所示。
然後執行各向異性、非選擇性回蝕來在每一通道溝槽之頂部中產生空間。回蝕RIE係使用Cl2或BCl3來源氣體來執行，例如以蝕刻例如TiAl或TiN；或使用SF6或NF3來源氣體，例如以蝕刻WN或WSi。回蝕產生第7C圖中所示之小通道閘極結構及第7G圖中所示之大通道閘極結構。
然後使用高度導電的金屬之選擇性金屬對金屬沉積來填充分別如第7C圖及第7N圖中所示之在小通道閘極結構及大通道閘極結構之頂部處產生的敞開空間713，該高度導電的金屬諸如使用CVD之Co，如美國專利公開案2009/0269507中所述，或使用無電電鍍施加之Co。選擇性金屬對金屬沉積係使用諸如無電電鍍之製程來執行。產生之最終閘極結構對於小通道閘極在第7D圖中且對於大通道閘極在第7H圖中圖示出。此製程的優點為有可能避免對高度導電的金屬之頂部層712之沉積之後的第二CMP步驟之需要，因此降低半導體襯底處理之成本及複雜狀態。
第8A圖至第8H圖圖示出用於在單個襯底上同時製造短通道閘極及長通道閘極之一組處理步驟。小通道閘極結構通常具有15nm或更小之溝槽CD。大通道閘極結構通常具有自大於15nm直至約60nm之範圍內的溝槽CD。
本文先前所述之高介電常數介電質之溝槽襯裡作為襯裡層存在於所有閘極溝槽中。高介電常數介電層806之厚度為約2nm。選自TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN、TaSi、TaSiAl、TaN、TaC、HfC及其組合之DB/WF材料808之層係使用ALD或CVD保形地施加來產生約8nm厚之DB/WF層。DB/WF層808由於溝槽之CD而完全充滿短通道閘極溝槽，如第8A圖中所示。
接著，使用CVD或PVD繼之以重流來施加例如Ti-Al、W或Co-Al填料或上述各者之組合810之層。所得結構對於短通道閘極在第8A圖中且對於長通道閘極在第8D圖中圖示出。
在以上所述層之沉積之後，執行CMP，以在隨後的選擇性金屬沉積步驟之前提供均勻的、水平表面。小通道閘極之結構接著如第8B圖中且大通道閘極之結構如第8E圖中所示。
然後使用例如Co之CVD或CoWP之無電電鍍來執行選擇性金屬對金屬沉積。產生之最終閘極結構對於小通道閘極在第8C圖中且對於大通道閘極在第8F圖中圖示出。此製程之優點為有可能藉由在包含填充金屬之閘極之表面上使用更導電的金屬來提高閘極速度。然而，預計閘極速度之改良並非如使用回蝕製程所達成之一般高，其中減少在閘極之溝槽中之DB/WF填料的量且更多地增加存在之更導電的金屬之量。此製造方法之主要優點為簡單性及生產成本之降低。
第9A圖至第9C圖圖示出對於各種金屬溝槽填充材 料使閘極通道大小(溝槽寬度)與閘極(溝槽)之傳導率相關之圖表。第9A圖呈現行業中已知資料，其中刻度902表示閘極溝槽中之金屬填充之傳導率，且刻度904表示以nm為單位之溝槽寬度。易於明白，因為需要15nm溝槽大小之製造節點引起金屬填充閘極結構之傳導率之大幅降低，從而降低閘極速度。就操作速度而言，鈷似乎為用於閘極之最佳金屬填充，然而此金屬難以起作用。
第9B圖圖示出針對供包含填充金屬之閘極結構中使用之以上所述種類之材料之組合開發的資料。刻度922表示閘極溝槽內之金屬填充之傳導率，且刻度924表示以nm為單位之溝槽寬度。第9C圖表示針對使用重流製程產生之金屬閘極填料且針對CVD鎢之資料。刻度942表示閘極溝槽內之金屬填充之傳導率，且刻度944表示以nm為單位之閘極長度(溝槽寬度)。明顯地，Co-Al重流材料提供相較於先前已知材料較佳的傳導率。
以上所述示例性實施例並非意欲限制本發明之範疇，因為熟習此項技術者可鑒於本揭示內容來擴展此等實施例以符合以下主張之本發明之標的。
100‧‧‧FinFET結構
101‧‧‧閘極/閘極結構
102‧‧‧導電鰭/鰭式結構/矽襯底
103‧‧‧上表面
104‧‧‧氧化物層
105‧‧‧側壁
106‧‧‧襯裡層/高介電常數介電層
108‧‧‧垂直分段
109‧‧‧水平分段

Claims (13)

  1. 一種對FinFet及平面FET結構有用之包含填充金屬之閘極結構，其中該閘極結構包含一溝槽，該溝槽填充有包括一擴散阻障/含功函數金屬材料之至少一個下層及具有一高傳導率之一金屬或金屬合金之至少一個上層的層之一組合，使得該閘極之速度藉由高傳導率材料之該上層之存在增加。
  2. 如請求項1所述之包含填充金屬之閘極結構，其中該下層擴散阻障/包含功函數金屬之材料係選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN及上述各者之組合。
  3. 如請求項1所述之包含填充金屬之閘極結構，其中具有高傳導率之該金屬或金屬合金係選自由以下各項組成之群組：Al、W、Co、Co-Al合金、Ti-Al合金及上述各者之組合。
  4. 如請求項1或請求項2或請求項3所述之包含填充金屬之閘極結構，其中具有高傳導率之一金屬或金屬合金之該至少一個上層係存在於一高介電常數介電質溝槽襯裡與一不同傳導率之一中央溝槽填充金屬之間。
  5. 如請求項1或請求項2或請求項3所述之包含填充金屬之閘極結構，其中一介電層鄰接該閘極之頂表面，且介於一高介電常數介電質溝槽襯裡與一中央溝槽填充金屬之間而存 在，以充當相對於未適當著陸之一閘極之接觸點結構之一短路防止層。
  6. 一種同時形成多個包含填充金屬之閘極結構之方法，該等包含填充金屬之閘極結構具有多於一個通道長度且用於場效電晶體中，該等場效電晶體諸如一平面FET或一Fin-FET，該方法包含以下步驟：在一單個襯底上同時形成具有多於一個通道長度之FET，其中一第一通道長度為15nm或更小，且至少一個額外通道長度範圍在大於15nm至約60nm之間，其中不存在於該第一通道長度之間隙填充金屬存在於該至少一個額外通道長度，且執行一單一系列之步驟以同時形成該等包含填充金屬之閘極結果，該等步驟包括複數個材料之層之沉積、至少一個材料之層之蝕刻，以及至少一個材料之層之化學機械研磨。
  7. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；繼之以Ti-Al、W或Ti-Al、W之一組合之一更導電的填充層之沉積，其中該填充係使用CVD或PVD來施加，且在該填充之沉積之後執行一重流；繼之以 用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨(CMP)；繼之以使用一RIE進行的該DB/WF層及該金屬填充兩者之一非選擇性回蝕，其中當正蝕刻之一包含金屬之材料為TiAl、TiN或TiAl、TiN之一組合時，用來產生該RIE之一氣體係選自Cl2、BCl3或Cl2、BCl3之一組合；且當正蝕刻之一包含金屬之材料為SN、WSi或SN、WSi之一組合時，用來產生該RIE之一氣體係選自SF6、NF3或SF6、NF3之一組合；繼之以使用一CVD或PVD製程繼之以重流來使藉由該回蝕產生之空間填充有一高度導電的金屬，該高度導電的金屬選自由以下各項組成之群組：Al、W、Co及上述各者之組合。
  8. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨；繼之以Ti-Al、Co-Al、Al、W、Co或上述各者之一組合之一更導電的填充層之一填充之沉積，其中該填充係使用CVD或PVD來施加，且在該填充之沉積之後執行一重流；繼之以不影響該更導電的填充層之材料之該DB/WF層之一選擇性回蝕，其中該選擇性回蝕係藉由RIE或一濕式蝕刻來執 行，其中當正蝕刻之一包含金屬之材料為TiAl、TaAl、TiN或上述各者之一組合時，用來產生該RIE之一氣體係選自Cl2、BCl3或Cl2、BCl3之一組合；且當正蝕刻之一包含金屬之材料為SN、WSi或SN、WSi之一組合時，用來產生該RIE之一氣體係選自SF6、NF3或SF6、NF3之一組合，且其中當正蝕刻TiN或Tial時，一濕式蝕刻為APM；繼之以使用一CVD或PVD製程繼之以重流來使藉由該回蝕產生之該空間填充有一高度導電的金屬，該高度導電的金屬選自由Al、W、Co及上述各者之組合組成之群組，以增加該閘極之速度。
  9. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨；繼之以Ti-Al、Co-Al、Al、W、Co或上述各者之一組合之一更導電的填充層之一填充之沉積，其中該填充係使用CVD或PVD來施加，且在該填充之沉積之後執行一重流；繼之以不影響該更導電的填充層之材料之該DB/WF層之一選擇性回蝕，其中該選擇性回蝕係藉由RIE或一濕式蝕刻來執行，其中當正蝕刻之一包含金屬之材料為TiAl、TaAl、TiN 或上述各者之一組合時，用來產生該RIE之一氣體係選自Cl2、BCl3或Cl2、BCl3之一組合；且當正蝕刻之一包含金屬之材料為SN、WSi或SN、WSi之一組合時，用來產生該RIE之一氣體係選自SF6、NF3或SF6、NF3之一組合，且其中當正蝕刻TiN或Tial時，一濕式蝕刻為APM；繼之以使用一CVD或PVD來使藉由該回蝕產生之該空間填充有一介電質膜，該介電質膜選自由SiN、SiON、SiCn及上述各者之組合組成之群組，以在該FET之表面處圍繞該高傳導率填充層產生一自對準外部層，以防止可能未適當地著陸之一電氣接觸點之間的短路。
  10. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面；繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN及上述各者之組合，其中該層係使用ALD及CVD來沉積；繼之以具有材料之一第二DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、WSi、WN、TiN、Ti及上述各者之組合，其中使用PVD來沉積該層；繼之以以使得藉由PVD沉積之該DB/WF層之至少一部分保持在具有一通道長度之一閘極內之一溝槽內部表面之底部附近的一方式各向異性地回蝕沉積層，該通道長度範圍在大於15nm至約60nm之間，其中該蝕刻為RIE蝕刻，且其中當蝕刻TiAl、TiN或TiAl、TiN之組合時，RIE係自選自Cl2、BCl3 及Cl2、BCl3之組合之氣體產生；或當蝕刻WN、WSi及WN、WSi之組合時，該RIE係由選自SF6、NF3及SF6、NF3之組合之氣體產生；繼之以使用CVD、PVD或CVD、PVD之一組合沉積高度導電的金屬之一填充層，該高度導電的金屬選自由以下各項組成之群組：Al、W、Co及上述各者之組合。
  11. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；繼之以在該層DB/WF材料上一Ti層之沉積，其中該Ti層係使用PVD來沉積；繼之以藉由PVD繼之以重流進行的一Al層之沉積，以在該DB/WF層上產生一填充，其中該填充具有一成分Ti/TiAl/Al，其中Ti鄰接該DB/WF層且TiAl上覆Ti，且Al上覆TiAl；繼之以用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨(CMP)；繼之以使用一RIE進行的該DB/WF層及該金屬填充兩者之一非選擇性回蝕，其中當正蝕刻之一包含金屬之材料為 TiAl、TiN或TiAl、TiN之一組合時，用來產生該RIE之一氣體係選自Cl2、BCl3或Cl2、BCl3之一組合；且當正蝕刻之一包含金屬之材料為SN、WSi或SN、WSi之一組合時，用來產生該RIE之一氣體係選自SF6、NF3或SF6、NF3之一組合；繼之以使用一CVD或PVD製程繼之以重流來使藉由該回蝕產生之該空間填充有一高度導電的金屬，該高度導電的金屬選自由以下各項組成之群組：Al、W、Co及上述各者之組合。
  12. 如請求項6所述之方法，其中將一高介電常數介電質襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；繼之以Ti-Al、W或Ti-Al、W之一組合之一更導電的填充層之沉積，其中該填充係使用CVD或PVD來施加，且在該填充之沉積之後執行一重流；繼之以用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨(CMP)；繼之以使用一RIE進行的該DB/WF層及該金屬填充兩者之一非選擇性回蝕，其中當正蝕刻之一包含金屬之材料為TiAl、TiN或TiAl、TiN之一組合時，用來產生該RIE之一氣體係選自 Cl2、BCl3或Cl2、BCl3之一組合；且當正蝕刻之一包含金屬之材料為SN、WSi或SN、WSi之一組合時，用來產生該RIE之一氣體係選自SF6、NF3或SF6、NF3之一組合；繼之以一導電金屬在金屬上之選擇性沉積，其中該導電金屬沉積在含於一高介電常數介電質襯裡內之一金屬表面上，該選擇性沉積使藉由該回蝕產生之一空間填充有一高度導電的金屬，該高度導電的金屬選自由藉由CVD施加之Co、無電鍍CoWP組成之群組。
  13. 如請求項6所述之方法，其中將一高介電常數電襯裡層施加至一半導體襯底內之一溝槽內部表面，繼之以具有材料之一DB/WF層之沉積，該材料選自由以下各項組成之群組：TiN、TiAl、TaAl、TiAlC、TaAlC、WSi、WN或上述各者之組合，其中該層係使用ALD或CVD來沉積；繼之以Ti-Al、W或Ti-Al、W之一組合之一更導電的填充層之沉積，其中該填充係使用CVD或PVD來施加，且在該填充之沉積之後執行一重流；繼之以用以提供延伸超過該介電質襯裡層之過量金屬之移除的該溝槽區域之一上表面之化學機械研磨(CMP)；繼之以一導電金屬在金屬上之選擇性沉積，其中該導電金屬沉積在由該高介電常數介電質襯裡層包圍之金屬閘極表面上，其中該沉積之導電金屬係選自藉由CVD施加之Co、無電鍍CoWP組成之群組。
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