TWI540652B - 電子封裝模組及其製造方法 - Google Patents

電子封裝模組及其製造方法 Download PDF

Info

Publication number
TWI540652B
TWI540652B TW103126030A TW103126030A TWI540652B TW I540652 B TWI540652 B TW I540652B TW 103126030 A TW103126030 A TW 103126030A TW 103126030 A TW103126030 A TW 103126030A TW I540652 B TWI540652 B TW I540652B
Authority
TW
Taiwan
Prior art keywords
molding
forming
assembly plane
metal
circuit substrate
Prior art date
Application number
TW103126030A
Other languages
English (en)
Other versions
TW201604971A (zh
Inventor
陳仁君
陳世堅
鄭百勝
Original Assignee
日月光半導體製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日月光半導體製造股份有限公司 filed Critical 日月光半導體製造股份有限公司
Priority to TW103126030A priority Critical patent/TWI540652B/zh
Priority to US14/459,367 priority patent/US9105613B1/en
Publication of TW201604971A publication Critical patent/TW201604971A/zh
Application granted granted Critical
Publication of TWI540652B publication Critical patent/TWI540652B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

電子封裝模組及其製造方法
本發明係關於一種電子封裝模組之製造方法，特別係指一種利用欄壩填充技術進行選擇性模封的電子封裝模組製造方法。
目前電子封裝模組通常包括一電路板與多個裝設在電路板上的電子元件(electronic component)。這些電子元件例如是晶片封裝體(chip package)或被動元件(passive component)等。此外，大多數的電子封裝模組通常更包括塑封材(molding compound)，其用以包覆(encapsulating)上述電子元件，以保護電子元件。
然而，有的電子元件，特別是光電元件，例如互補式金屬氧化物半導體影像感測器(CMOS Image Sensor，CIS，以下簡稱CMOS影像感測器)、電荷耦合元件(Charge-Coupled Device，CCD)等影像感測元件或是發光二極體(Light Emitting Diode，LED)等發光元件，或是連接器元件，皆不宜被塑封材所包覆，以避免元件受到塑封材的包覆而影響運作或甚至無法運作。
本發明實施例提供一種電子封裝模組之製造方法，能利用欄壩填充技術以及暫時性塗佈的犧牲層，形成雙面模封的電子封裝模組。
本發明一實施例電子封裝模組之製造方法包含以下步驟：提供一線路基板，所述線路基板包含一第一組裝平面以及一第二組裝平面，第一組裝平面包含一第一模封區域以及一第一預定區域，第二組裝平面具有一第二模封區域以及一第二預定區域；將 至少一第一類電子元件裝設於第一組裝平面上且位於第一模封區域；形成一第一欄壩結構於第一模封區域與第一預定區域交界處；形成一第一模封塊於第一模封區域；形成一第二欄壩結構於第二模封區域與第二預定區域交界處；形成一第二模封塊於第二模封區域；形成一第一金屬屏蔽層於第一模封區域上並接觸線路基板上之至少一接墊；形成一第一犧牲層於第一金屬屏蔽層上；形成一第二金屬屏蔽層於第二模封區域上並接觸線路基板；以及移除第一犧牲層。
藉由上述方法，本發明電子封裝模組之製造方法可在不開設複雜模具或繁瑣步驟的前提下，進行選擇性模封，利用欄壩填充技術針對需要模封的區域形成塑封材以及金屬包覆(metal coating)，更可以進一步依需求來產生金屬隔間屏蔽，以便同時兼顧防護電磁干擾(electromagnetic Interference,EMI)與避免特定元件受到塑封材的包覆而影響運作。
另一方面，本發明實施例還提供一種電子封裝模組結構，所述電子封裝模組結構包含一線路基板、一第一模封塊、一第二模封塊、一第一欄壩結構、一第二欄壩結構、一第一金屬屏蔽層以及一第二金屬屏蔽層，其中第一欄壩結構及第二欄壩結構由一光固性金屬膠所組成。線路基板包含一第一組裝平面以及一第二組裝平面，且第一組裝平面具有至少一第一模封區域以及至少一第一預定區域，第二組裝平面具有至少一第二模封區域以及至少一第二預定區域。第一模封區域上方具有所述第一模封塊，且第一模封塊包覆至少一電子元件。第二模封區域上方具有所述第二模封塊，且第二模封塊包覆至少一電子元件。第一模封塊具有至少一側壁緊連所述第一欄壩結構，第二模封塊具有至少一側壁緊連所述第二欄壩結構。第一金屬屏蔽層覆蓋第一模封塊之上表面及第一欄壩結構並電性連接線路基板上至少一接墊。第二金屬屏蔽層覆蓋第二模封塊之上表面及第二欄壩結構並電性連接線路基 板上至少一接墊。
為了能更進一步瞭解本發明所採取之技術、方法及功效，請參閱以下有關本發明之詳細說明、圖式，相信本發明的特徵與特點，當可由此得以深入且具體之瞭解，然而所附圖式與附件僅提供參考與說明用，並非用來對本發明加以限制者。
11‧‧‧基板
17‧‧‧接墊
181、182、182’‧‧‧第一類電子元件
191、192‧‧‧第二類電子元件
16‧‧‧金屬膠
111‧‧‧第一組裝平面
112‧‧‧第二組裝平面
121‧‧‧第一欄壩
122‧‧‧第二欄壩
131‧‧‧第一模封塊
132‧‧‧第二模封塊
142‧‧‧第一犧牲層
141‧‧‧第二犧牲層
143‧‧‧第三犧牲層
151‧‧‧第一金屬屏蔽層
152‧‧‧第二金屬屏蔽層
C1、C2‧‧‧切割線
F‧‧‧邊框治具
圖1A-1L為本發明電子封裝模組製造方法之第一實施例之流程圖；圖2A為本發明形成多個電子封裝模組結構之製造方法中一步驟對應之示意上視圖；圖2B為本發明形成多個電子封裝模組結構之製造方法中一步驟對應之示意下視圖。
以下將透過實施例來解釋本發明之一種電子封裝模組之製造方法。需說明者，本發明之實施例並非用以限制本發明需在如下所述之任何特定之環境、應用或特殊方式方能實施。因此，關於實施例之說明僅為達到闡釋本發明之目的，而非用以限制本發明。
此外，為方便說明，說明書中所謂第一類電子元件是指晶片封裝體、離散元件或被動元件等，被塑封材包覆後依然可以正常運作的電子元件；所謂第二類電子元件是指連接器元件或光電元件，例如CMOS影像感測器、CCD或發光二極體等，被塑封材包覆後會影響運作或甚至無法運作的電子元件。
請參考圖1A-1L，為本發明電子封裝模組製造方法第一實施例之流程圖。於此一實施例中，先參考圖1A，先準備一線路基板11，線路基板11具有第一組裝平面111與第二組裝平面112，此處第一與第二組裝平面僅為方便清楚說明，不特定指任何先後、上下或正反順序。第一組裝平面111包含第一模封區域與第 一預定區域(圖未繪示)，第二組裝平面112包含第二模封區域與第二預定區域(圖未繪示)，本實施例第一組裝平面111是以第一模封區域位於線路基板11外側而第一預定區域位於線路基板11中心為例；第二組裝平面112則是以第二模封區域與第二預定區域分別於第二組裝平面112的不同邊為例。然而，本發明實施例並不以此為限，第一、第二模封區域與第一、第二預定區域的數量、形狀、尺寸可依設計需求做不同的設計。此外，線路基板11具有至少一個接墊17，接墊17是導電材料所製成，以電性連接至接地面(圖未繪示)，其中接墊17是位於線路基板11上或埋入線路基板11，並且裸露於線路基板11的第一組裝平面111、第二組裝平面112或者側面。接著，如圖1A，將第一類電子元件181裝設於線路基板11上且位於第一模封區域。
接著，請參考圖1B，於線路基板11的第一模封區域與第一預定區域交界處形成第一欄壩121，第一欄壩121可為感光高分子材料，採用邊塗邊光照固化以形成具有一定高度的欄壩結構，但不以此為限，只要能於第一模封區域與第一預定區域交界處快速形成具有一定高度的欄壩結構即可。本實施例中，第一欄壩121與接墊17不相互重疊，也就是說，在第一欄壩121形成之後，這些接墊17仍裸露於線路基板11的第一組裝平面111、第二組裝平面112或者側面，以增加後續形成的金屬屏蔽層與接墊17的接觸面積。然後，利用第一欄壩121的阻隔性能，於線路基板11上的第一模封區域形成第一模封塊131並包覆第一類電子元件181，待第一模封塊131固化，再藉由一拋光(polishing)製程整平表面，即完成第一類電子元件181的選擇性模封。此時，第一模封塊131具有至少一側壁緊連第一欄壩121。
接下來請參考圖1C，如前所述，線路基板11的第二組裝面112亦分為模封區域與預定區域(圖未繪示)，例如分為第二模封區域與第二預定區域。其中，第二模封區域與第二預定區域分別 位於線路基板11同一表面的不同邊。如圖1C，將第一類電子元件182、182’裝設於線路基板11的第二組裝平面112上且位於第二模封區域。
接著，請參考圖1D，於線路基板11的第二模封區域與第二預定區域交界處形成第二欄壩122。類似地，第二欄壩122可為感光高分子材料，採用邊塗邊光照固化以形成具有一定高度的欄壩結構，但不以此為限，只要能於第二模封區域與第二預定區域交界處快速形成具有一定高度的欄壩結構即可。本實施例中，第二欄壩122與接墊17也不相互重疊，以增加後續形成的金屬屏蔽層與接墊17的接觸面積。
然後利用第二欄壩122的阻隔性能，於線路基板11上的第二模封區域形成第二模封塊132，以包覆第一類電子元件182、182’，待模封塊13固化，再整平表面，即完成第一類電子元件182、182’的選擇性模封。此時，第二模封塊132具有至少一側壁緊連第二欄壩結構122。值得一提的是，第一類電子元件182’的至少一表面是裸露於第二模封塊132之外。舉例而言，如圖1D所示，第一類電子元件182’的高度(亦即，第一類電子元件182’的上表面至第二組裝平面112的垂直距離)是大於第二模封塊132的高度，而第二模封塊132僅包覆第一類電子元件182’的局部。
接著，為了在線路基板11的第一模封區域建立起防護電磁干擾的金屬屏蔽層，會先在線路基板11的第一預定區域覆蓋一層第二犧牲層141，而第二犧牲層141不覆蓋基板上的接墊17，例如接地墊(Ground Pad)，如圖1E所示。再來，如圖1F所示，整面性地鍍上第一金屬屏蔽層151，並接觸線路基板11。需要注意的是，裸露於第一組裝平面111的接墊17沒有被第二犧牲層141所覆蓋，因此，第一金屬屏蔽層151可直接接觸接墊17，以與接墊17形成電性連接。接著，如圖1G所示，為了進行雙面模封，因此會再整面性形成一層第一犧牲層142於第一金屬遮蔽層 151上。
本發明實施例之電子封裝模組製造方法可利用雷射形成金屬隔間，以針對某些第一類電子元件進一步形成各自的金屬隔間屏蔽。以下將以第二組裝平面112上的第一類電子元件182、182’為例，但僅為方便說明，不以此為限。
先參考圖1H，利用第二欄壩122形成第二模封塊132於線路基板11的第二模封區域並修整表面後，接著於線路基板11的第二預定區域以及第二模封區域上方形成一層第三犧牲層143，以保護表面，其中第二模封區域上方的第三犧牲層143是覆蓋第二模封塊132以及第一類電子元件182’。需要注意的是，裸露於第二組裝平面112的接墊17沒有被第三犧牲層143所覆蓋，因此，後續所形成的金屬屏蔽層可直接接觸接墊17，以與接墊17形成電性連接。
接著，請參考圖1I，為了對某些第一類電子元件182、182’形成各自的金屬隔間屏蔽，可在需要處利用雷射直接對第二模封塊132開槽，一直打到線路基板11的接墊17後停止，於此可利用接墊17與第二模封塊132對雷射吸收程度的不同而使線路基板11作為雷射切割終止端，但本發明不限於此一概念，只要能夠達到僅切割第二模封塊132而保留線路基板11的手段即可，例如也可利用外型切割(routing)來對第二模封塊132開槽。
開槽後，可於槽中灌入金屬膠16並將金屬膠16固化，如圖1I所示，即可達成對選定第一類電子元件182、182’形成各自的金屬隔間的目的，只要後續再接著形成金屬屏蔽層，更可強化防護電磁干擾的功效。此處金屬膠16可使用一般習知金屬膠，較佳可使用熱固化性的金屬膠，但不以此為限，只要能因應上述雷射所開之槽較細且深的特性，使填入之金屬膠完全固化即可。
接著，請參考圖1J，將第二模封區域上方局部的第三犧牲層143移除，使第三犧牲層143僅覆蓋第一類電子元件182’以及 第二預定區域。
請參考圖1K，再整面性地鍍上第二金屬屏蔽層152，使第二金屬屏蔽層152覆蓋電子封裝模組之外表面，並接觸線路基板11。例如，第二金屬屏蔽層152可完整包覆線路基板11的側面，並接觸線路基板11側邊的接墊17以及裸露於第二組裝平面112的接墊17，以與這些接墊17形成電性連接。之後，只要移除第一犧牲層142、第二犧牲層141與第三犧牲層143，即可局部地在線路基板11雙面(第一組裝平面111與第二組裝平面112)的模封區域均形成金屬屏蔽層，如圖1L所示。
最後，可再將第二類電子元件191裝設於第一組裝平面上111且位於第一預定區域，並將第二類電子元件192裝設於第二組裝平面112上且位於第二預定區域。其中，第二類電子元件191、192可為光電元件、感測元件或連接器。
需要說明的是，本實施例中，將第一類電子元件181、182、182’、第二類電子元件191、192裝設於線路基板11上的組裝方式例如可利用表面黏著技術(Surface Mount Technology,SMT)進行，且第一類電子元件181、182、182’、第二類電子元件191、192的種類、數量可依據實際需求而設計；再者，第一模封塊131、第二模封塊132的形成例如可採用一般轉注成型或是壓注成型的方式，但不以此為限；另，形成第一金屬遮蔽層151、第二金屬屏蔽層152的製程可採用例如金屬噴塗(Spray coating)、無電鍍製程(electroless plating)及濺鍍製程(Sputtering)等常見的金屬塗佈製程；此外，犧牲層141、142、143可使用的一般常見由感光固化性樹酯或熱塑化性樹酯組成的油墨，粒如液態感光型油墨，但不以此為限，主要用於移除犧牲層141、142、143上方所沾附的物質並保護犧牲層141、142、143下方所覆表面的清潔，可使用有機溶劑簡單移除，然不以此為限。
此外，於本發明一實施例中，第一欄壩121或者第二欄壩122 可為導電或不導電。例如，第一欄壩121、第二欄壩122可皆為導電，且分別是以一光固性金屬膠固化後所形成，而該光固性金屬膠具有優良的導電性。因此，可將第一欄壩121、第二欄壩122直接接觸線路基板11上的接墊17，並將第一金屬屏蔽層151電性連接第一欄壩121，將第二金屬屏蔽層152電性連接第二欄壩122。藉此，第一金屬屏蔽層151、第二金屬屏蔽層152可透過第一欄壩121、第二欄壩122電性連接接墊17，例如接地墊。
再者，在上述如圖1E、1F、1G的步驟中，針對第一類電子元件182’的高度凸出於第二模封塊132的部分，本實施例所採用的承載治具可具有一個凹槽，該凹槽的形狀與尺寸皆能配合(fitting)第一類電子元件182’的形狀與尺寸，以容置第一類電子元件182’該凸出的部分。
於本發明另一實施例中，第一組裝平面111可具有複數個第一模封區域，而可依據實際需求，選擇僅於這些第一模封區域中的至少一個，利用第一欄壩結構121形成第一模封塊131。或者，第二組裝平面112可具有複數個第二模封區域，而可依據實際需求，選擇僅於這些第二模封區域中的至少一個，利用第二欄壩結構122形成第二模封塊132。
再者，可參考圖2A以及圖2B，圖2A為本發明形成多個電子封裝模組結構之製造方法中一步驟對應之示意上視圖，圖2B為本發明形成多個電子封裝模組結構之製造方法中一步驟對應之示意下視圖。經由上述實施例之電子封裝模組製造方法，多個電子封裝模組結構可同時完成，而圖1A-1L可僅代表如圖2A-2B之多個電子封裝模組結構中的單一一個電子封裝模組結構，其中圖2A以及圖2B分別對應於圖1J的上視圖以及下視圖。
於本實施例之製造方法中，多個電子封裝模組結構之圖1A-圖1J的步驟，皆可於同一個初始線路基板上同時進行。其中，在如圖1B以及圖1D的步驟中，可利用邊框治具F的阻隔性能，以於 線路基板11的第一模封區域、第二模封區域形成第一模封塊131、第二模封塊132。邊框治具F是暫時性地裝設於該初始線路基板之邊界，並包圍該初始線路基板的側邊。
在完成圖1J的步驟之後，利用切割機或雷射切割基板，以獲得單顆的模組並使模組基板邊的接地線(Ground Trace)露出；即，沿切割線C1、C2進行切割製程。之後，再接續如圖1K-1L的步驟，將這些電子封裝模組結構整面性地鍍上第二金屬屏蔽層152，即可得到多個具有完整金屬屏蔽的電子封裝模組。
如此一來，請參考圖1L，即可將第二類電子元件191、192分別設置於線路基板11第一組裝平面111與第二組裝平面112的預定區域，達到在線路基板上兩面均局部形成模封塊，並將不宜被模封塊包覆的電子元件設置於無模封塊的預定區域上，同時兼顧防護電磁干擾、隔間屏蔽與避免第二類電子元件受到模封塊的包覆而影響運作等目的。
11‧‧‧基板
111‧‧‧第一組裝平面
112‧‧‧第二組裝平面
121‧‧‧第一欄壩
122‧‧‧第二欄壩
131‧‧‧第一模封塊
132‧‧‧第二模封塊
151‧‧‧第一金屬屏蔽層
152‧‧‧第二金屬屏蔽層
16‧‧‧金屬膠
17‧‧‧接墊
181、182、182’‧‧‧第一類電子元件
191、192‧‧‧第二類電子元件

Claims (11)

  1. 一種電子封裝模組之製造方法，包含以下步驟：提供一線路基板，該線路基板包含一第一組裝平面以及一第二組裝平面，且該第一組裝平面具有至少一第一模封區域以及至少一第一預定區域，該第二組裝平面具有至少一第二模封區域以及至少一第二預定區域；將至少一第一類電子元件裝設於該第一組裝平面上且位於該第一模封區域；形成一第一欄壩結構於該第一模封區域與該第一預定區域交界處；形成一第一模封塊於該第一模封區域；形成一第二欄壩結構於該第二模封區域與該第二預定區域交界處；形成一第二模封塊於該第二模封區域；形成一第一金屬屏蔽層於該第一模封區域上並接觸該線路基板上之至少一接墊；形成一第一犧牲層於該第一金屬屏蔽層上；形成一第二金屬屏蔽層於該第二模封區域上並接觸該線路基板；以及移除該第一犧牲層。
  2. 如請求項1所述之製造方法，其中在形成該第一模封塊的步驟之後，而在形成該第二欄壩結構的步驟之前，進一步包含以下步驟：將至少一第一類電子元件裝設於該第二組裝平面上且位於該第二模封區域。
  3. 如請求項2所述之製造方法，其中在形成該第一金屬屏蔽層的步驟之前，進一步包含以下步驟：形成一第二犧牲層於該第一預定區域，其中在形成該第一金屬屏蔽層的步驟之後，進一步 包含移除該第二犧牲層的步驟。
  4. 如請求項1所述之製造方法，其中在形成該第二金屬屏蔽層的步驟之前，進一步包含以下步驟：形成一第三犧牲層於該第二預定區域，其中該第二金屬屏蔽層覆蓋該電子封裝模組之外表面，且在形成該第二金屬屏蔽層的步驟之後，進一步包含移除該第三犧牲層的步驟。
  5. 如請求項4所述之製造方法，其中在形成該第一金屬屏蔽層的步驟之前，進一步包含以下步驟：利用雷射開槽該第一模封塊至該第一組裝平面以形成至少一第一凹槽；以及將一金屬膠填入該第一凹槽並固化該金屬膠；其中在形成該第二金屬屏蔽層的步驟之前，進一步包含以下步驟：利用雷射開槽該第二模封塊至該第二組裝平面以形成至少一第二凹槽，及將一金屬膠填入該第二凹槽並固化該金屬膠。
  6. 如請求項5所述之製造方法，其中在利用雷射開槽該第二模封塊的步驟之前，進一步包含以下步驟：形成局部的該第三犧牲層覆蓋該第二模封塊之外表面，其中在利用雷射開槽該第二模封塊的步驟之後，而在形成該第二金屬屏蔽層的步驟之前，進一步包含移除覆蓋於該第二模封塊之外表面的該局部的第三犧牲層的步驟。
  7. 如請求項6所述之製造方法，其中進一步包含以下步驟：將至少一第二類電子元件裝設於該第一組裝平面上且位於該第一預定區域；以及將至少一第二類電子元件裝設於該第二組裝平面上且位於該第二預定區域；其中，該第二類電子元件為一光電元件、 一感測元件或一連接器。
  8. 如請求項7所述之製造方法，其中該第一欄壩結構以及該第二欄壩結構皆是以一光固性金屬膠固化後所形成。
  9. 一種電子封裝模組結構，包含：一線路基板，該線路基板包含一第一組裝平面以及一第二組裝平面，且該第一組裝平面具有至少一第一模封區域以及至少一第一預定區域，該第二組裝平面具有至少一第二模封區域以及至少一第二預定區域；該第一模封區域上方具有一第一模封塊，且該第一模封塊包覆至少一電子元件；該第二模封區域上方具有一第二模封塊，且該第二模封塊包覆至少一電子元件；該第一模封塊具有至少一側壁緊連一第一欄壩結構；該第二模封塊具有至少一側壁緊連一第二欄壩結構；一第一金屬屏蔽層覆蓋該第一模封塊之上表面及該第一欄壩結構並電性連接該線路基板上至少一接墊；以及一第二金屬屏蔽層覆蓋該第二模封塊之上表面及該第二欄壩結構並電性連接該線路基板上至少一接墊，其中，該第一欄壩結構及該第二欄壩結構由一光固性金屬膠所組成。
  10. 如請求項9所述之電子封裝模組結構，其中，該第一模封塊或該第二模封塊其中之一具有至少一導電結構，該導電結構電性連接對應的該第一金屬屏蔽層與該線路基板上至少一接墊或該導電結構電性連接對應的該第二金屬屏蔽層與該線路基板上至少一接墊。
  11. 如請求項10所述之電子封裝模組結構，其中，該第一預定區域及、或該第二預定區域具有至少一光電元件、一感測元件或一連接器。
TW103126030A 2014-07-30 2014-07-30 電子封裝模組及其製造方法 TWI540652B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103126030A TWI540652B (zh) 2014-07-30 2014-07-30 電子封裝模組及其製造方法
US14/459,367 US9105613B1 (en) 2014-07-30 2014-08-14 Method of manufacturing electronic package module and electronic package module manufactured by the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103126030A TWI540652B (zh) 2014-07-30 2014-07-30 電子封裝模組及其製造方法

Publications (2)

Publication Number Publication Date
TW201604971A TW201604971A (zh) 2016-02-01
TWI540652B true TWI540652B (zh) 2016-07-01

Family

ID=53763324

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103126030A TWI540652B (zh) 2014-07-30 2014-07-30 電子封裝模組及其製造方法

Country Status (2)

Country Link
US (1) US9105613B1 (zh)
TW (1) TWI540652B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
WO2018157314A1 (zh) * 2017-02-28 2018-09-07 华为技术有限公司 光电混合封装组件
DE102017123552B3 (de) * 2017-10-10 2018-11-22 Sick Ag Verfahren zur Herstellung von optoelektronischen Sensoren, insbesondere von Miniatursensoren
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11302646B2 (en) * 2020-02-14 2022-04-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11888081B2 (en) * 2021-04-09 2024-01-30 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7900521B2 (en) * 2009-02-10 2011-03-08 Freescale Semiconductor, Inc. Exposed pad backside pressure sensor package
US9112272B2 (en) * 2010-08-12 2015-08-18 Feinics Amatech Teoranta Antenna modules for dual interface smart cards, booster antenna configurations, and methods

Also Published As

Publication number Publication date
TW201604971A (zh) 2016-02-01
US9105613B1 (en) 2015-08-11

Similar Documents

Publication Publication Date Title
TWI540652B (zh) 電子封裝模組及其製造方法
JP5840658B2 (ja) 電子パッケージモジュール及びその製造方法
US9881875B2 (en) Electronic module and method of making the same
US8492181B2 (en) Embedded wafer level optical package structure and manufacturing method
TWI509767B (zh) 電子封裝模組及其製造方法
CN104995754B (zh) 光电子部件及其制造方法
JP5844439B2 (ja) 電子部品実装モジュールの製造方法
KR20060129519A (ko) 오버몰드 패키지 및 그 제조 방법
CN104465542A (zh) 具有模塑通孔的叠层封装结构
TW201605001A (zh) 電子封裝模組之製造方法及其結構
CN109378276B (zh) 电子封装模块的制造方法以及电子封装模块
CN104919586A (zh) 模块及其制造方法
TWI553818B (zh) 電子封裝模組之製造方法以及電子封裝模組結構
US20180033763A1 (en) Package substrate and manufacturing method thereof and package
US20120211895A1 (en) Chip module and method for providing a chip module
CN104733334A (zh) 具有无过孔衬底的集成电路封装系统及其制造方法
CN104716102A (zh) 电子封装模块及其制造方法
CN105304508B (zh) 电子封装模块的制造方法及其结构
TWI543414B (zh) 光電半導體組件及其製造方法
CN105321830B (zh) 电子封装模块的制造方法
CN105489580A (zh) 半导体衬底及半导体封装结构
US9433076B2 (en) Mounting structure of electronic components provided with heat sink
CN104347558A (zh) 半导体封装件及其制造方法
CN205211751U (zh) 邻近传感器以及电子设备
CN211125639U (zh) 电子装置