TWI540633B - Surface planarization method - Google Patents

Surface planarization method Download PDF

Info

Publication number
TWI540633B
TWI540633B TW100108094A TW100108094A TWI540633B TW I540633 B TWI540633 B TW I540633B TW 100108094 A TW100108094 A TW 100108094A TW 100108094 A TW100108094 A TW 100108094A TW I540633 B TWI540633 B TW I540633B
Authority
TW
Taiwan
Prior art keywords
less
frequency power
mtorr
gas
polysilicon layer
Prior art date
Application number
TW100108094A
Other languages
English (en)
Other versions
TW201207930A (en
Inventor
Hidetoshi Hanaoka
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201207930A publication Critical patent/TW201207930A/zh
Application granted granted Critical
Publication of TWI540633B publication Critical patent/TWI540633B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32105Oxidation of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02065Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Description

表面平坦化方法
本發明是有關在表面具有多晶矽層的基板的表面平坦化方法。
作為製造半導體裝置的基板之晶圓是在表面特別具有純度高的矽層(多晶矽層),但通常如圖4(A)所示,多晶矽層40是具有微小的凹凸。隨著半導體裝置的微細化更進展,多晶矽層40的凹凸恐有使電晶體的閘極的性能惡化之虞,因此有在形成電晶體的閘極之前除去多晶矽層的凹凸之技術,亦即使晶圓的表面平坦化之技術被開發。
如此的平坦化技術,例如有利用氧的電漿來蝕刻晶圓的表面之方法為人所知。此方法是由氧氣體及含氟氣體的混合氣體來使電漿產生,藉由該電漿中的氧或氟的陽離子41來濺射多晶矽層40(圖4(B))(例如參照專利文獻1)。此時,陽離子41是優先蝕刻多晶矽層40的凸部,其結果,多晶矽層40會被平坦化。
[先行技術文獻]
[專利文獻]
[專利文獻1]特開2001-160551號公報
然而,就上述的方法而言,產生電漿的處理室內的壓力為數mTorr程度,比較接近真空,所以比較厚的鞘層42,例如厚度為1cm程度的鞘層42會沿著晶圓的表面產生。因此,通過該鞘層42的陽離子41會被充分地加速,濺射多晶矽層40,所以該多晶矽層40的蝕刻量會變多,如圖4(C)所示,會有多晶矽層40的膜厚減少的問題。並且,在此方法中,由於存在氧的電漿,因此在平坦化中氧化層會被形成於多晶矽層40的表面,但此氧化層也會藉由陽離子41的濺射而被蝕刻,該氧化層未有助於多晶矽層40的膜厚維持。
本發明的目的是在於提供一種可維持、表面的多晶矽層的膜厚來使基板的表面平坦化之表面平坦化方法。
為了達成上述目的,請求項1記載的表面平坦化方法,係於處理室內在表面具有多晶矽層之基板的表面平坦化方法,在上述處理室內導入由氧氣體及氬氣體所構成的混合氣體,對上述處理室內施加高頻電力來激發上述所被導入的混合氣體,使產生電漿,藉由上述產生的電漿中的陽離子來濺射上述基板的表面之表面平坦化方法,其特徵為:上述處理室內的壓力為100mTorr以上且800mTorr以下(13.3Pa以上且106.6Pa以下),上述混合氣體之氬氣體的流量比為50%以上且95%以下,上述高頻電力的頻率為13MHz以上且100MHz以下。
請求項2記載的表面平坦化方法,係於請求項1記載的表面平坦化方法中,上述處理室內的壓力為400mTorr以上且800mTorr以下(53.3Pa以上且106.6Pa以下)。
請求項3記載的表面平坦化方法,係於請求項2記載的表面平坦化方法中,上述處理室內的壓力為400mTorr以上且600mTorr以下(53.3Pa以上且80.0Pa以下)。
請求項4記載的表面平坦化方法,係於請求項1乃至3的任一項所記載的表面平坦化方法中,上述混合氣體之氬氣體的流量比為70%以上且95%以下。
請求項5記載的表面平坦化方法,係於請求項1乃至4的任一項所記載的表面平坦化方法中,上述高頻電力的頻率為27MHz以上且60MHz以下。
請求項6記載的表面平坦化方法,係於請求項1乃至5的任一項所記載的表面平坦化方法中,上述高頻電力的輸出為500W以上。
請求項7記載的表面平坦化方法,係於請求項6記載的表面平坦化方法中,上述高頻電力的輸出為800W以上。
為了達成上述目的,請求項8記載的表面平坦化方法,係於處理室內在表面具有多晶矽層之基板的表面平坦化方法,在上述處理室內導入由氧氣體及氦氣體所構成的混合氣體,對上述處理室內施加高頻電力來激發上述所被導入的混合氣體,使產生電漿,藉由上述產生的電漿中的陽離子來濺射上述基板的表面之表面平坦化方法,其特徵為:上述處理室內的壓力為100mTorr以上且800mTorr以下,上述混合氣體之氦氣體的流量比為50%以上且95%以下,上述高頻電力的頻率為13MHz以上且100MHz以下。
請求項9記載的表面平坦化方法,係於請求項8記載的表面平坦化方法中,上述處理室內的壓力為400mTorr以上且800mTorr以下。
請求項10記載的表面平坦化方法,係於請求項9記載的表面平坦化方法中,上述處理室內的壓力為400mTorr以上且600mTorr以下。
請求項11記載的表面平坦化方法,係於請求項8乃至10的任一項所記載的表面平坦化方法中,上述混合氣體之氦氣體的流量比為70%以上且95%以下。
請求項12記載的表面平坦化方法,係於請求項8乃至11的任一項所記載的表面平坦化方法中,上述高頻電力的頻率為27MHz以上且60MHz以下。
請求項13記載的表面平坦化方法,係於請求項8乃至12的任一項所記載的表面平坦化方法中,上述高頻電力的輸出為500W以上。
請求項14記載的表面平坦化方法,係於請求項13記載的表面平坦化方法中,上述高頻電力的輸出為800W以上。
若根據本發明的第1形態,則由於處理室內的壓力為100mTorr以上,因此沿著處理室內的基板的表面所產生的鞘層比較薄,通過該鞘層的氧或氬的陽離子並不那麼被加速,所以可防止多晶矽層的過量蝕刻,且由於處理室內的壓力為800mTorr以下,因此可防止鞘層的不發生,防止氧或氬的陽離子不濺射多晶矽層,防止多晶矽層的凸部不被除去。
又,由於混合氣體之氬氣體的流量比為50%以上,因此可促進混合氣體的電漿化來使氧或氬的陽離子產生預定量以上,進而可防止多晶矽層的凸部不被除去,且由於混合氣體之氬氣體的流量比為95%以下,因此可使一定量以上的氧的電漿產生,進而可確實地進行多晶矽層的表面的氧化。
又,由於高頻電力的頻率為13MHz以上,因此可防止起因於所被施加的高頻電力而產生的直流偏壓電壓變高,防止將必要以上的氧或氬的陽離子引入至基板,可防止多晶矽層的過量蝕刻的同時,由於高頻電力的頻率為100MHz以下,因此可防止直流偏壓電壓的不發生,防止氧或氬的陽離子不濺射多晶矽層,防止多晶矽層的凸部不被除去。
其結果,多晶矽層的凸部會被充分地除去,但多晶矽層不會被過量地蝕刻,且在多晶矽層的表面形成氧化層,因此可維持多晶矽層的膜厚來使基板的表面平坦化。
若根據本發明的第2形態,則由於處理室內的壓力為100mTorr以上且800mTorr以下,因此沿著處理室內的基板的表面所產生的鞘層比較薄,通過該鞘層的氧的陽離子並不那麼被加速,所以可防止多晶矽層的過量蝕刻,且由於處理室內的壓力為800mTorr以下,因此可防止鞘層的不發生,防止氧的陽離子不濺射多晶矽層,防止多晶矽層的凸部不被除去。
又,由於混合氣體之氦氣體的流量比為50%以上,因此可活化電漿來提高電漿的能量,進而可防止多晶矽層的凸部不被除去,且由於混合氣體之氦氣體的流量比為95%以下,因此可使一定量以上的氧的電漿產生,進而可確實地進行多晶矽層的表面的氧化。
又,由於高頻電力的頻率為13MHz以上,因此可防止起因於所被施加的高頻電力而產生的直流偏壓電壓變高,防止將必要以上的氧的陽離子引入至基板,可防止多晶矽層的過量蝕刻的同時,由於高頻電力的頻率為100MHz以下,因此可防止直流偏壓電壓的不發生,防止氧的陽離子不濺射多晶矽層,防止多晶矽層的凸部不被除去。
其結果,多晶矽層的凸部會被充分地除去,但多晶矽層不會被過量地蝕刻,且在多晶矽層的表面形成氧化層,因此可維持多晶矽層的膜厚來使基板的表面平坦化。
以下,一邊參照圖面一邊說明有關本發明的實施形態。
首先,說明有關實行本發明的第1實施形態的表面平坦化方法的基板處理裝置。
圖1是概略性顯示實行本實施形態的表面平坦化方法的基板處理裝置的構成圖。
本基板處理裝置是對作為基板的半導體裝置用的晶圓(以下簡稱「晶圓」)實施電漿蝕刻處理。
在圖1中,基板處理裝置10是具有收容例如直徑為300m的晶圓W的腔室11,在該腔室11內配置有用以載置半導體裝置用的晶圓W之圓柱狀的基座12。基板處理裝置10是藉由腔室11的內側壁及基座12的側面來形成側方排氣路13。在此側方排氣路13的途中配置有排氣板14。
排氣板14是具有多數的貫通孔的板狀構件,具有作為將腔室11內部隔成上部及下部的隔板之機能。在藉由排氣板14來隔開之腔室11內部的上部(以下稱為「處理室」)15如後述般產生電漿。並且,在腔室11內部的下部(以下稱為「排氣室(集管)」)16連接有將腔室11內的氣體排出的排氣管17。排氣板14是捕捉或反射在處理室15所產生的電漿,防止往集管16的洩漏。
在排氣管17連接TMP(Turbo Molecular Pump)及DP(Dry Pump)(皆未圖示),該等的泵是將腔室11內予以抽真空而減壓。另外,腔室11內的壓力是藉由APC閥(未圖示)所控制。
在腔室11內的基座12,第1高頻電源18會經由第1整合器19來連接且第2高頻電源20會經由第2整合器21來連接,第1高頻電源18是將比較低的頻率,例如2MHz的離子引入用的高頻電力施加於基座12,第2高頻電源20是將比較高的頻率,例如60MHz的電漿生成用的高頻電力施加於基座12。藉此,基座12具有作為電極的機能。並且,第1整合器19及第2整合器21是降低來自基座12的高頻電力的反射,使高頻電力之往基座12的施加效率形成最大。
基座12的上部是呈小徑的圓柱從大徑的圓柱的前端沿著同心軸突出的形狀,在該上部以能夠包圍小徑的圓柱之方式形成有階差。在小徑的圓柱的前端配置一內部具有靜電電極板22之由陶瓷所構成的靜電吸盤23。在靜電電極板22連接直流電源24,一旦對靜電電極板22施加正的直流電壓,則會在晶圓W之靜電吸盤23側的面(以下稱為「背面」)產生負電位,而於靜電電極板22及晶圓W的背面之間產生電位差,藉由該電位差所引起的庫倫力或Johnson-Rahbek力來將晶圓W吸附保持於靜電吸盤23。
並且,在基座12的上部,以能夠包圍被吸附保持於靜電吸盤23的晶圓W之方式,將聚焦環25載往基座12上部的階差。聚焦環25是由矽(Si)所構成。亦即,聚焦環25是由半導電體所構成,因此不僅晶圓W上,還可將電漿的分布域擴大至該聚焦環25上,使晶圓W的周緣部上的電漿密度維持於和該晶圓W的中央部上的電漿密度同程度。藉此,可確保在晶圓W的全面所被實施之電漿蝕刻處理的均一性。
在腔室11的頂部,以能夠和基座12對向的方式配置有淋浴頭26。淋浴頭26是具有:上部電極板27、及可裝卸地垂吊該上部電極板27的冷卻板28、及覆蓋該冷卻板28的蓋體29。上部電極板27是由具有貫通於厚度方向的多數個氣體孔30的圓板狀構件所形成,藉由半導電體的矽所構成。並且,在冷卻板28的內部設有緩衝室31,在此緩衝室31連接處理氣體導入管32,處理氣體導入管32是被連接至處理氣體供給裝置33。
處理氣體供給裝置33是例如將氧氣體及氬氣體的流量比予以適當地調整來產生混合氣體,使該混合氣體經由處理氣體導入管32、緩衝室31及氣體孔30來導入至處理室15內部。
在基板處理裝置10中,往處理室15內部導入的處理氣體會藉由從第2高頻電源20經基座12來朝處理室15內部施加的電漿生成用的高頻電力所激發而成為電漿。該電漿中的離子是藉由第1高頻電源18施加於基座12的離子引入用的高頻電力來朝晶圓W引入,對該晶圓W實施電漿蝕刻處理。
可是,針對在表面具有圖4(A)所示那樣的多晶矽層40的晶圓W,本發明者為了找出維持多晶矽層40的膜厚來使晶圓W的表面平坦化的方法,而進行各種實驗時,發現只要在預定的條件下從由氧氣體及氬氣體所構成的混合氣體來使電漿產生,利用該電漿來處理晶圓W,便可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
具體而言,本發明者發現只要將腔室11內的壓力設定成100mTorr以上且800mTorr以下,較理想是400mTorr以上且800mTorr以下,更理想是400mTorr以上且600mTorr以下,將混合氣體之氬氣體的流量比設定成50%以上且95%以下,較理想是70%以上且95%以下,未施加離子引入用的高頻電力,將電漿生成用的高頻電力的頻率設定成13MHz以上且100MHz以下,較理想是27MHz以上且60MHz以下,且將電漿生成用的高頻電力的輸出設定成500W以上乃至2000W以下,較理想是800W以上乃至1700W以下,則可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
有關若在上述的條件下從由氧氣體及氬氣體所構成的混合氣體來使電漿產生,則可維持多晶矽層40的膜厚來使晶圓W的表面平坦化的理由雖難以明瞭地說明,但深入研究的結果,本發明者類推以下說明的假設。
首先,若腔室11內的壓力過低,則沿著晶圓W的表面所產生的鞘層會變厚,通過該鞘層的氧或氬的陽離子會被更充分地加速,因此利用氧或氬的陽離子的濺射之多晶矽層40的蝕刻量會增加,多晶矽層40會過薄。
但,若腔室11內的壓力為100mTorr以上,則鞘層比較薄,通過該鞘層的氧或氬的陽離子並不那麼地被加速,因此可抑制利用氧或氬的陽離子的濺射之多晶矽層40的蝕刻。而且,若腔室11內的壓力為400mTorr以上,則可使鞘層更薄,更加可抑制多晶矽層40的蝕刻的同時,直流偏壓電壓(Vdc)為低的值,例如在50V附近安定,因此可抑制氧或氬的陽離子往多晶矽層40引入,可更抑制多晶矽層40的蝕刻。
並且,若腔室11內的壓力過高,則不會產生鞘層,氧或氬的陽離子不會被更充分地加速,因此氧或氬的陽離子未到達多晶矽層40,且即使到達,該等的陽離子也未被加速,因此無法蝕刻多晶矽層40。
但,若腔室11內的壓力為800mTorr以下,則可防止鞘層的不發生,可藉由該鞘層來適度地加速氧或氬的陽離子,因此可防止氧或氬的陽離子不會濺射多晶矽層,防止多晶矽層40未被蝕刻。
若混合氣體之氬氣體的流量比過少,則混合氣體的電漿化不會被促進,氧或氬的陽離子並不那麼產生,因此結果多晶矽層40幾乎不被蝕刻。
但,若混合氣體之氬氣體的流量比為50%以上,則藉由氬氣體的存在,混合氣體的電漿化會被促進(結果,腔室11內的電子密度會上昇),氧或氬的陽離子會充分地產生,可防止多晶矽層40未被蝕刻。而且,若混合氣體之氬氣體的流量比為70%以上,則更可促進混合氣體的電漿化。
又,若混合氣體之氬氣體的流量比過多,則氧的電漿幾乎不會發生,無法在多晶矽層40的表面形成氧化層。但,若混合氣體之氬氣體的流量比為95%以下,則可使一定量以上的氧的電漿產生,進而可在多晶矽層40的表面形成氧化層。
不施加離子引入用的高頻電力時,若電漿生成用的高頻電力的頻率過低,則藉由該高頻電力來產生於基座12的自我偏壓電壓(直流偏壓電壓)會變高,必要以上的氧或氬的陽離子會被引入至晶圓W,利用氧或氬的陽離子的濺射之多晶矽層40的蝕刻量會增加,多晶矽層40會過薄。
但,若電漿生成用的高頻電力的頻率為13MHz以上,則可防止直流偏壓電壓變高,可防止必要以上的氧或氬的陽離子被引入至晶圓W而多晶矽層40的過量蝕刻。而且,若電漿生成用的高頻電力的頻率為27MHz以上,則可只將必要充分的氧或氬的陽離子引入至晶圓W,進而可確實地防止多晶矽層40的過量蝕刻。
又,若電漿生成用的高頻電力的頻率過高,則不會產生直流偏壓電壓,氧或氬的陽離子不會被引入至晶圓W,因此多晶矽層40幾乎不會被蝕刻。
但,若電漿生成用的高頻電力的頻率為100MHz以下,則可防止直流偏壓電壓的不發生來將氧或氬的陽離子引入至晶圓W,進而可防止多晶矽層40未被蝕刻。而且,若電漿生成用的高頻電力的頻率為60MHz以下,則可確實地防止直流偏壓電壓的不發生。
若電漿生成用的高頻電力的輸出小,則混合氣體的電漿化不會被促進,結果多晶矽層40幾乎不會被蝕刻。
但,若電漿生成用的高頻電力的輸出為500W以上,則混合氣體的電漿化會被促進,可防止多晶矽層40不會被蝕刻。而且,若電漿生成用的高頻電力的輸出為800W以上,則更可促進混合氣體的電漿化。
又,若電漿生成用的高頻電力的輸出大,則直流偏壓電壓(Vdc)高,利用氬的陽離子的濺射之多晶矽層40的蝕刻量會增加,多晶矽層40會過薄。
但,若電漿生成用的高頻電力的輸出為2000W以下,則可防止直流偏壓電壓(Vdc)極端地變高,例如可停留於140V以下,可抑制多晶矽層40的過量蝕刻。另外,若電漿生成用的高頻電力的輸出為1700W以下,則可使直流偏壓電壓(Vdc)停留於120V以下。
本發明是根據上述見解者。
其次,說明有關本實施形態的表面平坦化方法。
圖2是表示本實施形態的表面平坦化方法的工程圖。
在圖2中,首先,將在表面具有多晶矽層40的晶圓W載置於腔室11內的基座12上,藉由靜電吸盤23來使吸附保持(圖2(A))。
其次,藉由排氣管17來將腔室11內予以減壓,利用APC閥來將腔室11內的壓力設定成100mTorr以上乃至800mTorr以下的其中任一,藉由處理氣體供給裝置33來產生氧氣體及氬氣體的混合氣體,將該混合氣體之氬氣體的流量比設定成50%以上乃至95%以下的其中任一,由淋浴頭26來將該混合氣體導入至處理室15內部。
其次,不施加離子引入用的高頻電力,往基座12施加電漿生成用的高頻電力。在此,將電漿生成用的高頻電力的頻率設定成13MHz以上乃至100MHz以下的其中任一,且將電漿生成用的高頻電力的輸出設定成500W以上乃至2000W以下的其中任一。
此時,由混合氣體產生氧或氬的電漿,該電漿中的氧的陽離子43或氬的陽離子44是藉由產生於基座12之作為自我偏壓電壓的直流偏壓電壓或產生於晶圓W的表面之比較薄的鞘層45來引入至多晶矽層40,優先地蝕刻該多晶矽層40的凸部來使多晶矽層40平坦化。並且,氧的電漿會在多晶矽層40的表面形成氧化層46(圖2(B))。
其次,一旦經過預定的時間,則中止混合氣體往處理室15內部導入,中止電漿生成用的高頻電力的施加,中止腔室11內的壓力控制,結束本處理。此時,多晶矽層40的凸部會被除去,該多晶矽層40會被平坦化。並且,在多晶矽層40的表面形成有預定厚度的氧化層46,平坦化後的多晶矽層40的厚度與氧化層46的厚度的合計值是與平坦化前的多晶矽層40的厚度幾乎不變。
若根據本實施形態的表面平坦化方法,則腔室11內的壓力會被設定成100mTorr以上乃至800mTorr以下的其中任一,往處理室15內部導入的氧氣體及氬氣體的混合氣體之氬氣體的流量比會被設定成50%以上乃至95%以下的其中任一,未被施加離子引入用的高頻電力,朝基座12施加的電漿生成用的高頻電力的頻率會被設定成13MHz以上乃至100MHz以下的其中任一,且其輸出會被設定成500W以上乃至2000W以下的其中任一,因此多晶矽層40的凸部會被充分地除去,但多晶矽層40不會被過量地蝕刻,且在多晶矽層40形成有氧化層46。其結果,可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
並且,在本實施形態的表面平坦化方法中,可在1個的腔室11中同時進行多晶矽層40的平坦化及氧化層46的形成,可謀求處理的效率化。
特別是在本實施形態的表面平坦化方法中,可使相當於閘極的底層之多晶矽層40平坦化的同時,可形成相當於閘極氧化膜的氧化層46。又,由於所使用的氣體為氧氣體或氬氣體等安定的氣體,所以成為絕緣無用等的主要因素之反應生成物不會被生成。因此,適於電晶體的製造。
其次,說明有關本發明的第2實施形態的表面平坦化方法。
本發明者在找出上述第1實施形態的表面平坦化方法之後,為了找出維持多晶矽層40的膜厚來使晶圓W的表面平坦化的其他方法,而更進行各種實驗時,發現只要在預定的條件下從由氧氣體及氦氣體所構成的混合氣體來使電漿產生,利用該電漿來處理晶圓W,便可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
具體而言,本發明者發現只要將腔室11內的壓力設定成100mTorr以上且800mTorr以下,較理想是400mTorr以上且800mTorr以下,更理想是600mTorr以上且800mTorr以下,將混合氣體之氦氣體的流量比設定成50%以上且95%以下,較理想是70%以上且95%以下,未施加離子引入用的高頻電力,將電漿生成用的高頻電力的頻率設定成13MHz以上且100MHz以下,較理想是27MHz以上且60MHz以下,且將電漿生成用的高頻電力的輸出設定成500W以上乃至2000W以下,較理想是800W以上乃至1700W以下,則可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
有關若在上述的條件下從由氧氣體及氦氣體所構成的混合氣體來使電漿產生,則可維持多晶矽層40的膜厚來使晶圓W的表面平坦化的理由雖難以明瞭地說明,但深入研究的結果,本發明者類推以下說明的假設。
另外,有關與第1實施形態的假設同樣的假設是省略其說明。並且,在本實施形態中,氦的陽離子亦藉由鞘層來加速而濺射多晶矽層40,但由於分子量小,幾乎無助於蝕刻,因此在以下的假設中有關氦的陽離子的舉動是省略其說明。
若混合氣體之氦氣體的流量比過少,則無法提高電漿的能量(結果,腔室11內的電子溫度不太會上昇),無法以高能量的氧的陽離子來濺射多晶矽層40。其結果,多晶矽層40幾乎不會被蝕刻。
但,若混合氣體之氦氣體的流量比為50%以上,則藉由氦氣體的存在,可使電漿活化來提高電漿的能量(結果,腔室11內的電子密度會上昇),可以高能量的氧的陽離子來濺射多晶矽層40。其結果,可防止多晶矽層40未被蝕刻。而且,若混合氣體之氦氣體的流量比為70%以上,則可更提高電漿的能量。
本發明是根據上述見解者。
其次,說明有關本實施形態的表面平坦化方法。
圖3是表示本實施形態的表面平坦化方法的工程圖。
在圖3中,首先,將在表面具有多晶矽層40的晶圓W載置於腔室11內的基座12上,藉由靜電吸盤23來使吸附保持(圖3(A))。
其次,藉由排氣管17來將腔室11內減壓,利用APC閥來將腔室11內的壓力設定成100mTorr以上乃至800mTorr以下的其中任一,藉由處理氣體供給裝置33來產生氧氣體及氦氣體的混合氣體,將該混合氣體之氦氣體的流量比設定成50%以上乃至95%以下的其中任一,由淋浴頭26來將該混合氣體導入至處理室15內部。
其次,不施加離子引入用的高頻電力,往基座12施加電漿生成用的高頻電力。在此,將電漿生成用的高頻電力的頻率設定成13MHz以上乃至100MHz以下的其中任一,且將電漿生成用的高頻電力的輸出設定成500W以上乃至2000W以下的其中任一。
此時,由混合氣體產生氧或氦的電漿,該電漿中的氧的陽離子43或氦的陽離子47是藉由產生於基座12之作為自我偏壓電壓的直流偏壓電壓或產生於晶圓W的表面之比較薄的鞘層45來引入至多晶矽層40,特別是氧的陽離子43會優先地蝕刻該多晶矽層40的凸部來使多晶矽層40平坦化。並且,氧的電漿會在多晶矽層40的表面形成氧化層46(圖3(B))。
其次,一旦經過預定的時間,則中止混合氣體往處理室15內部導入,中止電漿生成用的高頻電力的施加,中止腔室11內的壓力控制,結束本處理。此時,多晶矽層40的凸部會被除去,該多晶矽層40會被平坦化,平坦化後的多晶矽層40的厚度與氧化層46的厚度的合計值是與平坦化前的多晶矽層40的厚度幾乎不變。
若根據本實施形態的表面平坦化方法,則腔室11內的壓力會被設定成100mTorr以上乃至800mTorr以下的其中任一,往處理室15內部導入的氧氣體及氦氣體的混合氣體之氦氣體的流量比會被設定成50%以上乃至95%以下的其中任一,未被施加離子引入用的高頻電力,朝基座12施加的電漿生成用的高頻電力的頻率會被設定成13MHz以上乃至100MHz以下的其中任一,且其輸出會被設定成500W以上乃至2000W以下的其中任一,因此多晶矽層40的凸部會被充分地除去,但多晶矽層40不會被過量地蝕刻,且在多晶矽層40形成有氧化層46。其結果,可維持多晶矽層40的膜厚來使晶圓W的表面平坦化。
並且,在本實施形態的表面平坦化方法中可在1個的腔室11中同時進行多晶矽層40的平坦化及氧化層46的形成是與第1實施形態同樣,本實施形態的表面平坦化方法適於電晶體的製造也是與第1實施形態同樣。
在上述的各實施形態中是說明有關對基座12施加離子引入用的高頻電力及電漿生成用的高頻電力之基板處理裝置10中所被實行的表面平坦化方法,但本發明的表面平坦化方法亦可實行於對基座12施加離子引入用的高頻電力,對淋浴頭26的上部電極板27施加電漿生成用的高頻電力之基板處理裝置中。
此情況,若離子引入用的高頻電力的頻率為13MHz以上,則該高頻電力的變動快,陽離子無法追隨該變動,因此為了將陽離子引入至基座12,最好以直流偏壓電壓(Vdc)能夠成為預定值以上例如50V以上的方式來調整離子引入用的高頻電力的輸出等。
又,若離子引入用的高頻電力的頻率為未滿13MHz,則由於陽離子無法追隨該高頻電力的變動,因此不需要將直流偏壓電壓形成預定值以上,但需要促進混合氣體的電漿化,因此最好以被施加於基座12及淋浴頭26之間的高頻電壓(Vpp)能夠形成600V~800V的其中任一的方式來調整電漿生成用的高頻電力的輸出等。
實行上述各實施形態的表面平坦化方法之基板處理裝置所實施電漿蝕刻處理的基板並非限於半導體裝置用的晶圓,亦可為使用於包含LCD(Liquid Crystal Display)等的FPD(Flat Panel Display)等之各種基板、或光罩、CD基板、印刷基板等。
以上,利用上述各實施形態來說明有關本發明,但本發明並非限於上述各實施形態。
本發明的目的亦可藉由將記錄實現上述各實施形態的機能的軟體程式之記憶媒體供應給電腦等,電腦的CPU讀出儲存於記憶媒體的程式來執行而達成。
此情況,從記憶媒體讀出的程式本身會實現上述各實施形態的機能,程式及記憶該程式的記憶媒體是構成本發明。
並且,用以供給程式的記憶媒體是例如可為RAM、NV-RAM、軟碟(註冊商標)、硬碟、光磁碟、CD-ROM、CD-R、CD-RW、DVD(DVD-ROM、DVD-RAM、DVD-RW、DVD+RW)等的光碟、磁帶、非揮發性的記憶卡、及其他的ROM等記憶上述程式者。或者,上述程式亦可從連接至網際網路、商用網路、或局部區域網路等之未圖示的其他電腦或資料庫等來下載而供應給電腦。
而且,藉由執行電腦的CPU所讀出的程式,不僅上述各實施形態的機能會被實現,且亦包含在CPU上運作的OS(操作系統)等會根據該程式的指示來進行實際的處理的一部分或全部,藉由該處理來實現上述各實施形態的機能時。
甚至,亦包含從記憶媒體讀出的程式在被寫入至插入電腦的機能擴充板或連接至電腦的機能擴充單元所具備的記憶體之後,該機能擴充板或機能擴充單元所具備的CPU等會根據該程式的指示來進行實際的處理的一部分或全部,藉由該處理來實現上述各實施形態的機能時。
上述程式的形態亦可由物件程式碼(Object Code)、藉由直譯器(interpreter)所執行的程式、被供給至OS的劇本資料(script data)等的形態所構成。
[實施例]
其次,說明有關本發明的實施例。
實施例1
準備一在表面具有厚度為492nm的多晶矽層40之晶圓W,實行上述的圖2的表面平坦化方法。此時,將腔室11內的壓力設定成400mTorr,將混合氣體之氬氣體的流量比設定成92%(氧氣體的流量:100sccm、氬氣體的流量:1100sccm),將電漿生成用的高頻電力的頻率設定成40MHz,將該高頻電力的輸出設定成800W。
在圖2的表面平坦化方法的實行後確認晶圓W,在該晶圓W的中心部,多晶矽層40會被平坦化,且多晶矽層40的厚度與氧化層46的厚度的合計值為502nm(氧化層46的厚度是35nm),在晶圓W的周緣部,多晶矽層40也被平坦化,且多晶矽層40的厚度與氧化層46的厚度的合計值為490nm(氧化層46的厚度是38nm)。另外,在圖2的表面平坦化方法的實行中,亦確認出腔室11內的電子密度上昇。
實施例2
準備一在表面具有厚度為492nm的多晶矽層40之晶圓W,實行上述的圖3的表面平坦化方法。此時,將腔室11內的壓力設定成400mTorr,將混合氣體之氦氣體的流量比設定成92%(氧氣體的流量:100sccm、氦氣體的流量:1100sccm),將電漿生成用的高頻電力的頻率設定成40MHz,將該高頻電力的輸出設定成500W。
在圖3的表面平坦化方法的實行後確認晶圓W,在該晶圓W的中心部,多晶矽層40會被平坦化,且多晶矽層40的厚度與氧化層46的厚度的合計值為492nm(氧化層46的厚度是34nm),在晶圓W的周緣部,多晶矽層40也被平坦化,且多晶矽層40的厚度與氧化層46的厚度的合計值為478nm(氧化層46的厚度是46nm)。另外,在圖3的表面平坦化方法的實行中,亦確認出腔室11內的電子溫度上昇。
亦即,可知藉由圖2或圖3的表面平坦化方法,在晶圓W中可維持表面的多晶矽層40的膜厚來使晶圓W的表面平坦化。
W...晶圓
10...基板處理裝置
40...多晶矽層
43...氧的陽離子
44...氬的陽離子
46...氧化層
圖1是概略性顯示實行本發明的第1實施形態的表面平坦化方法的基板處理裝置的構成圖。
圖2是表示本實施形態的表面平坦化方法的工程圖。
圖3是表示本發明的第2實施形態的表面平坦化方法的工程圖。
圖4是表示以往的表面平坦化方法的工程圖。
W...晶圓
40...多晶矽層
43...氧的陽離子
44...氬的陽離子
45...鞘層
46...氧化層

Claims (18)

  1. 一種表面平坦化方法,係於處理室內在表面具有多晶矽層之基板的表面平坦化方法,在上述處理室內導入由氧氣體及氬氣體所構成的混合氣體,對上述處理室內施加高頻電力來激發上述所被導入的混合氣體,使產生電漿,藉由上述產生的電漿中的陽離子來濺射上述基板的表面之表面平坦化方法,其特徵為:上述處理室內的壓力為100mTorr以上且800mTorr以下(13.3Pa以上且106.6Pa以下),上述混合氣體之氬氣體的流量比為50%以上且95%以下,上述高頻電力的頻率為13MHz以上且100MHz以下,上述多晶矽層不會被過量蝕刻,維持上述多晶矽層的膜厚,同時在多晶矽層的表面形成氧化層。
  2. 如申請專利範圍第1項之表面平坦化方法,其中,上述處理室內的壓力為400mTorr以上且800mTorr以下(53.3Pa以上且106.6Pa以下)。
  3. 如申請專利範圍第2項之表面平坦化方法,其中,上述處理室內的壓力為400mTorr以上且600mTorr以下(53.3Pa以上且80.0Pa以下)。
  4. 如申請專利範圍第1項之表面平坦化方法,其中, 上述混合氣體之氬氣體的流量比為70%以上且95%以下。
  5. 如申請專利範圍第1~4項中的任一項所記載之表面平坦化方法,其中,上述高頻電力的頻率為27MHz以上且60MHz以下。
  6. 如申請專利範圍第1~4項中的任一項所記載之表面平坦化方法,其中,上述高頻電力的輸出為500W以上。
  7. 如申請專利範圍第1~4項中的任一項所記載之表面平坦化方法,其中,前述電漿係藉由平行平板所生成。
  8. 如申請專利範圍第1~4項中的任一項所記載之表面平坦化方法,其中,導入只由氧氣體及氬氣體所構成的混合氣體。
  9. 如申請專利範圍第6項之表面平坦化方法,其中,上述高頻電力的輸出為800W以上。
  10. 一種表面平坦化方法,係於處理室內在表面具有多晶矽層之基板的表面平坦化方法,在上述處理室內導入由氧氣體及氦氣體所構成的混合氣體,對上述處理室內施加高頻電力來激發上述所被導入的混合氣體,使產生電漿,藉由上述產生的電漿中的陽離子來濺射上述基板的表面之表面平坦化方法,其特徵為:上述處理室內的壓力為100mTorr以上且800mTorr以 下,上述混合氣體之氦氣體的流量比為50%以上且95%以下,上述高頻電力的頻率為13MHz以上且100MHz以下,上述多晶矽層不會被過量蝕刻,維持上述多晶矽層的膜厚,同時在多晶矽層的表面形成氧化層。
  11. 如申請專利範圍第10項之表面平坦化方法,其中,上述處理室內的壓力為400mTorr以上且800mTorr以下。
  12. 如申請專利範圍第11項之表面平坦化方法,其中,上述處理室內的壓力為400mTorr以上且600mTorr以下。
  13. 如申請專利範圍第10項之表面平坦化方法,其中,上述混合氣體之氦氣體的流量比為70%以上且95%以下。
  14. 如申請專利範圍第10~13項中的任一項所記載之表面平坦化方法,其中,上述高頻電力的頻率為27MHz以上且60MHz以下。
  15. 如申請專利範圍第10~13項中的任一項所記載之表面平坦化方法,其中,上述高頻電力的輸出為500W以上。
  16. 如申請專利範圍第10~13項中的任一項所記載之表面平坦化方法,其中,前述電漿係藉由平行平板所生成。
  17. 如申請專利範圍第10~13項中的任一項所記載之 表面平坦化方法,其中,導入只由氧氣體及氬氣體所構成的混合氣體。
  18. 如申請專利範圍第15項之表面平坦化方法,其中,上述高頻電力的輸出為800W以上。
TW100108094A 2010-03-10 2011-03-10 Surface planarization method TWI540633B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010052956A JP5551946B2 (ja) 2010-03-10 2010-03-10 表面平坦化方法

Publications (2)

Publication Number Publication Date
TW201207930A TW201207930A (en) 2012-02-16
TWI540633B true TWI540633B (zh) 2016-07-01

Family

ID=44558911

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100108094A TWI540633B (zh) 2010-03-10 2011-03-10 Surface planarization method

Country Status (4)

Country Link
US (1) US20110220492A1 (zh)
JP (1) JP5551946B2 (zh)
KR (1) KR101828082B1 (zh)
TW (1) TWI540633B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783582B (zh) * 2016-12-22 2020-01-03 武汉华星光电技术有限公司 多晶硅薄膜处理方法、薄膜晶体管、阵列基板及显示面板
CN107910255A (zh) * 2017-11-03 2018-04-13 武汉新芯集成电路制造有限公司 一种提高晶圆界面悬挂键键合的方法
JP7378276B2 (ja) * 2019-11-12 2023-11-13 東京エレクトロン株式会社 プラズマ処理装置
CN114703461B (zh) * 2022-04-12 2024-03-15 浙江水晶光电科技股份有限公司 一种化合物薄膜及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4339300A (en) * 1977-07-25 1982-07-13 Noble Lowell A Process for smoothing surfaces of crystalline materials
US4214946A (en) * 1979-02-21 1980-07-29 International Business Machines Corporation Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant
US4465552A (en) * 1983-08-11 1984-08-14 Allied Corporation Method of selectively etching silicon dioxide with SF6 /nitriding component gas
US6190233B1 (en) * 1997-02-20 2001-02-20 Applied Materials, Inc. Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
US6207483B1 (en) * 2000-03-17 2001-03-27 Taiwan Semiconductor Manufacturing Company Method for smoothing polysilicon gate structures in CMOS devices
US6740593B2 (en) * 2002-01-25 2004-05-25 Micron Technology, Inc. Semiconductor processing methods utilizing low concentrations of reactive etching components
US7160813B1 (en) * 2002-11-12 2007-01-09 Novellus Systems, Inc. Etch back process approach in dual source plasma reactors
KR100739890B1 (ko) * 2003-05-02 2007-07-13 동경 엘렉트론 주식회사 처리가스도입기구 및 플라즈마 처리장치
EP1786030A4 (en) * 2004-08-31 2011-06-29 Tokyo Electron Ltd SILICON OXIDE FILM PRODUCTION METHOD, METHOD FOR PRODUCING SEMICONDUCTOR COMPONENTS AND COMPUTER MEMORY MEDIUM
KR100950470B1 (ko) * 2007-06-22 2010-03-31 주식회사 하이닉스반도체 반도체 메모리소자의 스토리지전극 형성방법

Also Published As

Publication number Publication date
TW201207930A (en) 2012-02-16
JP5551946B2 (ja) 2014-07-16
KR20110102243A (ko) 2011-09-16
US20110220492A1 (en) 2011-09-15
KR101828082B1 (ko) 2018-02-09
JP2011187799A (ja) 2011-09-22

Similar Documents

Publication Publication Date Title
TWI706460B (zh) 電漿蝕刻方法
TWI525694B (zh) Chamber cleaning method
JP5442403B2 (ja) 基板処理装置及びそのクリーニング方法並びにプログラムを記録した記録媒体
JP5357710B2 (ja) 基板処理方法,基板処理装置,プログラムを記録した記録媒体
US8057603B2 (en) Method of cleaning substrate processing chamber, storage medium, and substrate processing chamber
TWI515789B (zh) Substrate handling method
JP5728221B2 (ja) 基板処理方法及び記憶媒体
JP4963842B2 (ja) 基板処理室の洗浄方法、記憶媒体及び基板処理装置
TWI478203B (zh) A plasma processing device and its constituent parts
TWI489545B (zh) Substrate handling method
JP5701654B2 (ja) 基板処理方法
JP2008078515A (ja) プラズマ処理方法
JP5563860B2 (ja) 基板処理方法
JP5064319B2 (ja) プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
TWI540633B (zh) Surface planarization method
US20100218786A1 (en) Cleaning method of plasma processing apparatus and storage medium
US8778206B2 (en) Substrate processing method and storage medium
US10651077B2 (en) Etching method
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7608544B2 (en) Etching method and storage medium
JP2007116031A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP4800077B2 (ja) プラズマエッチング方法
JP5058478B2 (ja) 半導体装置の製造方法、プラズマ処理方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees